DE10043650A1

DE10043650A1 - Takterzeugerschaltung und Halbleiterspeichervorrichtung

Info

Publication number: DE10043650A1
Application number: DE2000143650
Authority: DE
Inventors: Shigehiro Kuge
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-08
Filing date: 2000-09-05
Publication date: 2001-03-29
Also published as: JP2001084763A; KR100393714B1; TW540051B; KR20010030308A; US6339553B1

Abstract

Eine DLL-Schaltung (100) enthält zwei Takteingangspuffer (110, 115), die gegenseitig komplementäre interne Signale (BufCLKR, BufCLKF) erzeugen, die mit einem externen Taktsignal (ext.CKL) synchronisiert sind, eine erste Verzögerungsschaltung, die eine Verzögerungsschleife bildet, die zwischen einem der Takteingangspuffer und einer Phasendifferenzsteuerschaltung (150) angeordnet sind, eine Phasendifferenzsteuerschaltung, die eine Verzögerungssteuerschaltung so einstellt, daß ein Signal, das durch die Verzögerungsschleife gegangen ist, und eines der internen Signale zueinander passende Phasen aufweisen, eine zweite Verzögerungsschaltung (120), die die Verzögerungssteuerzeit, die gemeinsam für die erste Verzögerungsschaltung eingestellt ist, an das andere der internen Signale (BufCLKF) anlegt, und eine Pulserzeugerschaltung (160), die ein internes Taktsignal (int.CLKP) als Reaktion auf die Ausgangssignale der ersten und der zweiten Verzögerungsschaltung (120, 125) erzeugt.

Description

Die vorliegende Erfindung bezieht sich auf eine Takterzeuger schaltung, die für eine Halbleiterspeichervorrichtung verwendet wird. Genauer, die vorliegende Erfindung bezieht sich auf eine Takterzeugerschaltung, die durch eine digitale DLL (Delay Locked Loop - Verzögerungsverriegelschleife) einen internen Takt syn chron zu einem extern angelegten Referenztakt erzeugt, und auf eine Halbleiterspeichervorrichtung, die mit einer derartigen Takterzeugerschaltung versehen ist.

Zum Erzeugen eines Taktsignales in einer Halbleiterspeichervor richtung ist eine Technik bekannt, bei der eine Takterzeuger schaltung, die eine digitale DLL (Delay Locked Loop - Verzöge rungsverriegelte Schleife) (im folgenden auch einfach als DLL- Schaltung bezeichnet) benutzt wird zum Verzögern einer Phase ei nes extern angelegten Referenztaktsignales zum Erzeugen eines internen Taktsignales, das mit dem externen Takt synchronisiert ist. Diese Technik ist von besonderer Wichtigkeit in einer syn chronen Halbleiterspeichervorrichtung (SDRAN: Synchronous Dyna mic Random Access Memory - Synchroner Dynamischer Direktzu griffspeicher). Kürzlich ist ein DDR-SDRAM (Double Date Rate SDRAM - SDRAN mit doppelter Datenrate) entwickelt worden, der Daten sowohl zu dem Zeitpunkt der steigenden als auch der fal lenden Flanke des externen Taktsignales ausgeben kann, um eine höhere Betriebsgeschwindigkeit zu erzielen.

Fig. 31 ist ein Zeitablaufdiagramm, das Betriebszeitpunkte des DDR-SDRAM darstellt.

Es wird Bezug genommen auf Fig. 31, das Bezugszeichen ext.CLK stellt ein externes Referenztaktsignal dar, das wiederholt mit der Periode von Tc steigt und fällt. Bei dem DDR-SDRAM werden Daten DQ sowohl an der steigenden Flanke als αuch an der fallen den Flanke des ext.CLK ausgegeben. Zum Ausgeben von Daten an Zeitpunkten, die mit ext.CLK synchronisiert sind, ist es notwen dig, in der Halbleiterspeichervorrichtung einen internen Takt puls int.CLKP als Auslöser (Trigger) zu einem Zeitpunkt um eine Datenausgabeverzögerungszeit To, die von einem Datenausgangspuf fer verbraucht wird, früher als der Zeitpunkt der steigenden und der fallenden Flanke von ext.CLK zu erzeugen.

Weiter wird in dem DDR-SDRAM allgemein "SSTL2" als ein Schnitt stellenstandard für das Takteingangssignal allgemein benutzt. Fig. 32 ist ein Zeitablaufdiagramm, das den SSTL2-Standard dar stellt.

In SSTL2 werden ein externes Taktsignal ext.CLK und ein davon invertiertes Signal /ext.CLK als komplementäre Signale benutzt zum Definieren einer steigenden Flanke des Taktes zu einem Zeit punkt, wenn die Signalpegel die Bedingung ext.CLK < /ext.CLK er füllen, und zum Definieren der fallenden Flanke zu dem Zeit punkt, wenn /ext.CLK < ext.CLK gilt.

Wenn die Daten DQ ausgegeben werden als Reaktion auf die stei gende und die fallende Flanke werden die zwei Ausgabezeitdauern der Datenausgabe entsprechend einer Dauer des externen Taktsi gnales als eine Dauer tCH von einer steigenden Flanke zu einer fallenden Flanke des Taktes und einer Zeitdauer tCL von der fal lenden Flanke zu der steigenden Flanke dargestellt. Bei dem DDR- SDRAM sollte das Verhältnis zwischen tCH und tCL wünschenswert gleich 50 : 50 sein, und der SSTL2-Standard verlangt, daß das Ver hältnis in dem Bereich von 55 : 45 zu 45 : 55 ist.

Fig. 33 ist ein Blockschaltbild, das einen Aufbau einer DLL- Schaltung 1000 darstellt, die in einer synchronen Halbleiter speichervorrichtung benutzt wird.

Es wird Bezug genommen auf Fig. 33, eine DLL-Schaltung 1000 weist auf: einen Takteingangspuffer 1010, der ein externes Takt signal ext.CLK und eine Referenzspannung Vref empfängt und ein Taktsignal BufCLK ausgibt; eine Verzögerungsschaltung 120, die das Taktsignal BufCLK empfangt, eine Verzögerungszeit gemäß ei nes Zählwertes ADR<0:M-1< addiert und das Resultat ausgibt; eine Pegelverschiebungsvorrichtung 130 zum Ändern des Spannungspegels eines Ausgangssignales von der Verzögerungsschaltung 120; eine Verzögerungswiederholungsschaltung 140, die eine vorgeschriebene Verzögerungszeit zu der Ausgabe der Pegelverschiebungsvorrich tung 130 addiert und ein Rückkopplungstaktsignal FBCLK ausgibt; und eine Phasendifferenzsteuerschaltung 150, die die Phasendif ferenz zwischen dem Rückkopplungstaktsignal FBCLK und dem Takt signal BufCLK steuert.

Fig. 34 ist ein Schaltbild, das einen Aufbau eines Taktein gangspuffers 1010 darstellt.

Es wird Bezug genommen auf Fig. 34, der Takteingangspuffer 1010 weist PMOS-Transistoren QPa und QPb als auch NMOS-Transistoren QNa und QNB auf, die einen Stromspiegelverstärker darstellen, der Eingangsspannungspegel an Eingangsknoten Ni1 und Ni2 ver gleicht, die Differenz zwischen den Spannungspegeln verstärkt und die Differenz an den Knoten Nb ausgibt, und einen Inverter IVa, der ein Signal gemäß dem Spannungspegel an dem Knoten NB an den Knoten NO ausgibt. Das Taktsignal BufCLK wird an den Knoten No ausgegeben.

Es wird wieder Bezug genommen auf Fig. 33, die Phasendifferenz steuerschaltung 150 weist auf: eine Phasenvergleichsschaltung 152, die die Phasen des Taktsignales BufCLK und das Rückkopp lungstaktsignal FBCLK vergleicht und Zählbezeichnungssignale DWN, UP und LCK und ein Zähltaktsignal entclk gemäß dem Resultat des Vergleiches ausgibt, und eine Vor-Rückwärts-Zählerschaltung 154, die den Verzögerungssteuerbetragszählwert ADR<0:M-1< gemäß den Zählbezeichnungssignalen einstellt.

Die Vor-Rückwärts-Zählerschaltung 154 aktualisiert den Zählwert ADR<0:M-1< zum Erhöhen/Verringern des Verzögerungssteuerbetrages so, daß die Taktsignale ext.CLK und FBCLK synchronisiert sind, gemäß den Signalpegeln der Zählbezeichnungssignale DWN, UP und LCK. Der Zählwert ADR<0:M-1< ist ein Signal von M (M: natürliche Zahl) Bit, das den gezählten Verzögerungssteuerbetrag darstellt.

In einem verriegelten Zustand wird das Rückkopplungstaktsignal FBCLK um genau eine Periode (Tc) von dem Taktsignal BufCLK ver zögert. Zu dieser Zeit ist die Phase des Rückkopplungstaktsigna les FBCLK um Tc+Ti (T1: Verzögerungszeit, die in dem Taktein gangspuffer erzeugt wird) von dem externen Taktsignal ext.CLK verzögert. Ähnlich ist die Phase des Taktsignales int.CLKD um Tc-To (To: Verzögerungszeit, die von dem Ausgangspuffer erzeugt wird) von dem externen Taktsignal verzögert.

Der von der Pegelverschiebungsvorrichtung 130 ausgegebene Takt int.CLKD wird an eine Pulserzeugerschaltung 1060 übertragen. Die Pulserzeugerschaltung 1060 gibt den internen Taktpuls int.CLKP als Reaktion auf die steigende und die fallende Flanke des Takt signales ext.CLKD aus.

Fig. 35 ist ein Schaltbild, das einen Aufbau der Pulserzeuger schaltung 1060 darstellt.

Es wird Bezug genommen auf Fig. 35, die Pulserzeugerschaltung 1060 weist auf: eine Ein-Pulserzeugerschaltung 1062, die einen einzelnen Puls (Shot Pulse) als Reaktion auf eine steigende Flanke des Taktsignales int.CLKD erzeugt; und eine Ein- Pulserzeugerschaltung 164, die einen einzelnen Puls als Reaktion auf eine fallende Flanke des Taktsignales int.CLKD erzeugt. Die Ein-Pulserzeugerschaltung 1062 weist eine ungerade Zahl von In vertern 1063 zum Invertieren und Verzögern des Taktsignales int.CLKD und ein Logikgatter LGa, das als zwei Eingaben das Taktsignal int.CLKD und eine Ausgabe der Invertergruppe 1063 empfängt und ein Resultat einer UND-Tätigkeit ausgibt, auf. Die Ein-Pulserzeugerschaltung 1064 enthält zusätzlich zu dem Aufbau der Ein-Pulserzeugerschaltung 1062 einen Inverter IVb zum Inver tieren des Taktsignales int.CLKD.

Die Pulserzeugerschaltung 1060 weist weiter ein Logikgatter LGc auf, das als zwei Eingaben die Ausgaben von den Ein- Pulserzeugerschaltungen 1062 und 1064 empfängt und das Resultat einer ODER-Tätigkeit ausgibt. Das Logikgatter LGc gibt den in ternen Taktpuls int.CLKP aus. Wegen dieses Aufbaues wird der in terne Taktpuls int.CLKP aktiviert (auf den H-Pegel angehoben) in der Form eines einzelnen Pulses sowohl an der steigenden als auch an der fallenden Flanke des Taktsignales int.CLKD.

Es wird wieder Bezug genommen auf Fig. 33, der interne Taktpuls int.CLKP wird zu einem Ausgangspuffer 60 und als Ausgangsauslö ser (Trigger) für das Datensignal benutzt. Wenn die Verzöge rungszeit To in dem Ausgangspuffer berücksichtigt wird, ist es möglich, Daten zu einem Zeitpunkt auszugeben, der in der Phase um Tc von dem externen Taktsignal ext.CLK verzögert ist, das heißt, daß der Zeitpunkt mit dem externen Taktsignal synchroni siert ist, in dem der interne Taktpuls int.CLKP benutzt wird, der auf der Grundlage des Taktsignales des verriegelten Zustan des erzeugt wird.

Fig. 36 ist ein Blockschaltbild, das einen Aufbau der Verzöge rungsschaltung 120 darstellt.

Es wird Bezug genommen auf Fig. 36, die Verzögerungsschaltung 120 weist 2^M Verzögerungseinheiten 200-0 bis 200-n (n = 2^M-1) auf, die in Reihe miteinander geschaltet sind. Dekoderschaltungen 210-0 bis 210-n sind entsprechend den Verzögerungseinheiten 200-0 bis 200-n vorgesehen. Die Dekoderschaltungen 210-0 bis 210-n geben Steuersignale R<0< bis R<n<, die die Aktivierung der entsprechenden Verzögerungseinheit bezeichnen, als Reaktion auf den Zählwert ADR<0:M-1< aus.

Fig. 37 ist ein Schaltbild, das einen Aufbau der Verzögerungs einheit darstellt.

Fig. 37 zeigt einen Aufbau der mten (m: natürliche Zahl 1 bis n-1) Verzögerungseinheit 200-m.

Es wird Bezug genommen auf Fig. 37, die Verzögerungseinheit 200-m weist getaktete Inverter CIVa und CIVb auf, die als Reak tion auf ein Steuersignal R<m< von der Dekoderschaltung 210-m tätig sind. Der getaktete Inverter CIVa ist tätig, wenn das Steuersignal R<m< aktiviert wird (H-Pegel), er invertiert das Taktsignal BufCLK und gibt das Resultat aus. Der getaktete In verter CIVb ist tätig, wenn das Steuersignal R<m< inaktiv ist (L-Pegel), er invertiert eine Ausgabe der Verzögerungseinheit der vorhergehenden Stufe und gibt das Resultat aus. Die Verzöge rungseinheit 200-m weist weiter einen Inverter IVc auf. Der Ein gangsknoten des Inverters IVc ist mit den Ausgangsknoten der ge takteten Inverter CIVa und CIVb verbunden. Eine Ausgabe des In verters IVc ist an einen Eingangsknoten des getakteten Inverters CIVb in der Verzögerungseinheit 200-(m+1) der folgenden Stufe angelegt.

Wegen dieses Aufbaues verzögert die Verzögerungseinheit 200-m, wenn das entsprechende Steuersignal R<m< aktiv ist, das Taktsi gnal BufCLK und überträgt es an die Verzögerungseinheit der fol genden Einheit, und wenn das Steuersignal R<m< inaktiv ist, ver zögert die Verzögerungseinheit weiter das Ein gangs-/Ausgangssignal der Verzögerungseinheit der vorhergehenden Stufe und überträgt das Resultat zu der Verzögerungseinheit der folgenden Stufe. Die Signalausgabe von IVc der Verzögerungsein heit 200-0 wird zu einer Pegelverschiebungsvorrichtung 130 über tragen. Ein Eingangsknoten von CIVb der Verzögerungseinheit 200-n ist mit der Massespannung verbunden.

Bei der DLL-Schaltung 1000 verursacht jedoch die einzelne Verzö gerungsleitung ein Problem derart, daß das Intervall der Erzeu ger der internen Taktpulse int.CLK nicht gleichförmig ist wegen Variationen der Eigenschaften der Transistoren, die die Verzöge rungseinheit darstellen.

Fig. 38 ist ein Zeitablaufdiagramm, das das Problem der DLL- Schaltung 1000 darstellt.

Es wird Bezug genommen auf Fig. 38, als Reaktion auf die stei gende Flanke des externen Taktsignales ext.CLK steigt das Takt signal BufCLK nach dem Ablauf von Ti. Eine Verzögerungszeit ent sprechend dem Zählwert ADR<0:M-1< wird von der Verzögerungs schaltung 120 zu dem Taktsignal BufCLK addiert.

Das Signal BufCLKdly stellt eine Signalform von dem Taktsignal BufCLK dar, zu dem die Verzögerungszeit durch eine Verzögerungs einheit addiert worden ist. Die an der steigenden Flanke des Taktsignales BufCLKdly addierte Verzögerungszeit wird durch T1 dargestellt, und die an der fallenden Flanke addierte Verzöge rungszeit ist als T2 dargestellt.

Die Anstiegs- und Abfallszeit des Signales an den getakteten In verter wird als Tr(CIV) und Tf(CIV) dargestellt, und die An stiegs- und Abfallszeit des Signales an dem Inverter werden als Tr(IV) und Tf(IV) dargestellt. Die Verzögerungszeit T1 stellt sich als eine Summe von Tf(CIV) und Tr(IV) dar, und die Verzöge rungszeit T2 stellt sich als eine Summe von Tr(CIV) und Tf(IV) dar.

Allgemein ist das Verhältnis der Stromtreiberfähigkeiten von N- und PMOS-Transistoren, die die Inverter und die getakteten In verter darstellen, nicht konstant wegen Variationen bei dem Her stellungsvorgang. Weiterhin können Unterschiede in dem Verhält nis der Fähigkeit des Ausgangslastfaktors und ähnliches zwischen dem Inverter und dem getakteten Inverter in verschiedenen An stiegs- und Abfallszeiten bei dem Inverter und dem getakteten Inverter resultieren.

Aus diesen Gründen sind allgemein die Zeitdauern T1 und T2 nicht einander gleich. Fig. 38 zeigt ein Beispiel, bei dem T1 < T2 ist.

In einem verriegelten Zustand kommt das Taktsignal int.CLKD an der steigenden Flanke zu einer Zeit um T0 früher von der stei genden Flanke des nächsten externen Taktsignales. Zu dieser Zeit ist, unter der Annahme, daß der Verzögerungssteuerbetrag, der durch den Zählwert ADR<:M-1< dargestellt ist, gleich α ist, die Phasendifferenz von int.CLKD von BufCLK in Bezug auf die stei gende Flanke α.T1. Die Phasendifferenz von int.CLKD von BufCLK in Bezug auf die fallenden Flanke ist α.T2.

Aus den oben beschriebenen Gründen wird, wenn die Verzögerungs zeiten T1 und T2 in der Verzögerungseinheit sich unterscheiden, das Verhältnis zwischen der H-Pegeldauer und der L-Pegeldauer des Taktsignales int.CLKD sehr unterschiedlich von 50 : 50. Ein zelne Pulse werden als Taktpulse int.CLKP als Reaktion auf die steigende und die fallende Flanke des Taktsignales int.CLKD er zeugt.

Wenn die Pulse als interner Taktpuls int.CLKP, die als Reaktion auf die steigenden Flanken des externen Taktsignales erzeugt werden, betrachtet werden, werden diese Pulse erzeugt, während die Dauer Tc des externen Taktsignales gehalten wird. Daher wird bei dem internen Taktpuls int.CLKP, der von der DLL-Schaltung 1000 ausgegeben wird, das Verhältnis zwischen tCH und tCL, das unter Bezugnahme auf Fig. 32 beschrieben wurde, nicht gleich förmig gehalten. Wenn daher Datenausgabe in dem DDR-SDRAM statt findet, in dem solche Taktpulse benutzt werden, kann der SSTL2- Standard nicht erfüllt werden, und eine synchronisierte Daten ausgabe kann nicht an einem der aktivierten Flanken des externen Taktsignales ausgeführt werden.

Zum Beispiel ist in der DLL-Schaltung 1000 eine Verzögerungs schleife, die mit der steigenden Flanke des externen Taktsigna les synchronisiert ist, vorgesehen, und daher ist es möglich, Taktpulse zu erzeugen, die mit dem externen Taktsignal an den steigenden Flanken synchronisiert sind. Bezüglich der fallenden Flanken jedoch ist es schwierig, Taktpulse zu erhalten, die mit dem externen Taktsignal synchronisiert sind wegen des Einflusses des Unterschiedes der Übertragungseigenschaften zwischen den steigenden und fallenden Flanken in der Verzögerungseinheit.

Es ist eine Aufgabe der vorliegenden Erfindung, einen Aufbau ei ner Takterzeugerschaltung vorzusehen, die einen internen Takt synchron mit einem extern angelegten Referenztakt erzeugt mit tels einer digitalen DLL (verzögerungsverriegelten Schleife), die als Takterzeugerschaltung für eine Halbleiterspeichervor richtung geeignet ist, die durch einen DDR-SDRAM dargestellt wird, als auch eine Halbleiterspeichervorrichtung vorzusehen, die solch eine Takterzeugerschaltung enthält.

Solch eine Aufgabe wird gelöst durch eine Takterzeugerschaltung nach Anspruch 1.

Insbesondere erzeugt die Takterzeugerschaltung ein internes Taktsignal, das mit einem externen Taktsignal synchronisiert ist, sie Weise eine erste Eingangspufferschaltung, eine erste Verzögerungsschaltung, eine Phasendifferenzsteuerschaltung, eine zweite Eingangspufferschaltung und eine zweite Verzögerungs schaltung auf.

Die erste Eingangspufferschaltung erzeugt eine erstes internes Signal als Reaktion auf das externe Taktsignal. Die erste Verzö gerungsschaltung addiert eine Verzögerungssteuerzeit zu dem er sten internen Signal. Die Phasendifferenzsteuerschaltung stellt die Verzögerungssteuerzeit gemäß der Phasendifferenz zwischen dem ersten internen Signal und einem Ausgangssignal der ersten Verzögerungsschaltung ein. Die zweite Eingangspufferschaltung erzeugt ein zweites internes Signal, dessen Phase von der des ersten internen Signales invertiert ist, als Reaktion auf das externe Taktsignal. Die zweite Verzögerungsschaltung addiert die Verzögerungssteuerzeit, die gemeinsam mit der ersten Verzöge rungsschaltung eingestellt ist, zu dem zweiten internen Signal unter der Steuerung der Phasendifferenzsteuerschaltung. Die Si gnalerzeugerschaltung erzeugt ein internes Taktsignal als Reak tion auf die Ausgangssignale der ersten und der zweiten Verzöge rungsschaltung.

Die Aufgabe wird auch gelöst durch eine Takterzeugerschaltung nach Anspruch 13.

Insbesondere sieht die Takterzeugerschaltung, die ein internes Taktsignal in Synchronisation mit einem externen Taktsignal er zeugt, eine Verzögerungsschaltung, einen Eingangspuffer, eine Phasendifferenzsteuerschaltung und eine Signalerzeugerschaltung vor.

Der Eingangspuffer erzeugt ein internes Signal als Reaktion auf ein Taktsignal extern zu der Schaltung vor. Die Verzögerungs schaltung addiert eine Verzögerungssteuerzeit zu dem internen Signal.

Die Verzögerungsschaltung weist eine Mehrzahl von Verzögerungs einheitsschaltungen auf, die in Reihe geschaltet sind. Die Ver zögerungseinheit weist eine Mehrzahl von Invertern auf, die in Reihe geschaltet sind. Mindestens einer der Inverter weist einen ersten MOS-Transistor und ein erstes Widerstandselement, die in Reihe zwischen einer ersten Spannung und einem Ausgangsknoten geschaltet sind, und einen zweiten MOS-Transistor und ein zwei tes Widerstandselement, die in Reihe zwischen einer zweien Span nung und dem Ausgangsknoten geschaltet sind, auf, und der erste und der zweite MOS-Transistor weisen Gates auf, die mit einem Eingangsknoten des entsprechenden Inverters verbunden sind.

Die Phasendifferenzsteuerschaltung stellt die Verzögerungssteu erzeit durch Einstellen der Zahl der Mehrzahl von Verzögerungs einheitsschaltungen, die zu aktiveren sind, gemäß der Phasendif ferenz zwischen dem internen Signal und einem Ausgangssignal der Verzögerungsschaltung ein.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervor richtung nach Anspruch 14.

Die Halbleiterspeichervorrichtung, die in Synchronisation mit einem externen Taktsignal tätig ist, weist ein Speicherzellen feld, eine Steuerschaltung, eine Ausgangspufferschaltung und ei ne Takterzeugerschaltung auf.

Das Speicherzellenfeld weist eine Mehrzahl von Speicherzellen auf, die in einer Matrix von Zeilen und Spalten angeordnet sind. Die Steuerschaltung steuert den Datenzugriff zu der Speicherzel le. Die Ausgangspufferschaltung gibt gelesene Daten von der Speicherzelle aus. Die Takterzeugerschaltung erzeugt ein inter nes Taktsignal, das mit dem externen Taktsignal synchronisiert ist, das ein Triggersignal einer Datenausgabetätigkeit in der Ausgabepufferschaltung ist.

Die Takterzeugerschaltung weist eine Eingangspufferschaltung, die ein internes Signal als Reaktion auf das externe Taktsignal erzeugt, eine Verzögerungsschaltung, die eine Verzögerungssteu erschaltung zu dem internen Signal addiert, eine Phasendiffe renzsteuerschaltung, die die Verzögerungssteuerzeit gemäß der Phasendifferenz zwischen dem internen Signal und einem Ausgangs signal von der Verzögerungsschaltung einstellt, und eine Si gnalerzeugerschaltung, die das interne Taktsignal als Reaktion auf ein Ausgangssignal der Verzögerungsschaltung erzeugt, auf. Die Phasendifferenzsteuerschaltung weist eine Phasendifferenz vergleichsschaltung, die die Phasendifferenzen zwischen dem in ternen Signal und dem Ausgangssignal der Verzögerungsschaltung vergleicht, eine Phasendifferenzzählschaltung, die als Reaktion auf eine Ausgabe der Phasendifferenzvergleichsschaltung tätig ist und die Einstellung der Verzögerungssteuerzeit ändert, und eine Zählstoppschaltung, die von der Steuerschaltung angewiesen wird und den Betrieb der Phasendifferenzzählschaltung in einer Zeitdauer stoppt, wenn gelesene Daten von der Halbleiterspei chervorrichtung ausgegeben werden, auf.

Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervor richtung nach Anspruch 16.

Das Speicherzellenfeld weist eine Mehrzahl von Speicherzellen auf, die in einer Matrix von Zeilen und Spalten angeordnet sind. Die Steuerschaltung steuert den Datenzugriff zu der Speicherzel le. Die Ausgangspufferschaltung gibt gelesene Daten aus der Speicherzelle aus. Die Takterzeugerschaltung erzeugt ein inter nes Taktsignal in Synchronisation mit dem externen Taktsignal, das ein Triggersignal der Datenausgabetätigkeit in der Ausgangs pufferschaltung ist.

Die Takterzeugerschaltung weist eine Eingangspufferschaltung, die ein internes Signal als Reaktion auf ein externes Taktsignal erzeugt, eine Verzögerungsschaltung, die eine Verzögerungssteu erzeit zu dem internen Signal addiert, eine Verzögerungswieder holungsschaltung, die eine Eingangs-/Ausgangsverzögerungszeit, die von der Ausgangspufferschaltung und der Eingangspufferschal tung erzeugt ist, zu einem Ausgangssignal von der Verzögerungs schaltung addiert, eine Programmschaltung zum Einstellen auf ei ne nichtflüchtige Weise der Eingangs-/Ausgangsverzögerungszeit durch eine externe elektrische Eingabe, eine Phasendifferenz steuerschaltung, die die Verzögerungssteuerschaltung gemäß der Phasendifferenz zwischen dem internen Signal und einem Ausgangs signal der Verzögerungswiederholungsschaltung einstellt, und ei ne Signalerzeugerschaltung, die das interne Taktsignal als Reak tion auf das Ausgangssignal der Verzögerungsschaltung erzeugt, auf.

Daher ist ein Vorteil der vorliegenden Erfindung, daß wegen der Verzögerungsschaltung, die die Verzögerungssteuerzeit, die der Innenseite und der Außenseite der Verzögerungsrückkopplungs schleife gemeinsam ist, die an die Phasensteuerschaltung einge geben wird, addieren kann, es möglich ist, ein internes Taktsi gnal zu erhalten, das mit sowohl der steigenden Flanke als auch der fallenden Flanke des externen Taktsignales synchronisiert ist, während das Lastverhältnis des externen Taktsignales auf rechterhalten bleibt.

Weiterhin kann, da eine Takterzeugerschaltung mit einer DLL- Schleife vorgesehen ist, die die Verzögerungssteuerzeit an einem konstanten Wert während einer Zeitdauer hält, bei der die Lese daten ausgegeben werden, die Datenlesetätigkeit der Halbleiter speichervorrichtung ausgeführt werden mit höherer Stabilität.

Weiter kann, da eine Takterzeugerschaltung mit einer DLL- Schleife vorgesehen ist, deren Eingangs-/Ausgangsverzögerungszeit eingestellt werden kann und durch ein externes Programm gesetzt werden kann, selbst nachdem das Chipgießen beendet ist, eine Halbleiterspeichervorrichtung vorgesehen werden, die auf der Grundlage des internen Taktsignales tätig ist, das genauer mit dem externem Taktsignal synchronisiert ist.

Da weiter die Temperaturabhängigkeit der Verzögerungszeit, die von jeder Verzögerungseinheit addiert, verringert ist, kann eine Takterzeugerschaltung vorgesehen werden, die ein externes Takt signal mit einer niedrigen Frequenz aufnehmen kann, wenn die Temperatur niedrig ist, durch eine Verzögerungsschaltung mit ei ner kleineren Layoutfläche.

Weitere Zweckmäßigkeiten und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen.

Fig. 1 ein schematisches Blockschaltbild, das ei nen Gesamtaufbau einer Halbleiterspeicher vorrichtung darstellt, die mit einer DLL- Schaltung gemäß einer ersten Ausführungs form der vorliegenden Erfindung versehen ist;

Fig. 2 ein Blockschaltbild, das einen Aufbau ei ner DLL-Schaltung gemäß der ersten Ausfüh rungsform der vorliegenden Erfindung dar stellt;

Fig. 3 ein Schaltbild, das einen Aufbau einer Verzögerungseinheit darstellt;

Fig. 4 ein Schaltbild, das einen Aufbau einer Pulserzeugerschaltung darstellt;

Fig. 5 ein Zeitablaufdiagramm, das sich auf einen Betrieb der DLL-Schaltung gemäß der ersten Ausführungsform bezieht;

Fig. 6 ein Blockschaltbild, das einen Aufbau ei ner Verzögerungsschaltung gemäß einer zweiten Ausführungsform darstellt;

Fig. 7 eine Entsprechung zwischen einem Zählwert und Steuersignalen in der Verzögerungs schaltung;

Fig. 8 eine schematische Darstellung, die die Be ziehung zwischen einem Zählwert in der DLL-Schaltung und einer Verzögerungszeit gemäß der zweiten Ausführungsform zeigt, die in der Verzögerungsschleife addiert wird;

Fig. 9 ein Blockschaltbild, das ein Beispiel ei ner Anordnung einer Verzögerungsschaltung und einer weiteren Verzögerungsschaltung darstellt;

Fig. 10 ein Blockschaltbild, das einen Aufbau ei ner Verzögerungseinheit in der Verzöge rungsschaltung gemäß einer dritten Ausfüh rungsform darstellt;

Fig. 11 ein Blockschaltbild, das einen Aufbau der Verzögerungseinheit der Verzögerungsschal tung gemäß einer Modifikation der dritten Ausführungsform darstellt;

Fig. 12 ein Blockschaltbild, das einen Aufbau ei ner Verzögerungsschaltung gemäß einer vierten Ausführungsform darstellt;

Fig. 13 ein Schaltbild, das einen Aufbau einer Schaltzeitsteuerschaltung darstellt;

Fig. 14 ein Zeitablaufdiagramm, das einen Betrieb der Schaltzeitsteuerschaltung darstellt;

Fig. 15 ein Schaltbild, das einen Aufbau einer Zählwertübertragungseinheit darstellt;

Fig. 16 ein Blockschaltbild, das einen Aufbau ei ner DLL-Schaltung gemäß einer fünften Aus führungsform darstellt;

Fig. 17 ein Schaltbild, das einen Aufbau einer Pe gelverschiebungs/Pulserzeugerschaltung darstellt;

Fig. 18 ein Zeitablaufdiagramm, das sich auf einen Betrieb der Pegelverschie bungs/Pulserzeugerschaltung bezieht;

Fig. 19 ein Blockschaltbild, das einen Aufbau ei ner Phasendifferenzsteuerschaltung gemäß einer sechsten Ausführungsform darstellt;

Fig. 20 ein Zeitablaufdiagramm, das einen Betrieb der Phasendifferenzsteuerschaltung dar stellt;

Fig. 21 ein schematisches Bild, das die Lieferung einer Treiberleistungslieferung an eine DLL-Schaltung gemäß einer siebten Ausfüh rungsform darstellt;

Fig. 22 ein Blockschaltbild, das einen Aufbau ei nes Tiefpaßfilters darstellt, das an einer Eingangsstufe der DLL-Schaltung gebildet ist;

Fig. 23 ein Schaltbild, das einen Aufbau einer allgemeinen Verzögerungswiederholungs schaltung darstellt;

Fig. 24A bis 24D Schaltbilder, die einen Aufbau und die Tä tigkeit einer Antisicherungsschaltung dar stellen;

Fig. 25 ein Blockschaltbild, das einen Aufbau ei ner Verzögerungswiederholungsschaltung in einer DLL-Schaltung gemäß einer achten Ausführungsform darstellt;

Fig. 26 ein Blockschaltbild, das einen Aufbau ei ner Verzögerungswiederholungsschaltung in einer DLL-Schaltung gemäß einer Modifika tion der achten Ausführungsform darstellt;

Fig. 27 ein Schaltbild, das einen Aufbau eines In verters variabler Verzögerungszeit dar stellt;

Fig. 28 ein Blockschaltbild, das einen Aufbau ei ner Verzögerungswiederholungsschaltung in einer DLL-Schaltung gemäß einer zweiten Modifikation der achten Ausführungsform darstellt;

Fig. 29 ein Schaltbild, das einen Aufbau eines In verters gemäß einer neunten Ausführungs form darstellt;

Fig. 30 ein Schaltbild, das einen Aufbau eines ge takteten Inverters gemäß der neunten Aus führungsform darstellt;

Fig. 31 ein Zeitablaufdiagramm, das sich auf die Betriebszeitpunkte eines DDR-SDRAMs be zieht;

Fig. 32 ein Zeitablaufdiagramm, das den SSTL2- Standard darstellt;

Fig. 33 ein Blockschaltbild, das einen Aufbau ei ner DLL-Schaltung darstellt, die in einer synchronen Halbleiterspeichervorrichtung benutzt wurde;

Fig. 34 ein Schaltbild, das einen Aufbau eines Takteingangspuffers darstellt;

Fig. 35 ein Schaltbild, das einen Aufbau einer Pulserzeugerschaltung darstellt;

Fig. 36 ein Blockschaltbild, das einen Aufbau ei ner Verzögerungsschaltung darstellt;

Fig. 37 ein Schaltbild, das einen Aufbau einer Verzögerungseinheit darstellt; und

Fig. 38 ein Zeitablaufdiagramm, das ein Problem der DLL-Schaltung darstellt.

Im folgenden werden Ausführungsformen der vorliegenden Erfindung im einzelnen unter Bezugnahme auf die Figuren beschrieben. In den Figuren werden die gleichen Bezugszeichen zum Bezeichnen der gleichen oder entsprechenden Abschnitte benutzt.

[Erste Ausführungsform]

Fig. 1 ist ein schematisches Blockschaltbild, das einen Aufbau einer Halbleiterspeichervorrichtung 1 mit einer DLL-Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt.

Es wird Bezug genommen auf Fig. 1, die Halbleiterspeichervor richtung 1 weist einen Steuersignaleingangsanschluß 2, der Steu ersignale wie ein Zeilenadreßaktivierungssignal /RAS, ein Spal tenadreßaktivierungssignal /CAS und ein Schreibfreigabesignal /WE empfängt, einen Adreßeingangsanschluß 4, der entsprechende Bit A0 bis Ai eines Adreßsignales empfängt, einen Taktanschluß 6, der ein externes Taktsignal ext.CLK empfängt, und einen Da teneingangs-/ausgangsanschluß 8 für kommunizierende Daten auf.

Die Halbleiterspeichervorrichtung weist weiter eine Steuerschal tung 10, die die Steuersignale und das Adreßsignal von dem Steu ersignaleingangsanschluß 2 bzw. dem Adreßeingangsanschluß 4 emp fängt und den Gesamtbetrieb der Halbleiterspeichervorrichtung steuert, und ein Speicherzellenfeld 20 mit einer Mehrzahl von Speicherzellen, die in einer Matrix von Zeilen und Spalten ange ordnet sind, auf. In dem Speicherzellenfeld 20 sind Wortleitun gen WL, die entsprechend den Zeilen von Speicherzellen vorgese hen sind, und Bitleitungen BL, die entsprechend den Spalten der Speicherzellen vorgesehen sind, vorgesehen. An einem Schnitt punkt zwischen einer Wortleitung WL und einer Bitleitung BL ist eine Speicherzelle MC angeordnet. Fig. 1 zeigt als ein Beispiel eine Anordnung entsprechender Signalleitungen für eine einzelne Speicherzelle.

Die Halbleiterspeichervorrichtung 1 weist weiter einen Zeilende koder 30 zum selektiven Treiber einer Wortleitung, einen Spal tendekoder 40 zum Auswählen einer Spalte von Speicherzellen ent sprechend dem Adreßsignal, eine Lese-/Schreibschaltung 50 zum Ausführen des Lesens oder Schreibens von Eingangs-/Ausgangsdaten zwischen der Spalte von Speicherzellen, die von dem Spaltendeko der 40 ausgewählt ist, und der entsprechenden Bitleitung BL, ei nen Datenbus DB zum Übertragen der Lese-/Schreibdaten und einen Ausgangspuffer 60, der die gelesenen Daten auf dem Datenbus DB zu dem Dateneingangs-/ausgangsanschluß 8 überträgt, auf. Extern eingegebene Schreibdaten werden durch einen Eingangspuffer (nicht gezeigt) zu dem Datenbus DB übertragen und in die ausge wählte Speicherzelle durch die Lese-/Schreibschaltung 50 ge schrieben.

Die Halbleiterspeichervorrichtung 1 weist weiter eine DLL- Schaltung 100 auf, die ein externes Taktsignal ext.CLK empfängt und einen internen Taktpuls int.CLKP erzeugt. Der interne Takt puls int.CLKP wird zu dem Ausgangspuffer 60 übertragen. Der Aus gangspuffer 60 gibt Daten, die von dem Datenbus DB übertragen sind, an den Dateneingangs-/ausgangsanschluß 8 in Synchronisation mit sowohl der steigenden als auch der fallenden Flanke des ex ternen Taktsignales ext.CLK als Reaktion auf die Aktivierungs zeit des internen Taktpulses int.CLKP aus. Die Datenausgabever zögerungszeit in dem Ausgangspuffer beträgt To. Wegen dieses Aufbaues kann die Halbleiterspeichervorrichtung 1 als ein DDR- SDRAM betrieben werden.

Fig. 2 ist ein Blockschaltbild, das einen Gesamtaufbau der DLL- Schaltung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.

Es wird Bezug genommen auf Fig. 2, die DLL-Schaltung 100 weist Takteingangspuffer 110 und 115 auf. Der Takteingangspuffer 110 mit einem ähnlichen Aufbau wie der unter Bezugnahme auf Fig. 34 beschriebene Takteingangspuffer 1010 empfängt das externe Takt signal ext.CLK an einem Eingangsknoten Ni1 und empfängt ein Si gnal /ext.CLK, das eine Inversion des externen Taktsignales ist, an einem Eingangsknoten Ni2. Der Takteingangspuffer 115 eben falls mit einem ähnlichen Aufbau wie der unter Bezugnahme auf Fig. 34 beschriebene Takteingangspuffer 1010 empfängt das Si gnal /ext.CLK an einem Eingangsknoten Ni1 und empfängt als einen Eingang das externe Taktsignal ext.CLK an einem Eingangsknoten Ni2. Die Takteingangspuffer 110 und 115 geben Taktsignale BufCLKR bzw. BufCLKF aus, die als Reaktion auf den Zeitpunkt steigen oder fallen, an dem sich die Signale ext.CLK und /ext.CLK einander kreuzen. Genauer, das Taktsignal BufCLKR steigt auf den H-Pegel zu einem Zeitpunkt, an dem die Span nungspegel der Signale ext.CLK < /ext.CLK erfüllen, und es fällt zu einem Zeitpunkt, an dem /ext.CLK < ext.CLK. Dagegen steigt das Taktsignal BufCLKF an einem Zeitpunkt, an dem die Span nungspegel dieser Signale die Beziehung /ext.CLK < ext.CLK er füllen, und sie fallen zu dem Zeitpunkt, an dem ext.CLK < /ext.CLK.

BufCLKR ist ein Taktsignal, das als Reaktion auf die steigende Flanke des externen Taktsignales ext.CLK erzeugt wird. Die Phase des Signales BufCLKF ist gegenüber der des Taktsignales BufCLKR invertiert, und mit andern Worten, es ist ein Taktsignal das als Reaktion auf eine fallende Flanke des externen Taktsignales ext.CLK aktiviert wird. Die Verzögerungszeit, die von dem Takteingangspuffer addiert wird, wird als Ti dargestellt.

Die DLL-Schaltung 100 weist weiter eine Verzögerungsschaltung 120, eine Pegelverschiebungsvorrichtung 130 und eine Verzöge rungswiederholungsschaltung 140 auf, die zwischen dem Taktein gangspuffer 110 und einer Phasendifferenzsteuerschaltung 150 an geordnet sind und eine Verzögerungsschaltung bilden.

Die Pegelverschiebungsvorrichtung 130 wandelt den Spannungspegel eines Ausgangssignales einer Verzögerungsschaltung 120 um und gibt ein Signal int.CLKR aus. Allgemein ist es notwendig, die Verzögerungsschaltung bei einer niedrigen Spannung zu treiben, die von einer Leistungsversorgungsschaltung geliefert wird, die unabhängig vorgesehen ist, damit Variationen im Verzögerungsbe trag verringert werden. Wenn daher ein Ausgangssignal von der Verzögerungsschaltung in anderen Schaltungen zu benutzen ist, ist solch eine Pegelverschiebungsvorrichtung notwendig.

Die Verzögerungswiederholungsschaltung 140 ist zum Ausschließen des Einflusses der Zahl der Verzögerungen vorgesehen, die in dem Ausgangspuffer 60 und in dem Takteingangspuffer 110 erzeugt wer den, das eine Synchronisation mit dem externen Taktsignal zu ei nem geeigneten Zeitpunkt erreicht wird, in dem diese Verzöge rungszeiten als Blindverzögerungszeiten vorgesehen werden. Die Verzögerungswiederholungsschaltung 140 weist eine Ausgangspuf ferwiederholungsschaltung 142 zum Addieren der Verzögerungszeit To, die in dem Ausgangspuffer 60 erzeugt wird, und eine Ein gangspufferwiederholungsschaltung 144 zum Addieren einer Verzö gerungszeit Ti, die durch den Takteingangspuffer 110 erzeugt wird, auf.

Die DLL-Schaltung 100 weist weiter eine Phasendifferenzsteuer schaltung 150 zum Steuern der Phasendifferenz zwischen dem Takt signal BufCLKR und dem Rückkopplungstaktsignal FBCLK auf, das durch die Verzögerungsschleife gegangen ist.

Die Phasendifferenzsteuerschaltung 150 weist eine Phasenver gleichsschaltung 152, die die Phasendifferenz zwischen dem Takt signal BufCLKR und dem Rückkopplungstaktsignal FBCLK vergleicht und Zählbezeichnungssignale DWN, UP und LCK ausgibt, und eine Vor-Rückwärtszählerschaltung 154, die den Zählwert ADR<0:M-1< gemäß den Zählbezeichnungssignalen einstellt.

Von den Zählbezeichnungssignalen wird das Signal UP aktiviert (H-Pegel), wenn die Phase des Rückkopplungstaktsignales FBCLK dem Taktsignal BufCLKR vorangeht, und das Signal DWN wird akti viert (H-Pegel), wenn die Phase des Rückkopplungstaktsignales FBCLK hinter dem Taktsignal BufCLKR nachhinkt. Das Signal LCK wird aktiviert (H-Pegel), wenn erkannt wird, daß die Taktsignale BufCLKR und FBCLK zueinanderpassende Phasen aufweisen (im fol genden auch als verriegelter Zustand bezeichnet). Das Zähltakt signal entclk ist ein Taktsignal, das sich auf die Zähltätigkeit der Vor-Rückwärts-Zählerschaltung 154 bezieht.

Die Vor-Rückwärts-Zählerschaltung 154 erhöht den Verzögerungs steuerbetrag zum Einstellen des Verzögerungsbetrages in der Ver zögerungsschaltung als Reaktion auf die Aktivierung des Zählbe zeichnungssignales UP und erniedrigt den Verzögerungssteuerbe trag als Reaktion auf die Aktivierung des Zählbezeichnungssigna les DWN. Wenn das Signal LCK aktiv ist, bedeutet dies einen ver riegelten Zustand und daher wird der Verzögerungssteuerbetrag aufrechterhalten. Die Vor-Rückwärts-Zählerschaltung 154 er höht/verringert den Verzögerungssteuerbetrag so, daß die Taktsi gnale BufCLKR und FBCLK synchronisiert sind und setzt den Zähl wert ADR<0:M-1<. Der Zählwert ADR<0:M-1< ist ein Signal von M Bit (M: natürliche Zahl), der den Verzögerungssteuerbetrag dar stellt.

Der Zählwert ADR<0:M-1< wird gemeinsam an die Verzögerungsschal tungen 120 und 125 angelegt, und in diesen Verzögerungsschaltun gen wird die Verzögerungszeit gemäß dem Zählwert zu dem Ein gangssignal addiert. Die Phasenvergleichsschaltung 152 erzeugt das Signal entclk, das ein Betriebssignal der Vor-Rückwärts- Zählerschaltung 154 ist. Die Vor-Rückwärts-Zählerschaltung 154 ist als Reaktion auf das Signal cntclk tätig.

Wie oben beschrieben wurde ist die Verzögerungsrückkopplungs schleife, die für das Taktsignal BufCLKR gebildet ist, ähnlich zu der der DLL-Schaltung 100, die eingangs beschrieben wurde.

Die DLL-Schaltung 100 gemäß der ersten Ausführungsform weist weiter eine Verzögerungsschaltung 125 und eine Pegelverschie bungsvorrichtung 135 auf. Die DLL-Schaltung 100 gemäß der ersten Ausführungsform ist dadurch charakterisiert, daß sie eine Verzö gerungsleitung aufweist, die gleiche Verzögerungszeit sowohl zu der steigenden als auch fallenden Flanke des externen Taktsigna les addieren kann.

Die Verzögerungsschaltung 125 wird durch den Zählwert ADR<0:M-1< gesteuert, die auch für die Verzögerungsschaltung 220 ist. Die Pegelverschiebungsvorrichtung 135 wandelt den Spannungspegel ei nes Ausgangssignales der Verzögerungsschaltung 125 um und gibt das Signal int.CLKF aus.

Die DLL-Schaltung 100 weist weiter eine Pulserzeugerschaltung 160 auf, die einen internen Taktpuls int.CLKP auf der Grundlage sowohl des Signales int.CLKF, das von der Pegelverschiebungsvor richtung 135 ausgegeben ist, und des Signales int.CLKR ausgibt. Der interne Taktpuls int.CLKP wird zu dem Ausgangspuffer 60 übertagen, so daß ein Triggersignal zum Datenlesen aus der Halb leiterspeichervorrichtung 1 ist.

Die Verzögerungsschaltungen 120 und 125 weisen den gleichen Auf bau wie die Verzögerungsschaltung 120, wie sie unter Bezugnahme auf Fig. 36 beschrieben wurde, und sie weist jeweils Verzöge rungseinheiten 200-0 bis 200-n (n: natürliche Zahl ≦ 2^M-1) auf, die in Reihe geschaltet sind.

Fig. 3 ist ein Schaltbild, das einen Aufbau einer Verzögerungs einheit 200 zeigt.

Fig. 3 zeigt einen Schaltungsaufbau der tuten Verzögerungsein heit 200-m (m: natürliche Zahl von 1 bis n-1). Es wird Bezug ge nommen auf Fig. 3, die Verzögerungseinheit 200-m weist getakte te Inverter CIV1 und CIV2 auf, die durch ein Steuersignal R<m< und sein invertiertes Signal /R<m< gesteuert werden. Der getak tete Inverter CIV1 ist als Reaktion auf die Aktivierung des Steuersignales R<m< tätig, empfängt das Taktsignal BufCLKR oder BufCLKF, invertiert dasselbe und gibt das Resultat aus. Der ge taktete Inverter CIV2 invertiert eine Ausgabe der Verzögerungs einheit 200-(m-1), die in einer vorhergehenden Stufe angeordnet ist, und gibt das Resultat aus. Die Verzögerungseinheit 200-m weist weiter einen Inverter IV1 auf. Ein Eingangsknoten des In verters IV1 ist mit Ausgangsknoten der getakteten Inverter CIV1 und CIV2 verbunden, und ein Ausgangsknoten des Inverters IV1 ist mit einem Eingangsknoten eines getakteten Inverters CIV2 einer Verzögerungseinheit 200-(m+1) der nächsten Stufe verbunden. Wie oben beschrieben wurde, der Aufbau der Verzögerungseinheit 200 ist der gleiche, wie er unter Bezugnahem auf Fig. 37 beschrie ben wurde, und die Verzögerungszeit T1, die zu der steigenden Flanke addiert wird, und die Verzögerungszeit T2, die zu der fallenden Flanke addiert wird, durch eine einfache Verzögerungs einheit, wird als T1 = Tf (CIV) + Tr (IV) bzw. T2 = Tr (CIV) + Tf (IV) dar gestellt, wie oben beschrieben wurde.

Fig. 4 ist ein Schaltbild, das einen Aufbau einer Pulserzeuger schaltung 160 darstellt.

Es wird Bezug genommen auf Fig. 4, die Pulserzeugerschaltung 160 weist eine Ein-Pulserzeugerschaltung 162 und eine Ein- Pulserzeugerschaltung 164 und ein Logikgatter LG14 auf. Die Ein- Pulserzeugerschaltung 162 weist ungeradzahlige Inverter 163, die das Taktsignal int.CLKR invertieren und verzögern, und ein Lo gikgatter LG10, das eine UND-Tätigkeit unter Benutzung einer Ausgabe der Invertergruppe 163 und des Taktsignales int.CLKR als zwei Eingaben durchführt, auf.

Die Ein-Pulserzeugerschaltung 162 erzeugt einen einzigen Puls als Reaktion auf die steigende Flanke des Taktsignales int.CLKR. Die Ein-Pulserzeugerschaltung 164 weist den gleichen Aufbau auf und erzeugt einen einzelnen Puls als Reaktion auf die steigende Flanke des Taktsignales int.CLKF. Das Logikgatter LG 14 gibt das Resultat einer ODER-Tätigkeit des Ausgangssignales aus, das von den Ein-Pulserzeugerschaltungen 162 und 164 erzeugt wird.

Wegen dieses Aufbaues aktiviert die Pulserzeugerschaltung 160 den internen Taktpuls int. CLK als Reaktion auf die steigenden Flanken von sowohl int.CLKR als αuch int.CLKF.

Fig. 5 ist ein Zeitablaufdiagramm, das den Betrieb der DLL- Schaltung 100 gemäß der ersten Ausführungsform darstellt.

Es wird Bezug genommen auf Fig. 5, die Periode des externen Taktsignales ext.CLK beträgt Tc. Durch die Takteingangspuffer 110 und 115 werden die Taktsignale BufCLKR bzw. BufCLKF ausgege ben. Zwischen dem externen Taktsignal ext.CLK und dem Taktsignal BufCLKR wird eine Phasendifferenz der Verzögerungszeit T1 er zeugt, die durch den Takteingangspuffer 110 addiert wird. Das Taktsignal BufCLKF ist ein Signal, das zu dem Taktsignal BufCLKR eine invertierte Phase aufweist, und folglich kann es als ein Signal angesehen werden, das als Reaktion auf die fallende Flan ke des externen Taktsignales ext.CLK aktiviert wird.

Das Taktsignal BufCLKR wird an die Phasendifferenzsteuerschal tung 150 eingegeben und mit dem Rückkopplungstaktsignal FBCLK synchronisiert, das durch die Verzögerungsschleife erhalten wird. Zum Ausschließen des Einflusses der Datenausgabeverzöge rungszeit To, die in der Pufferschaltung zu der Zeit der Daten ausgabe verbraucht wird, wird das interne Taktsignal int.CLKR in einem Zustand versetzt, der um Tc-To von dem externen Taktsignal ext.CLK im verriegelten Zustand verzögert ist. Wenn der deko dierte Wert des Zählwertes ADR<0:M-1< in dem verriegelten Zu stand, das heißt der Verzögerungssteuerbetrag, als α dargestellt wird, wird die Phasenverzögerung des internen Taktsignales int.CLKR von dem Taktsignal BufCLKR als α.T1 dargestellt.

Bei dem anderen Taktsignal BufCLKF ist die Verzögerungszeit durch die Verzögerungsschaltung 125 addiert, die von dem Zähl wert ADR<0:M-1< gesteuert wird, der auch für die Verzögerungs schaltung 120 gemeinsam ist und daher wird die Phasenverzögerung des internen Taktsignales int.CLKF von dem Taktsignal BufCLKF als α.T1 dargestellt.

Der interne Taktpuls int.CLKP wird als Reaktion auf jede stei gende Flanke des internern Taktsignales int.CLKR und int.CLKF aktiviert. Daher können schließlich Pulssignale entsprechend den steigenden und fallenden Flanken des externen Taktsignales unge fähr mit gleichem Intervall erhalten werden. In der DLL- Schaltung 100 gibt es daher keine großen Differenzen zwischen tCH und tCL.

Wenn daher die Datenausgabe unter Benutzung des internen Takt pulses ausgeführt wird, das von der DLL-Schaltung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung als Triggersi gnal erzeugt wird, wird es möglich selbst in einem DDR-DRAM, die Datenausgabe zu Zeitpunkten auszuführen, die sowohl mit der steigenden als auch der fallenden Flanke des externern Taktsi gnales synchronisiert sind, gemäß dem SSTL2-Standard.

[Zweite Ausführungsform]

Bei der zweiten Ausführungsform wird ein Aufbau beschrieben, der weiter ein Jitter zu der Datenausgabezeit durch weiteres Unter teilen der minimalen Steuereinheit in der Verzögerungszeit in der Verzögerungsschaltung verringert.

In den Verzögerungsschaltungen 120 und 122 der DLL-Schaltung ge mäß der ersten Ausführungsform ist die Gesamtheit der Verzöge rungszeiten, die durch die getakteten Inverter und die Inverter addiert werden, die die Verzögerungseinheit 200 darstellen, die minimale steuerbare Einheit der Verzögerungszeit (im folgenden auch als minimale Steuerverzögerungszeit bezeichnet. Es sei eine tatsächliche Schaltung betrachtet, die auf einer Halbleiterspei chervorrichtung gebildet ist, die minimale Verzögerungssteuer zeit beträgt ungefähr 0,25 bis 0,40 ns, was nicht als ein ausrei chend feiner Wert betrachtet werden kann.

Ein Faktor, der das Jitter des Taktsignales in dem DDR-SDRAM be schränkt, ist die Zugriffszeit Tc von dem Taktsignal. Der Be reich der Variation der Zugriffszeit tAC, der von der Spezifika tion verlangt ist, ist ± 0,075.10Tc(Tc: Periode des Taktsigna les). Wenn zum Beispiel die Betriebsfrequenz 133 Mhz ist, beträgt Tc = 7,5 ns, und der tolerierbare Bereich der Variation der Zu griffszeit tAC beträgt ± 0,05625 ns. Wenn dieser Wert verglichen wird mit der minimalen Verzögerungsteuerzeit, ist die einstell bare Reserve nicht sehr groß, und es kann verstanden werden, daß es notwendig ist, sehr sorgfältig die minimale Verzögerungssteu erzeit in der Verzögerungsschaltung einzustellen.

Bei der zweiten Ausführungsform wird anstelle der Verzögerungs schaltung 120 der DLL-Schaltung 100 gemäß der ersten Ausfüh rungsform eine Verzögerungsschaltung 220 mit einem Aufbau, wie er in Fig. 6 gezeigt ist, benutzt. Weiter wird anstelle der Verzögerungsschaltung 125 eine Verzögerungsschaltung 225 mit dem gleichen Aufbau wie die Verzögerungsschaltung 220 benutzt. Fig. 6 ist ein Blockschaltbild, das einen Aufbau einer Verzögerungs schaltung 220 gemäß der zweiten Ausführungsform zeigt.

Es wird Bezug genommen auf Fig. 6, die Verzögerungsschaltung 220 enthält einen Inverter IV10, der das Taktsignal BufCLKR in vertiert und das Resultat an einen Knoten N1 ausgibt. Unterver zögerungseinheit 205-0 bis 205-2, die parallel zwischen dem Kno ten N1 und der Masseleitung geschaltet sind, einen Inverter IV15, der den Signalpegel an dem Knoten N1 invertiert und das Resultat an einen Knoten N2 ausgibt, und Verzögerungseinheiten 200-0 bis 200-N, die mit dem Knoten N2 verbunden sind. Wenn der Zählwert ADR<0:M-1< ein Signal von M Bit ist, wird der Wert N gegeben als N = 2^(M-3)-1. Die Verzögerungseinheiten 200-0 bis 200-N sind in Reihe miteinander verbunden und mit einem Aufbau einer jeden Einheit, wie er unter Bezugnahme auf Fig. 3 beschrieben wurde. Die Verzögerungszeit, die von einer Verzögerungseinheit benötigt wird, wird als tdc bezeichnet.

Jede der Unterverzögerungseinheiten 205-0 bis 205-2 weist einen NMOS-Transistor und einen Kondensator auf, die in Reihe zwischen dem Knoten N1 und der Masseleitung geschaltet sind. Die Verzöge rungseinheit 205-0 weist einen NMOS-Transistor QN0, der an sei nem Gate das Steuersignal R<0< empfängt, und einen Kondensator mit einem Kapazitätswert IC auf. Die Unterverzögerungseinheit 205-1 weist einen NMOS-Transistor QN1, der an seinem Gate das Steuersignal R<1< empfängt, und einen Kondensator mit einem Ka pazitätswert 2C auf. Die Unterverzögerungseinheit 205-2 weist einen NMOS-Transistor QN2, der an seinem Gate das Steuersignal R<2< empfängt, und einen Kondensator mit einem Kapazitätswert 4C auf. Die Unterverzögerungseinheiten 205-0 bis 205-2 sind als Re aktion auf die unteren 3 Bit des Zählwertes ADR<0:M-1< ausge wählt, d. h. ADR<0 : 2<.

Genauer, das Steuersignal R<0< entspricht dem letzten signifi kanten Bit ADR<0< des Zählwertes, und die Steuersignale R<1< und R<2< entsprechen den Zählsignalen ADR<1< bzw. ADR<2<. Durch die Aktivierung der Steuersignale R<0< bis R<2< (H-Pegel) werden die Kondensatoren zwischen den Knoten N1 und der Massespannung ge schaltet, und die Verzögerung wird zu dem über den Knoten N1 übertragenen Signal addiert. Wenn die Verzögerungszeit, die von der Unterverzögerungseinheit 205-0 mit dem Kondensator des Kapa zitätswertes 1C addiert wird, durch tdf dargestellt wird, können acht verschiedene Verzögerungszeiten von 0 bis 7 tdf durch die Kombination der letzten signifikanten drei Bit ADR<0 : 2< des Zählwertes eingestellt werden.

Dekoderschaltungen 210-0 bis 210-N sind entsprechend den Verzö gerungseinheiten 200-0 bis 200-N angeordnet. Die Dekoderschal tungen 210-0 bis 200-N aktivieren selektiv Verzögerungseinheiten 200-0 bis 200-N als Reaktion auf die höheren Bit ADR<3:M-1< des Zählwertes.

Fig. 7 zeigt die Beziehung zwischen dem Zählwert ADR<0:M-1< und dem Steuersignal R<0:n< in der Verzögerungsschaltung 220.

Es wird Bezug genommen auf Fig. 7, entsprechend dem Zählwert (Verzögerungssteuerbetrag), der der Dezimaldarstellung des Zähl signales ADR<0:M-1< entspricht, werden die Signalpegel der Steu ersignale R<0< bis R<n< eingestellt. In der Verzögerungsschaltung 220 werden jedesmal, wenn der Zählwert um eins erhöht wird, die niedrigeren Bit R<0< bis R<2< des Steuersignales entsprechend der Unterverzögerungseinheit um eins erhöht. Wenn der Zählwert 7 ist, erreichen die Steuersignale R<0< bis R<2< jeweils "1". Wenn der Zählwert weiter auf 8 erhöht wird, nimmt das höhere Bit R<3< entsprechend der Verzögerungseinheit "1" an, und die niedrigeren Bit R<0< bis R<2< werden auf in "0" gelöscht.

Wenn sich der Zählwert weiter erhöht, werden die niedrigeren Bit R<0< bis R<2< erhöht, und wenn der Zählwert 15 erreicht, werden R<0< bis R<3< der Steuersignale auf "1" gesetzt. Wenn der Zähl wert weiter auf 16 erhöht wird, werden die niedrigeren Bit R<0< bis R<2< auf "0" gelöscht, und das Bit, das unter den höheren Bit zu aktivieren ist, wird ausgeführt. Genauer, anstelle des Steuersignales R<3< nimmt das Steuersignal R<4< den Wert "1" an. Auf diese Weise werden die niedrigeren drei Bit des Steuersigna les aufeinander folgend erhöht, und wenn die niedrigeren Bit al le "1" annehmen, und die Zählung weiter erhöht wird, wird das unter den höheren Bit zu aktivierende Bit 1 um eins weitergetra gen. Wenn das unter den höheren Bit zu aktivierende Bit aufein ander folgend weitergetragen wird, wird die Verzögerungszeit, die von den Verzögerungseinheiten 200-0 bis 200-N addiert wird, durch tdc jedesmal erhöht.

Wenn die Verzögerungszeit tdf, die durch die Unterverzögerungs einheit 205-0 mit dem Kondensator des Kapazitätswertes 1C ad diert wird, auf ungefähr ein Achtel der Zeit tdc gesetzt wird, wird es möglich, die Verzögerungszeit glatt zu ändern, die von der Verzögerungsschaltung 220 als Ganzes gemäß der Zunahme des Verzögerungssteuerbetrages addiert wird. Weiter können die unte ren Bit R<0< bis R<2< des Steuersignales die gleichen Werte wie die unteren drei Bit ADR<0< bis ADR<2< des Zählsignales aufwei sen, und die höheren Bit R<3< bis R<N< des Steuersignales können gemäß dem Resultat des Dekodierens der höheren Bit ADR<3:M-1< des Adreßsignales bestimmt werden.

In Fig. 6 ist die Zahl der Unterverzögerungseinheiten und die Zahl der unteren Bit des Zählsignales auf "3" gesetzt, und der durch die Unterverzögerungseinheit addierte Einheitsverzöge rungsbetrag ist so ausgelegt, daß er in acht verschiedenen Stu fen eingestellt wird ( = 23). Diese Werte sind jedoch nur Beispie le. Allgemein ist es durch einen Aufbau, bei dem J unter Verzö gerungseinheiten durch die unteren J Bit des Zählsignales ADR<0:M-1< gesteuert werden, ist es möglich, die Verzögerungs zeit, die durch die Unterverzögerungseinheiten erzeugt wird, in 2^J Schritten einzustellen.

Fig. 8 ist ein schematisches Diagramm, das die Beziehung zwi schen dem Zählwert der DLL-Schaltung und der Verzögerungszeit darstellt, die von der Verzögerungsschleife addiert wird, gemäß der zweiten Ausführungsform.

Es wird Bezug genommen auf Fig. 8, wenn der Zählwert 0 beträgt, ist die Summe der Verzögerungszeit Ti + To, die von der Datenwie derholungsschaltung 140 addiert wird, und der Wert tdc, der von der Verzögerungseinheit 200-0 addiert wird, die Verzögerungs zeit, die zu dem Taktsignal BufCLKR addiert wird. Da der Zähl wert um eins nach dem andern erhöht wird, nimmt die Verzöge rungszeit um tdf jedesmal zu, und wenn der Zählwert von 7 auf 8 erhöht wird, wird die Verzögerungszeit, die von den Unterverzö gerungseinheiten addiert wird, gelöscht, und die Verzögerungs zeit beträgt Ti + To + 2.tdc.

Wenn die gesamte Verzögerungszeit die Periode tdc des externen Taktsignales erreicht, ist die DLL-Schleife verriegelt, und die Vor-Rückwärts-Zählerschaltung 154 hält den Verzögerungssteuerbe trag an dem verriegelten Zustand als Reaktion auf die Aktivie rung des Steuersignales LCK. Es sei angenommen, daß der verrie gelte Zustand mit dem Zählwert 7 erreicht wird, das Jitter wird in diesem Fall als (Te + To + 7.tdf - Tc) dargestellt.

Bei der DLL-Schaltung gemäß der zweiten Ausführungsform weist die Verzögerungsschaltung 225 den gleichen Schaltungsaufbau wie die Verzögerungsschaltung 220 auf, und sie wird durch das Zähl signal ADR<0:M-1< gesteuert, das mit der Verzögerungsschaltung 220 gemeinsam ist. Die Verzögerungsschaltung 225 ist in soweit unterschiedlich, daß das Signal BufCLK anstelle des Taktsignales BufCLKR an den Eingangsknoten des Inverters IV10 angelegt wird, der in Fig. 6 gezeigt ist.

Da die Verzögerungsschaltungen 220 und 225 einen Aufbau aufwei sen, wie er oben beschrieben wurde, ist es möglich, feiner die Verzögerungszeit in der DLL-Schaltung einzustellen, und somit wird es möglich, daß Jitter zu der Zeit des Verriegelns zu ver ringern.

[Dritte Ausführungsform]

Bei der dritten Ausführungsform wird eine Anordnung einer Verzö gerungseinheit beschrieben, die weiter die Differenz zwischen den Verzögerungszeiten verringern kann, die von den Verzöge rungsschaltungen 120 und 125 addiert werden, die parallel zuein ander in der DLL-Schaltung 100 vorgesehen sind gemäß der ersten Ausführungsform, die unter Bezugnahme auf Fig. 2 beschrieben wurde.

Fig. 9 ist ein Blockschaltbild, das ein Beispiel der Anordnung der Verzögerungsschaltungen 120 und 125 darstellt.

Es wird Bezug genommen auf Fig. 9, eine Spannungserzeugerschal tung 350 (hier im folgenden auch als VDC: Voltage Down Converter - Spannungsherabwandler bezeichnet), die für die Verzögerungs schaltung vorgesehen ist, erzeugt eine Treiberschaltung int.Vdd für die Verzögerungsschaltung. Die Treiberspannung int.Vdd wird an jede Verzögerungseinheit in der Verzögerungsschaltung durch eine Leistungsversorgungsleitung 355 geliefert. Die Verzöge rungsschaltungen 120 und 125 sind in getrennten Gebieten ange ordnet, und in Fig. 9 ist die Verzögerungsschaltung 120 näher zu der Spannungserzeugungsschaltung 350 angeordnet. Die Verzöge rungsschaltung 120 enthält Verzögerungseinheiten 200R-0 bis 200R-n, und die Verzögerungsschaltung 125 enthält Verzögerungs einheiten 200F-0 bis 200F-n. Daher ist der Abstand von der Span nungserzeugerschaltung 350 zu den Verzögerungseinheiten am kür zesten bei 200R-0 und am längsten bei 200F-n, wobei er länger wird in der Reihenfolge von 200R-0 bis 200R-n und bis 200F-0 bis 200F-n. Der Zweck solch einer Anordnung ist die Minimierung der Leitungslänge.

Bei dem Aufbau von Fig. 9 unterscheiden sich jedoch die Pegel der Treiberspannungen für die entsprechenden Verzögerungseinhei ten in Abhängigkeit von dem Abstand von der Spannungserzeuger schaltung 350 auf der Leistungsversorgungsleitung 355 wegen des Spannungsabfalles, der von dem Leitungswiderstand der Leistungs versorgungsleitung 355 verursacht wird. Weiterhin werden die Verzögerungsschaltungen 120 und 125 durch das gemeinsame Zählsi gnal gesteuert. Wenn daher der Verzögerungssteuerbetrag gleich α + 1 ist, wird die Verzögerungszeit als Taktsignal BufCLKR ad diert, das durch die Einheiten 200R-0 bis 200R-α in der Verzöge rungsschaltung 120 geht. Ähnlich wird die Verzögerungszeit als das Taktsignal BufCLKF addiert, das durch die Verzögerungsein heiten 200F-0 bis 200F-αn in der Verzögerungsschaltung 125 geht.

Daher wird bei diesem Aufbau wegen des Einflusses des Spannungs abfalles, der auf der Leistungsversorgungsleitung 355 verursacht wird, die Verzögerungszeit, die von der Verzögerungsschaltung 120 addiert wird, unterschiedlich zu der Verzögerungszeit, die von der Verzögerungsschaltung 125 addiert wird. Wenn diese Dif ferenz so groß ist, daß eine große Differenz zwischen tCH und tCL verursacht wird, die mit Bezugnahme auf Fig. 5 beschrieben wurden, wird es schwierig, interne Taktpulse zu erhalten, die sowohl mit der steigenden als auch der fallenden Flanke des ex ternen Taktsignales in dem DDR-SDRAM synchronisiert sind.

Fig. 10 ist ein Blockschaltbild, das einen Aufbau von Verzöge rungseinheiten in der Verzögerungsschaltung gemäß der dritten Ausführungsform darstellt.

Es wird Bezug genommen auf Fig. 10, eine Treiberspannung int.Vdd der Verzögerungsschaltung, die von der Spannungserzeu gerschaltung 350 erzeugt wird, wird an die Verzögerungsschaltun gen 120 und 125 durch Leistungsversorgungsleitungen 356 und 357 geliefert, die unabhängig vorgesehen sind. Die Verzögerungs schaltungen 120 und 125 weisen jeweils n + 1 Verzögerungseinheiten auf, und die Verzögerungseinheiten sind derart angeordnet, daß die kte Verzögerungseinheit (k: ganze Zahl von 0 bis n) der ent sprechenden Verzögerungsschaltungen ungefähr den gleichen Ab stand von der Spannungserzeugerschaltung auf den entsprechenden Leistungsversorgungsleitungen aufweisen. Wegen dieses Aufbaues können die Verzögerungseinheiten 200R-0 bis 200R-α und 200F-0 bis 200F-α, die den Verzögerungspfad entsprechend dem Verzöge rungssteuerbetrag α + 1 darstellen, durch Spannungen der gleichen Pegel getrieben werden, und folglich kann der Unterschied der Verzögerungszeit, die durch die zwei Verzögerungsschaltungen ad diert wird, verringert werden.

Weiter sind in den Verzögerungsschaltungen 120 und 125 die Ver zögerungseinheiten derart angeordnet, daß der Abstand von der Spannungserzeugerschaltung 350 länger von dem kürzesten Abstand an der Verzögerungseinheit 200R-0 und 200F-0 wird, die dem unte ren Bit des Zählwertes entsprechen, es wird möglich, die Trei berleistungsversorgungsspannung zu liefern, die stabiler ist und einen kleineren Spannungsabfall erleiden in Hinblick auf solche Verzögerungseinheiten, die mit hoher Frequenz benutzt werden. Daher kann die Variation der Verzögerungszeiten, die von den Verzögerungsschaltungen addiert werden, weiter verringert wer den.

In Fig. 10 ist die Anordnung der Verzögerungseinheiten in den Verzögerungsschaltungen 120 und 125 beschrieben worden. Wenn die Anordnung der Verzögerungseinheiten und der Unterverzögerungs einheiten, die in Verzögerungsschaltungen 220 und 225 gemäß der zweiten Ausführungsform vorgesehen sind, auf die gleiche Weise angeordnet werden, ist es möglich, die Differenz der Verzöge rungszeiten, die durch die zwei Verzögerungsschaltungen einge stellt werden, zu verringern.

[Modifikation der dritten Ausführungsform]

Fig. 11 ist ein Blockschaltbild, das einen Aufbau der Verzöge rungseinheiten in der Verzögerungsschaltung gemäß einer Modifi kation der dritten Ausführungsform darstellt.

Es wird Bezug genommen auf Fig. 11, bei der Modifikation der dritten Ausführungsform werden die Verzögerungseinheiten 200R-0 bis 200R-n und 200F-0 bis 200F-n, die in den Verzögerungsschal tungen 120 und 125 vorgesehen sind, mit der Treiberspannung durch eine gemeinsam vorgesehene Leistungsversorgungsleitung 355 beliefert. Die Modifikation der dritten Ausführungsform ist da durch charakterisiert, daß die Verzögerungseinheiten entspre chend der Verzögerungsschaltung 120 und die Verzögerungseinhei ten entsprechend der Verzögerungsschaltung 125 abwechselnd ange ordnet sind. In Fig. 11 sind beginnend von der Seite näher zu der Spannungserzeugerschaltung 350 Verzögerungseinheiten in der Reihenfolge 200R-0, 200F-0, 200R-1, 200F-1n, . . ., 200R-nn und 200F-n angeordnet. Bei dem Aufbau von Fig. 11 sind auch die Verzögerungseinheiten, die jeder anderen der Verzögerungsschal tungen 120 und 125 entsprechen, ungefähr in dem gleichen Abstand von der Spannungserzeugerschaltung 350 auf der Leistungsversor gungsleitung 355 angeordnet, und daher werden die Einheiten durch Treiberspannungen von ungefähr den gleichen Pegeln getrie ben, und daher kann die Differenz in den Verzögerungszeiten, die von den zwei Verzögerungsschaltungen addiert werden, verringert werden.

Weiter können bei dem Aufbau von Fig. 11 durch Anordnen der Verzögerungseinheiten, die häufig benutzt werden, näher zu der Spannungserzeugerschaltung 350 ähnliche Wirkungen wie in Bezug auf die dritte Ausführungsform beschrieben wurden, erzielt wer den.

Wenn weiter die Verzögerungseinheiten und die Unterverzögerungs einheiten, die in den Verzögerungsschaltungen 220 und 225 vorge sehen sind, die in der zweiten Ausführungsform beschrieben wor den sind, auf ähnliche Weise angeordnet werden, kann die Diffe renz der Verzögerungszeiten, die durch diese zwei Verzögerungs schaltungen eingestellt werden, verringert werden.

[Vierte Ausführungsform]

Bei der vierten Ausführungsform wird ein Aufbau beschrieben, bei dem die Ausgabe der Verzögerungsschaltung stabil gehalten wird, selbst wenn die Verzögerungszeiten hierarchisch eingestellt wer den, wie bei der zweiten Ausführungsform beschrieben wurde.

Es wird wieder Bezug genommen auf Fig. 8, die Verzögerungs schaltung, bei der die Verzögerungszeiten durch die Verzöge rungsschaltung addiert werden, wird hierarchisch eingestellt, es gibt einen derartigen Betriebszeitpunkt, an dem die von den Un terverzögerungseinheiten addierte Verzögerungseinheit gelöscht wird und zu einer Verzögerungszeit geschaltet wird, die von der Verzögerungseinheit addiert wird, wie es der Fall ist, an dem in dem Beispiel von Fig. 8 der Zählwert von 7 auf 8 erhöht wird.

Wenn zu dieser Zeit die Differenz zwischen (2 ^J-1)xtdf entspre chend dem unteren J Bit des Zählsignales entsprechend der Unter verzögerungseinheit (2^J = 8 in Fig. 8) und der Einheitsverzöge rungszeit tdc, die von der Verzögerungseinheit vorgesehen wird, groß ist, kann der Ausgangssignalpegel der Verzögerungsschaltung möglicherweise plötzlich von dem H- zu dem L-Pegel wegen des Schaltens des Zählwertes fallen. Zu dieser Zeit würde, selbst wenn der Fall des L-Pegels plötzlich auftritt, der interne Takt puls int.CLKP durch die Pulserzeugerschaltung 160 aktiviert wer den, wenn die Ausgabe der Verzögerungsschaltung zu dem H-Pegel zurückkehrt. Der auf diese Weise erzeugte Puls wird im allgemei nen als "Rauschen" bezeichnet, und die Erzeugung eines solchen internen Taktpulses, der als Rauschen bezeichnet wird, kann eine Fehlfunktion oder einen Fehler in der Datenausgabe der Halblei terspeichervorrichtung verursachen.

Die vierte Ausführungsform sieht einen Aufbau der Verzögerungs schaltung vor, die solch ein Problem verhindern kann.

Fig. 12 ist ein Blockschaltbild, das einen Aufbau einer Verzö gerungsschaltung 420 gemäß der vierten Ausführungsform dar stellt. Es wird Bezug genommen auf Fig. 12, die Verzögerungs schaltung 420 ist dadurch charakterisiert, daß zusätzlich zu der Verzögerungsschaltung 200, die Verzögerungsbeträge hierarchisch einstellen kann, wie in Bezug auf die zweite Ausführungsform be schrieben wurde, eine Schaltzeitsteuerschaltung 480 und eine Zählwertübertragungsschaltung 490 vorgesehen sind.

Fig. 13 ist ein Schaltbild, das einen Aufbau der Schalt zeitsteuerschaltung 480 darstellt.

Es wird Bezug genommen auf Fig. 13, die Schaltzeitsteuerschal tung 480 weist eine Gruppe von Invertern (ungeradzahlig) 482, die ein Signal an dem Knoten N1 invertieren und verzögern und das Resultat zu einem Knoten N3 übertragen, eine Frequenzteiler schaltung 484, die das Taktsignal BufCLKR durch zwei teilt, um ein Signa BufCLKRdbl vorzusehen, und ein Logikgatter LG20, das als drei Eingänge die Signale an den Knoten N1 und N3 und das frequenzgeteilte Signal BufCLKRdbl empfängt und ein Resultat ei ner NAND-Tätigkeit ausgibt, auf.

Das Logikgatter LG20 gibt ein Zeitsteuersignal /TMF aus. Die Schaltzeitsteuerschaltung 480 weist weiter einen Inverter IV20, der das Zeitsteuersignal /TMF invertiert und ein Zeitsteuersi gnal TMF ausgibt, einen Inverter IV22, der einen Ausgang des In verters IV20 invertiert, und einen Inverter IV24, der einen Aus gang des Inverters IV22 invertiert, auf. Der Inverter IV22 gibt ein Zeitsteuersignal /TMC aus, und der Inverter IV24 gibt ein Zeitsteuersignal TMC aus. Diese Zeitsteuersignale TMF, /TMF, TMC und /TMC werden an eine Zählwertübertragungsschaltung 490 gelie fert.

Die Zähldatenübertragungsschaltung 490 nimmt den Zählwert ADR<0:M-1< auf, der von der Auf-/Abwärts-Zählerschaltung 154 ge mäß einem Zeitsteuersignal ausgegeben wird, das von der Schalt zeitsteuerschaltung 480 ausgegeben wird, und verriegelt das Si gnal als ADR'<0:M-1<. Die Verzögerungsschaltung 220 ist als Re aktion auf das Signal ADR'<0:M-1< tätig. Die Zählwertübertra gungsschaltung 490 weist Zählwertübertragungseinheiten 495-0 bis 495-(M-1) auf, die entsprechend den entsprechenden Bit des Zähl wertes vorgesehen sind.

Fig. 14 ist ein Zeitablaufdiagramm, das sich auf den Betrieb der Schaltzeitsteuerschaltung 480 bezieht.

Es wird Bezug genommen auf Fig. 14, entsprechend dem Signal int.CLKR, das ein Eingangssignal an die Verzögerungsschaltung 220 ist, wird das frequenzgeteilte Signal BufCLKRdbl ausgegeben. Der Signalpegel des Knotens N1 ist, da er eine Ausgabe des In verters IV10 ist, der das Taktsignal BufCLK empfängt, das Si gnal, das durch Invertieren und Verzögern des Taktsignales BufCLKR erhalten wird. Der Signalpegel an dem Knoten N3 ist das Signal, das durch weiteres Verzögern und Invertieren des Signa les an dem Knoten N1 durch die Gruppe von Invertern 482 erhalten wird.

Da das Zeitsteuersignal TMF ein invertiertes Signal des Ausgan ges des Logikgatters LG20 ist, ist es ein Resultat einer AND- Tätigkeit, bei der das frequenzgeteilte Signal BufCLKRdbl und die Signale an den Knoten N1 und N3 als drei Eingänge vorgesehen sind. Daher ist es möglich durch Einstellen der Zahl der Stufen der Gruppe von Invertern 482, das Zeitsteuersignal TMF nur in der Zeitdauer zu aktivieren (H-Pegel), während der das Eingangs signal BufCLKR der Verzögerungsschaltung auf dem L-Pegel ist. Es ist ebenfalls möglich, das Zeitsteuersignal TMC zu ähnlichen Zeitpunkten zu aktivieren.

Hier dient das Zeitsteuersignal TMF zum Definieren des Zeitpunk tes, an dem das niedrigere Bit des Zählsignales entsprechend der Unterverzögerungseinheit zu der Verzögerungsschaltung übertragen wird, und das Zeitsteuersignal TMC dient zum Definieren des Zeitpunktes, an dem das höhere Bit des Zählsignales entsprechend der Verzögerungseinheit zu der Verzögerungsschaltung übertragen wird.

Fig. 15 ist ein Schaltbild, das einen Aufbau einer Zähl wertübertragungseinheit 495 darstellt. Fig. 15 stellt einen Aufbau einer jten (j: ganze Zahl von 0 bis M-1) Zählwertübertra gungseinheit 495-j dar.

Es wird Bezug genommen auf Fig. 15, die Zählwertübertragungs einheit 495-j weist einen getakteten Inverter CINV10, der durch ein Zeitsignal gesteuert wird, einen Inverter IV40, der einen Ausgang des getakteten Inverters CINV10 invertiert, und einen Inverter IV42, der zum Bilden einer Verriegelungsschaltung zu sammen mit dem Inverter IV40 angeordnet ist, auf. Der Inverter IV42 dient zum Verriegeln von Daten, und daher kann er so ausge legt sein, daß er eine kleinere Treiberfähigkeit als der Inver ter IV40 aufweist.

Der getaktete Inverter CINV10 empfängt das j + 1te Bit des Zähl wertes, das heißt ADR<j< an einem Eingangsknoten. Wenn j = 0 bis 2 ist, wird der getaktete Inverter CINV10 durch die Zeitsteuersi gnale TMF und /TMF gesteuert, und wenn j = 3 bis M-1 ist, wird er durch die Zeitsteuersignale TMC und /TMC gesteuert.

Wegen dieses Aufbaues überträgt die Zählwertübertragungseinheit 495 den Zählwert ADR<j< während einer Zeitdauer, während der das Zeitsteuersignal TMF oder TMC auf dem H-Pegel ist. Die Zeitdau er, während der die Zeitsteuersignale TMF und TMC auf dem H- Pegel sind, ist auf die Dauer begrenzt, während der das Ein gangssignal der Verzögerungsschaltung auf dem L-Pegel ist, wie unter Bezugnahme auf Fig. 14 beschrieben wurde. Daher kann der Zeitpunkt, an dem das Einstellen der Verzögerungszeit in der Verzögerungsschaltung geschaltet wird, so eingestellt werden, daß die Dauer vermieden wird, in der das Taktsignal BufCLKR auf dem H-Pegel ist.

Daher ist es möglich, den plötzlichen Abfall der Ausgabe der Verzögerungsschaltung von dem H- auf den L-Pegel zu verhindern wegen des Schaltens des Verzögerungssteuerbetrages und das Er zeugen des entsprechenden Rauschens wie ein Taktpuls zu verhin dern, und daher ist ein stabilerer Betrieb der Halbleiterspei chervorrichtung möglich.

[Fünfte Ausführungsform]

Wie bereits beschrieben wurde ist es bei einer DLL-Schaltung allgemeine Praxis, die Verzögerungsschaltung durch eine unabhän gige Leistungsversorgungsspannung so zu treiben, daß der Betrag der Verzögerung stabilisiert wird, der von der Verzögerungs schaltung addiert wird. Wenn daher ein Triggersignal an die Puf ferschaltung vorzusehen ist, in dem der Ausgang der Verzöge rungsschaltung benutzt wird, ist es notwendig, daß der Ausgang durch eine Pegelverschiebungsschaltung zum Umwandeln des Span nungspegels geht. Bei der fünften A 37018 00070 552 001000280000000200012000285913690700040 0002010043650 00004 36899usführungsform wird eine An ordnung einer Pegelverschiebungsschaltung beschrieben, die einen weiten Frequenzbereich ermöglicht, was das Verriegeln der DLL- Schaltung ermöglicht.

Fig. 16 ist ein Blockschaltbild, das einen Aufbau einer DLL- Schaltung 500 gemäß der fünften Ausführungsform darstellt.

Es wird Bezug genommen auf Fig. 16, die DLL-Schaltung 500 un terscheidet sich von der DLL-Schaltung 100 gemäß der ersten Aus führungsform dadurch, daß eine Pegelverschie bungs-/Pulserzeugerschaltung 510 anstelle der Pegelverschiebungs vorrichtungen 130, 135 und der Pulserzeugerschaltung 160 vorge sehen ist. Mit der Ausnahme dieses Punktes ist der Aufbau und der Betrieb der gleiche wie jene der DLL-Schaltung 100 gemäß der ersten Ausführungsform. Daher wird die Beschreibung davon nicht wiederholt.

Die DLL-Schaltung 500 gemäß der fünften Ausführungsform ist da durch charakterisiert, daß die Pegelverschiebungsschaltung zum Umwandeln des Spannungspegels des Ausgangssignales der Verzöge rungsschaltung 120 außerhalb der Verzögerungsschleife vorgesehen ist, die zwischen dem Takteingangspuffer 110 und der Phasenver gleichsschaltung 152 vorgesehen ist. Daher wird der Minimalwert der Verzögerungszeit, der von der Verzögerungsschleife addiert wird (hier im folgenden als minimale Verzögerungszeit bezeich net) gleich der Summe der minimalen Verzögerungszeit (tdc) in der Verzögerungseinheit der Verzögerungsschaltung 120 und der Verzögerungszeit (To + Ti) der Verzögerungswiederholungsschaltung 140.

Im Vergleich mit der minimalen Verzögerungszeit, die von der DLL-Schaltung 100 gemäß der ersten Ausführungsform addiert wird, die To + Ti + Trs (Zeit, die für die Spannungspegelumwandlung in der Pegelverschiebungsvorrichtung 130 benötigt wird) +Tdc beträgt, kann die minimale Verzögerungszeit, die von der Verzögerungs schleife addiert wird, weiter in der DLL-Schaltung 500 gemäß der fünften Ausführungsform verringert werden. Die DLL-Schaltung kann kein Verriegeln an einer Frequenz entsprechend einer Peri ode kürzer als die minimale Verzögerungszeit durchführen, die von der Verzögerungsschleife addiert wird, und daher erweitert die Verringerung der minimalen Verzögerungszeit den Frequenzbe reich, was ein Verriegeln in der DLL-Schaltung auf der Seite der höheren Frequenz ermöglicht.

Fig. 17 ist ein Schaltbild, das einen Aufbau einer Pegelver schiebungs/Pulserzeugerschaltung 510 darstellt.

Es wird Bezug genommen auf Fig. 17, die Pegelverschie bungs/Pulserzeugerschaltung 510 weist eine Pegelverschiebungs schaltung 130, die den Spannungspegel des Taktsignales umwan delt, das von der Verzögerungsschaltung 120 an einen Knoten N5 ausgegeben wird, eine Gruppe von Invertern (ungeradzahlig) 512, die die Ausgabe der Pegelverschiebungsschaltung 130 invertieren und verzögern und das Resultat an einen Knoten N7 vorsehen, ein Logikgatter LG22, das als zwei Eingänge die Signale an den Kno ten N5 und N7 empfängt und ein Resultat einer NAND- Logiktätigkeit ausgibt, und einen Inverter IV44, der den Ausgang des Logikgatters LG22 invertiert und das Resultat an einem Kno ten N8 ausgibt, auf.

Die Pegelverschiebungs/Pulserzeugerschaltung 510 weist weiter eine Pegelverschiebungsschaltung 135 zum Umwandeln des Span nungspegels des Ausgangssignales von der Verzögerungsschaltung 125 an einem Knoten N6, eine Gruppe von Invertern (ungeradzah lig) 514, die den Ausgang der Pegelverschiebungsschaltung 135 invertieren und verzögern, ein Logikgatter LG24, das als zwei Eingänge die Ausgänge des Knotens N6 und der Invertergruppe 514 empfängt und das Resultat einer NAND-Logiktätigkeit ausgibt, ei nen Inverter IV46, der den Ausgang des Logikgatters LG24 inver tiert und das Resultat an einem Knoten N9 ausgibt, und ein Lo gikgatter LG26, das als zwei Eingänge die Signale an den Knoten N8 und N9 empfängt und das Resultat einer ODER-Tätigkeit als ei nen internen Taktpuls int.CLKP ausgibt, auf.

Fig. 18 ist ein Zeitablaufdiagramm, das den Betrieb der Pegel verschiebungs-/Pulserzeugerschaltung 510 darstellt.

Es wird Bezug genommen auf Fig. 18, ein Signal, das durch Ver zögern des Taktsignales int.BufCLKR durch die Verzögerungsschal tung 120 erhalten wird, wird an dem Knoten N5 ausgegeben. Die Amplitude des Signales an dem Knoten N5 ist die Treiberlei stungsversorgungsspannung int.Vdd der Verzögerungsschaltung. Das Signal an dem Knoten N5 wird in ein Signal mit der Amplitude Vcc umgewandelt, das die Treiberleistungsversorgungsspannung der an deren Schaltung ist, mittels der Pegelverschiebungsschaltung 130, und es wird durch die Invertergruppe 512 invertiert und verzögert. Daher ist der Signalausgang an dem Knoten N7 das Si gnal an dem Knoten N5, das invertiert und verzögert ist, wobei der Amplitudenpegel auf Vcc umgewandelt ist. An dem Knoten N8 wird das Resultat einer UND-Tätigkeit der Signale an dem Knoten N5 und N7 ausgegeben. Daher wird an dem Knoten N8 ein einzelner Puls mit der Amplitude Vcc erzeugt entsprechend der steigenden Flanke des Ausgangssignales der Verzögerungsschaltung 120 und an den Knoten N5 ausgegeben.

Das durch Addieren derselben Verzögerungszeit zu dem Signal BufCLKF mit der invertierten Phase im Vergleich zu BufCLKR als das Eingangssignal zu der Verzögerungsschaltung 120 erhalten wird, wird an dem Knoten N6 als ein Ausgang der Verzögerungs schaltung 125 ausgegeben. Mit andern Worten, das an den Knoten N6 ausgegebene Signal ist ein Signal mit der gleichen Amplitude wie das Signal, das an den Knoten N5 ausgegeben wird, wobei die Phase invertiert ist. Obwohl es nicht gezeigt ist, wird ein ein zelner Puls entsprechend der steigenden Flanke des Signales, das an den Knoten N6 übertragen wird, an dem Knoten N9 erzeugt. Da her resultiert der interne Taktpuls int.CLKP, der als Resultat einer ODER-Tätigkeit zwischen den Knoten N8 und N9 erzielt wird, in einem einzelnen Puls mit der Amplitude von Vcc entsprechend der steigenden Flanke eines jeden Ausgangssignales von den Ver zögerungsschaltungen 120 und 125.

Durch diesen Aufbau wird es möglich, selbst wenn die Pegelver schiebungsvorrichtung von der Verzögerungsschleife entfernt wird, durch die das Taktsignal zu dem Phasenkomperator zurückge koppelt wird, so daß der Frequenzbereich erweitert wird, was ein Verriegeln ermöglicht, einen internen Taktpuls zu erhalten, des sen Spannungspegel umgewandelt ist, in Synchronisation sowohl mit der steigenden als auch der fallenden Flanke des externen Taktsignales wie bei der DLL-Schaltung 100 gemäß der ersten Aus führungsform.

[Sechste Ausführungsform]

Bei der sechsten Ausführungsform wird ein Aufbau beschrieben, der die Halbleiterspeichervorrichtung stabiler betreibt, in dem in einem gewissen Ausmaß die Zeit zum Schalten der Verzögerungs zeit begrenzt wird gemäß der Variation des Zählwertes bei der DLL-Schaltung, wodurch ein hierarchisches Einstellen der Verzö gerungszeit ermöglicht wird, wie es in Hinblick auf die zweite Ausführungsform beschrieben wurde.

Es wird wieder Bezug genommen auf Fig. 8, in der DLL-Schaltung, bei der die Verzögerungszeiten hierarchisch eingestellt sind, gibt es einen Zeitpunkt, an dem die Verzögerungszeit, die durch das Aktivieren aller Unterverzögerungseinheiten addiert wird, die Verzögerungszeit (tdc) einer Verzögerungseinheit erreicht gemäß der Zunahme des Steuerverzögerungsbetrages. Wenn zu dieser Zeit die Differenz zwischen den zwei groß ist, tritt ein großes Jitter auf, und das Intervall des Erzeugens der internen Takt pulse kann sich unterscheiden. Wenn solche Variation des Inter valles während des Datenlesens erzeugt wird, kann die gültige Periode des Lesedatenausgebens an den Datenein gangs-/ausgangsanschluß variieren, was in einer Fehlfunktion bei der Lesetätigkeit resultieren kann.

Die DLL-Schaltung gemäß der sechsten Ausführungsform weist in der DLL-Schaltung 100 gemäß der ersten Ausführungsform, die un ter Bezugnahme auf Fig. 2 beschrieben wurde, eine Phasendiffe renzsteuerschaltung 650 anstelle der Phasendifferenzsteuerschal tung 150 auf. Mit der Ausnahme dieses Punktes sind der Schal tungsaufbau und der Betrieb der DLL-Schaltung gemäß der sechsten Ausführungsform die gleichen wie jene der DLL-Schaltung 100 ge mäß der ersten Ausführungsform, die unter Bezugnahme auf Fig. 2 beschrieben wurde. Daher wird die Beschreibung davon nicht wie derholt.

Fig. 19 ist ein Blockschaltbild, das einen Aufbau der Phasen differenzsteuerschaltung 650 darstellt.

Es wird Bezug genommen auf Fig. 19, die Phasendifferenzsteuer schaltung 650 unterscheidet sich von der Phasendifferenzsteuer schaltung 150, das sie zusätzlich eine Zählbetriebsstoppschal tung 655 zwischen der Phasenvergleichsschaltung 152 und der Vor- Rückwärts-Zählerschaltung 154 aufweist. Die Zählbetriebsstopp schaltung 655 empfängt einen Zähltakt entclk, der von der Pha senvergleichsschaltung 152 ausgegeben wird, und ein Zählstoppsi gnal CNTSTP, und sie gibt einen Zählsteuertakt CNTCLK2 aus. Die Vor-Rückwärts-Zählerschaltung 154 aktualisiert den Zählwert ADR<0:M-1< gemäß den Zählbezeichnungssignalen DWN, UP und LCK, die von der Phasenvergleichsschaltung 152 ausgegeben werden, in Synchronisation mit dem Zielsteuertakt entclk2.

Das Zählstoppsignal CNTSTP wird aktiviert (L-Pegel) zum zeitwei ligen Stoppen der Zählwertaktualisierungstätigkeit durch die Vor-Rück-Zählerschaltung 154, in dem die Erzeugung des Zählsteu ertaktes entclk2 gestoppt wird.

Wenn zum Beispiel bei der Steuerschaltung in der Halbleiterspei chervorrichtung, die unter Bezugnahme auf Fig. 1 beschrieben wurde, eine Lesetätigkeit beginnt, wird das Zählstoppsignal CNTSTP aktiv gehalten (L-Pegel) bis die Ausgabe der Lesedaten beendet ist, so daß eine Variation oder Änderung des Zählwertes vor dem Ende des Lesezyklus verhindert wird.

Fig. 20 ist ein Zeitablaufdiagramm, das den Betrieb der Phasen differenzsteuerschaltung 650 darstellt.

Es wird Bezug genommen auf Fig. 20, an der steigenden Flanke des externen Taktsignales ext.CLK zu der Zeit t0 beginnt der Le sezyklus. Das Zählstoppsignal CNTSTP wird aktiviert (L-Pegel) zu dem Zeitpunkt t1 nach einem Intervall tint von dem Zeitpunkt t0 an, an dem die Lesetätigkeit beginnt. Das Intervall tint wird zum Adressendekodieren zum Auswählen einer Speicherzelle als das Objekt der Lesetätigkeit und das Auswählen der Spaltenauswahl leitung verbraucht.

Von dem Zeitpunkt t1 zu dem Zeitpunkt t2 wird der aktive Zustand (L-Pegel) des Zählstoppsginales CNTSTP aufrechterhalten, bis das Ausgeben der Lesedaten von dem Dateneingang/ausgangsanschluß be endet ist. Zum Ausführen des Phasenvergleiches des Taktsignales BufCLKR, das als Reaktion auf die steigende Flanke des externen Taktsignales ext.CLK ausgegeben wird, erzeugt die Phasenver gleichsschaltung 152 einen Zähltakt entclk zum Aktivieren der Zähltätigkeit des Vor-Zurück-Zählerschaltung 154 an jeder stei genden Flanke des externen Taktsignales ext.CLK. Wegen der Funk tion der Zählbetriebsschaltung 655 wird jedoch die Aktivierung des Zählsteuertaktes entclk2 in der Periode gestoppt, in der das Zählstoppsignal CNTSTP aktiv ist.

Daher wird in dieser Periode der Zählwert ADR<0:M-1< nicht in der Vor-Zurück-Zählerschaltung 154 aktualisiert, und in dieser Periode wird das Intervall der Erzeugung des internen Taktpulses int.CLKP konstant gehalten. Daher kann das Problem, daß die gül tige Zeitbreite der Lesedaten wegen der Variation des Interval les der Erzeugung des internen Taktpulses während einer Lesetä tigkeit variiert, ausgeschlossen werden, und die Lesetätigkeit der Halbleiterspeichervorrichtung kann stabiler ausgeführt wer den.

In dem die Phasendifferenzsteuerschaltung 650 anstelle der Pha sendifferenzsteuerschaltung 150 in der DLL-Schaltung 1000 be nutzt wird, kann die sechste Ausführungsform auf eine DLL- Schaltung angewendet werden, die eine einzelne Verzögerungslei tung aufweist, zum Erzielen ähnlicher Wirkungen.

[Siebte Ausführungsform]

Wie bereits unter Bezugnahme auf die dritte Ausführungsform be schrieben wurde, ist es zum Stabilisieren der Verzögerungszeit, die durch die Verzögerungsschaltung gesetzt wird, von kritischer Wichtigkeit, daß die Treiberleistungsversorgungsspannung für die Verzögerungsschaltung stabilisiert wird. Bei der siebten Ausfüh rungsform wird ein Aufbau beschrieben, der stabiler die Treiber leistungsversorgungsspannung der Verzögerungsschaltung liefert.

Fig. 21 ist eine schematische Darstellung, die die Lieferung der Treiberleistungsversorgungsspannung zu einer DLL-Schaltung 700 gemäß der siebten Ausführungsform darstellt.

Es wird Bezug genommen auf Fig. 21, die Spannungserzeugerschal tung (VDC) 350 empfängt eine externe Leistungsversorgungsspan nung ext.Vdd von einem externen Leistungsversorgungsanschluß 580 und erzeugt eine interne Leistungsversorgungsspannung int.Vdd zum Treiben der Verzögerungsschaltung in der DLL-Schaltung 700. Die interne Leistungsversorgungsspannung int.Vdd wird nicht di rekt an die DLL-Schaltung 700 geliefert, sondern durch eine Ent kopplungskapazität 570, der zwischen der Spannungserzeugerschal tung 350 und der DLL-Schaltung 700 vorgesehen ist. Durch diesen Aufbau ist ein Tiefpaßfilter zwischen der Spannungserzeuger schaltung 350 und der DLL-Schaltung 700 gebildet.

Fig. 22 ist ein Blockschaltbild, das einen Aufbau eines Tief paßfilters 710 darstellt, das an einer Eingangsstufe der DLL- Schaltung 700 gebildet ist.

Es wird Bezug genommen auf Fig. 22, die Spannungserzeugerschal tung 350 weist eine Spannungsvergleichsschaltung 352, die den Spannungspegel int.Vdd der Leistungsversorgungsleitung 355 und die Zielspannung Vref für int.Vdd vergleicht, und einen Treiber transistor 354, der eingeschaltet wird, um Strom zu liefern, wenn int.Vdd < Vref ist, unter der Steuerung der Spannungsver gleichsschaltung 352.

Zwischen der Spannungserzeugerschaltung 350 und der DLL- Schaltung 700 ist das Tiefpaßfilter 710 gebildet. Das Tiefpaß filter 710 weist eine Widerstandskomponente, die eine Summe des Leitungswiderstandswertes Rw der Leistungsversorgungsleitung 355 und eines Ein-Widerstandes Rd des Treibertransistors 354 ist, und eine Entkoppelkapazität (Kondensatorwert Cd), die zwischen der Leistungsversorgungsleitung 355 und der Masseleitung 590 vorgesehen ist, auf.

Durch die Funktion des Tiefpaßfilters 710 wird ein Aufbau ver wirklicht, bei dem die Spannungsvariation der Hochfrequenzkompo nente, die auf der Leistungsversorgungsleitung 355 erzeugt wird, nicht direkt zu der DLL-Schaltung 700 geliefert wird. Daher wird es möglich, die Fluktuation der internen Leistungsversorgungs spannung zu verringern, die zu der DLL-Schaltung 700 geliefert wird, und effektiv die Erzeugung von Rauschen und ähnliches in der DLL-Schaltung 700 zu verhindern.

Der Aufbau gemäß der siebten Ausführungsform erzielt die oben beschriebenen Wirkungen, wenn er auf irgendeine der Aufbauten gemäß der ersten bis sechsten Ausführungsform oder den Aufbau der DLL-Schaltung 1000 angewendet wird.

[Achte Ausführungsform]

In der achten Ausführungsform wird ein Aufbau beschrieben, der das Einstellen der Verzögerungszeit der Verzögerungswiederho lungsschaltung ermöglicht, die in der DLL-Schaltung enthalten ist, zum Erzielen einer Phasensynchronisation, wobei die Verzö gerungszeit betrachtet wird, die von den Pufferschaltungen bei der Signaleingabe/ausgabe verbraucht wird, selbst nach dem Gie ßen des Chips.

Wie bereits beschrieben wurde weist die Verzögerungswiederho lungsschaltung 140 eine Ausgangspufferwiederholungsschaltung 142 zum Addieren der Verzögerungszeit To, die in dem Ausgangspuffer 60 in der Verzögerungsschleife erzeugt wird, und die Eingangs pufferwiederholungsschaltung 144 zum Addieren als Blindwert die Verzögerungszeit Ti, die in dem Takteingangspuffer erzeugt wird, auf. Da die Funktion und der Aufbau dieser Wiederholungsschal tungen die gleichen sind, werden die Wiederholungsschaltungen allgemein als eine Verzögerungswiederholungsschaltung 140 in der achten Ausführungsform bezeichnet.

Fig. 23 ist ein Schaltbild, das einen allgemeinen Aufbau der Verzögerungswiederholungsschaltung 140 darstellt.

Es wird Bezug genommen auf Fig. 23, die Verzögerungswiederho lungsschaltung 140 weist eine Mehrzahl (geradzahlig) von Inver tern auf, die in Reihe geschaltet sind. Die Zahl der Stufen der Inverter wird so eingestellt, daß die durch diese Wiederholungs schaltungen addierte Verzögerungszeit zu To oder Ti paßt. Bei diesem Aufbau kann jedoch die Verzögerungszeit einfach durch Än dern der Zahl von Inverter eingestellt werden.

Bei den Schritten des Herstellens eines Halbleiters werden Tests in verschiedenen Stufen durchgeführt. Bei einem allgemein in der Waferstufe durchgeführten Wafertest ist die Betriebsfrequenz für den Test relativ niedrig, ungefähr um 20 MHz herum, und es ist daher schwierig, tatsächlich das Jitter in der DLL zu messen. Dagegen ist es in dem Schlußtest, der nach dem Chipgießen durch geführt wird, in guter Testumgebung möglich, daß Jitter zu mes sen. Daher wird bei der achten Ausführungsform ein Schaltungs aufbau, der eine Feineinstellung der Verzögerungszeit, die von der Wiederholungsschaltung addiert wird, zu der Zeit des Schluß testes nach dem Chipgießen erlaubt, beschrieben.

Bei der achten Ausführungsform wird der Verzögerungsbetrag der Wiederholungsschaltung unter Benutzung einer Antischmelzsiche rungsschaltung programmiert. Fig. 24A bis 24D sind Schaltbil der, die Aufbau und Betrieb der Antischmelzsicherungsschaltung darstellen.

Fig. 24A ist ein Schaltbild, das den Aufbau der Antischmelzsi cherungsschaltung darstellt. Die Antischmelzsicherungsschaltung weist ein Widerstandselement R1, das zwischen einer Betriebslei stungsversorgung Vcc (z. B. 3,3 V) und einen Knoten N10 geschaltet ist, einen Kondensator C1, der zwischen dem Knoten N10 und der Masseleitung geschaltet ist, und einen Inverter IV80 mit einem Eingangsknoten, der mit dem Knoten N10 verbunden ist, auf. Der Inverter IV80 gibt einen Programmwert PF aus. In diesem Zustand ist der Spannungspegel des Knotens N10 auf Vcc, und daher ist PF = "0" (L-Pegel). Der Kondensator kann durch einen Elektroden kondensator der Speicherzelle oder durch einen Gateoxidfilm des MOS-Transistors gebildet sein.

Es wird Bezug genommen auf Fig. 24B, ein Betrieb zu der Zeit des Programmierens wird beschrieben. Zu der Zeit des Programmie rens wird eine hohe Spannung HVcc (z. B. 12 V) extern an den Kno ten N10 der Antischmelzsicherungsschaltung angelegt.

Folglich wird, wie aus Fig. 24C zu sehen ist, der Isolierfilm des Kondensators C1 durchbrochen, und der Kondensator C1 wird in ein Widerstandselement (Widerstandswert R2) umgewandelt.

Bei dem normalen Betrieb nach dem Programmieren ist der Span nungspegel an dem Knoten N10 gleich V10 = R2/(R1 + R2).Vcc, wie in Fig. 24D gezeigt ist. Daher wird es durch Bestimmen des Ver hältnisses der Widerstandselemente R1 und R2 derart, daß der Wert V10 zu dieser Zeit niedriger als die Schwellenspannung des Inverters IV80 ist, möglich, den Programmwert PF von "0" (L- Pegel) zu "1" (H-Pegel) durch externes Programmieren zu ändern.

Fig. 25 ist ein Blockschaltbild, das einen Aufbau einer Verzö gerungswiederholungsschaltung 840 in der DLL-Schaltung 800 gemäß der achten Ausführungsform darstellt.

Es wird Bezug genommen auf Fig. 25, die DLL-Schaltung 800 gemäß der achten Ausführungsform weist Antischmelzsicherungsschaltun gen 802-0 bis 802-2 auf. Die Antischmelzsicherungsschaltungen 802-0 bis 802-2 geben Programmwerte PF<0< bis PF<2< bzw. inver tierte Signale /PF<0< bis /PF<2< aus. Jede der Antischmelzsiche rungsschaltungen 802-0 bis 802-2 weist einen derartigen Aufbau auf, daß sie die hohe Spannung HVcc von einem externen Hochspan nungstreiber 804 durch einen Adreßeingangsanschluß der Halblei terspeichervorrichtung empfangen kann, in der die DLL-Schaltung 800 vorgesehen ist.

Ein Block 806 in der DLL-Schaltung 800 stellt allgemein eine Schaltung wie der Takteingangspuffer und die Verzögerungsschal tung dar, die zwischen dem Takteingangsanschluß und der Verzöge rungswiederholungsschaltung 840 vorgesehen sind. Die Ausgabe der Verzögerungswiederholungsschaltung 840 wird an die Phasendiffe renzsteuerschaltung 150 ausgegeben, und die Phasendifferenzsteu erschaltung 150 erzeugt und überträgt an eine Verzögerungsschal tung in der Schaltungsgruppe 806 den Zählwert gemäß dem Resultat des Phasenvergleiches. Somit ist eine DLL-Schleife gebildet.

Die Wiederholungsschaltung 840 gemäß der achten Ausführungsform weist einen Inverter IV82, der eine Ausgabe der Schaltungsgruppe 806 invertiert und das Resultat an einen Knoten N20 ausgibt, ei nen Inverter IV84, der den Spannungspegel des Knotens N20 inver tiert und das Resultat an die Phasendifferenzsteuerschaltung 150 ausgibt, und Wiederholungseinheiten 808-0 bis 808-2, die ent sprechend den Antischmelzsicherungsschaltungen 802-0 bis 802-2 vorgesehen sind, auf. Die Wiederholungseinheit 808-0 weist ein Übertragungsgatter TG und einen Kondensator C auf, die in Reihe zwischen den Knoten N20 und der Masseleitung geschaltet sind.

Das Übertragungsgatter TG schaltet als Reaktion auf die Pro grammwerte PF<0< und /PF<0< ein und aus. Wenn der Programmwert PF<0< den Übergang von L ("0") zu H ("1") durchführt, wenn eine hohe Spannung an die entsprechende Antischmelzsicherung 802-0 angelegt wird, wird der Kondensator C zu dem Ausgangsknoten des Inverters IV82 als Reaktion auf die Leitung des Übertragungsgat ters hinzugefügt, und folglich wird die Verzögerungszeit ad diert.

Die Wiederholungseinheiten 808-1 und 808-2 weisen ebenfalls ei nen ähnlichen Aufbau wie die Wiederholungseinheit 808-0 auf, wo bei jede ein Übertragungsgatter TG und einen Kondensator C auf weist, die zwischen den Knoten N20 und der Masseschaltung ge schaltet sind. Die Übertragungsgatter, die in den Wiederholungs einheiten 808-1 und 808-2 enthalten sind, werden als Reaktion auf die entsprechenden Programmwerte PF<1< bzw. PF<2< leitend gemacht.

Durch diesen Aufbau, bei dem jede Wiederholungseinheit einen Kondensator mit einem Kondensatorwert von C aufweist, ist es möglich, den Kondensatorkapazitätswert zu ändern, der mit dem Ausgangsknoten des Inverters IV82 verbunden ist, in drei Stufen von C bis 3C durch 3 Bit des Programmwertes PF<0< bis PF<2<.

Wenn der Kondensator der Wiederholungseinheit 808-0 so ausgelegt ist, daß er den Kapazitätswert C aufweist, und wenn die Konden satoren der Wiederholungseinheiten 808-1 und 808-2 so ausgelegt sind, daß sie die Kapazitätswerte von 2C bzw. 4C aufweisen, kann der Kondensatorkapazitätswert, der mit dem Ausgangsknoten des Inverters IV82 verbunden ist, in sieben verschiedenen Stufen von C bis 7C durch drei Bit von Programmwerten PF<0< bis PF<2< ein gestellt werden.

Auf diese Weise ermöglicht die DLL-Schaltung 800 gemäß der ach ten Ausführungsform die schrittweise Einstellung und das Setzen der Verzögerungszeit, die von der Verzögerungswiederholungs schaltung 840 addiert wird, in dem der Wert eines jeden Bit des Programmwertes geändert wird, in dem extern eine hohe Spannung HVcc nach dem Chipgießen angelegt wird.

[Erste Modifikation der achten Ausführungsform]

Fig. 26 ist ein Blockschaltbild, das einen Aufbau einer Verzö gerungswiederholungsschaltung 841 in einer DLL-Schaltung 810 ge mäß der ersten Modifikation der ersten Ausführungsform dar stellt.

Es wird Bezug genommen auf Fig. 26, in der DLL-Schaltung 810 gemäß der ersten Modifikation der achten Ausführungsform ist die Verzögerungswiederholungsschaltung 841 anstelle der Verzöge rungswiederholungsschaltung 840 vorgesehen. Mit der Ausnahme dieses Punktes sind der Aufbau und der Betrieb die gleichen wie jene der DLL-Schaltung 800, die unter Bezugnahme auf Fig. 25 beschrieben wurden. Daher wird die Beschreibung davon nicht wie derholt.

Die Verzögerungswiederholungsschaltung 841 weist eine geradzah lige Zahl von variablen Verzögerungszeitinvertern 850 auf, die in Reihe geschaltet sind. Jeder der variablen Verzögerungszei tinverter 850 weist die Verzögerungszeit geändert als Reaktion auf die Programmwerte PF<0< bis PF<2< auf, die von den An tischmelzsicherungsschaltungen 802-0 bis 802-2 ausgegeben sind.

Fig. 27 ist ein Schaltbild, das einen Aufbau eines variablen Verzögerungszeitinverters 850 darstellt.

Es wird Bezug genommen auf Fig. 27, der variable Verzögerungs zeitinverter 850 weist zusätzlich zu einem PMOS-Transistor QP85 und einem NMOS-Transistor QN85 PMOS-Transistoren QP80, QP81 und QP82, die parallel zueinander zwischen der Leistungsversorgungs spannung Vcc und dem Transistor QP85 geschaltet sind, und drei NMOS-Transistoren QN80, QN81 und QN82, die parallel zueinander zwischen die Massespannung Vss und den Transistor QN85 geschal tet sind, auf. Der Transistor QP80 weist eine Kanalbreite W auf und empfängt an seinem Gate den Programmwert /PF<0<. Der Transi stor QP81 weist die Kanalbreite 2W auf und empfängt an seinem Gate den Programmwert /PF<1<. Der Transistor QP82 weist die Ka nalbreite 4W auf und empfängt an seinem Gate den Programmwert /PF<2<.

Ähnlich weist der Transistor QN80 die Kanalbreite W auf und emp fängt an seinem Gate den Programmwert PF<0<. Der Transistor QN81 weist die Kanalbreite 2W auf und empfängt an seinem Gate den Programmwert PF<1<. Der Transistor QN82 weist die Kanalbreite 4W auf und empfängt an seinem Gate den Programmwert PF<2<.

Durch diesen Aufbau wird es möglich, die Kanalbreiten der P- Transistoren, die zwischen die Leistungsversorgungsspannung Vcc und den Transistor QP85 geschaltet sind, und der N-Kanal- Transistoren, die zwischen die Masseleitung und den Transistor QN85 geschaltet sind, in sieben verschiedenen Schritten von W bis zu 7W gemäß dem Programmwert der 3 Bit einzustellen.

Da die Kanalbreite auf diese Weise eingestellt wird, kann die Stromtreiberfähigkeit von der Leistungsversorgungsspannung oder der Massespannung zu den Transistoren QP85 und QN85, die den In verter darstellen, geändert werden, und daher kann die Verzöge rungszeit, die von dem Inverter 850 addiert wird, geändert wer den.

Wenn die Verzögerungswiederholungsschaltung 841 durch solch ei nen variablen Verzögerungszeitinverter 850 gebildet ist, wird es möglich, die Verzögerungszeit, die von der Verzögerungswiederho lungsschaltung 841 addiert wird, fein einzustellen, in dem ex tern eine hohe Spannung angelegt wird und die Programmwerte PF<0< bis PF<2< geändert werden, nach dem Chipgießen.

[Zweite Modifikation der achten Ausführungsform]

Fig. 28 ist ein Blockschaltbild, das einen Aufbau einer Verzö gerungswiederholungsschaltung 842 in einer DLL-Schaltung 820 bei der zweiten Modifikation der achten Ausführungsform darstellt.

Die DLL-Schaltung 820 gemäß der Modifikation der achten Ausfüh rungsform unterscheidet sich von der DLL-Schaltung 800 gemäß der achten Ausführungsform dadurch, daß sie die Verzögerungswieder holungsschaltung 842 anstelle der Verzögerungswiederholungs schaltung 840 aufweist. Mit der Ausnahme dieses Punktes ist der Aufbau der gleiche wie der der DLL-Schaltung 800, und daher wird die Beschreibung davon nicht wiederholt.

Die Verzögerungswiederholungsschaltung 842 weist Verzögerungs einheiten 200-0 bis 200-2 auf, die in Reihe geschaltet sind. Der Aufbau der Verzögerungseinheiten 200-0 bis 200-2 ist der, wie er unter Bezugnahme auf Fig. 3 beschrieben wurde. Diese Verzöge rungseinheiten sind als Reaktion auf die entsprechenden Pro grammwerte PF<0< bis PF<2< tätig. Durch diesen Aufbau wird es möglich, die Verzögerungszeit, die von der Verzögerungswiederho lungsschaltung 842 addiert wird, in drei verschiedenen Stufen einzustellen durch die Programmwerte PF<0< bis PF<2< von 3 Bit.

Auf diese Weise wird der Verzögerungsbetrag, der von der Verzö gerungswiederholungsschaltung addiert wird, programmierbar ge macht nach dem Chipgießen, in dem eine Antischmelzsicherung be nutzt wird, so daß eine Feineinstellung möglich ist, die einen feinen Unterschied der Eingabe-/Ausgabezeitpunkte wiederspiegelt, die aus einem Unterschied in der Impedanz oder ähnliches resul tieren, die von dem Unterschied in dem Zykluszeitstandard tC oder der Form des Gießens unter den Chips herrührt.

Die Verzögerungswiederholungsschaltungen 840 bis 842, die bei der achten Ausführungsform beschrieben worden sind, sind auf je den der Aufbauten gemäß der ersten bis siebten Ausführungsform als auch auf den Aufbau der DLL-Schaltung 1000 anwendbar, so daß die oben beschriebenen Wirkungen erzielt werden.

[Neunte Ausführungsform]

Die neunte Ausführungsform sieht einen Aufbau einer Verzöge rungseinheit vor, wobei die dadurch addierte Verzögerungszeit eine kleine Temperaturabhängigkeit aufweist.

Wie zum Beispiel unter Bezugnahme auf Fig. 3 beschrieben wurde, wird eine Verzögerungseinheit 200 als eine Einheitsschaltung zum Addieren des Verzögerungsbetrages in der DLL-Schaltung benutzt. Die Verzögerungseinheit 200 weist einen Inverter und einen ge takteten Inverter auf, und die von dem Inverter und dem getakte ten Inverter addierten Verzögerungszeiten entsprechen der Verzö gerungszeit der Verzögerungseinheit.

Die von dem gemeinsamen Inverter und dem getakteten Inverter ad dierte Verzögerungszeit weist eine Temperaturabhängigkeit auf und wird bei niedrigerer Temperatur kürzer. Damit folglich ein interner Takt erzeugt wird, der mit einem externen Taktsignal mit einer niedrigen Frequenz bei einem niedrigen Temperaturbe reich synchronisiert ist, ist es notwendig, eine große Zahl von Verzögerungseinheiten vorzusehen. Damit der Sollwert der Be triebsspezifikation bei einer niedrigen Temperatur auf der Seite der niedrigen Frequenz erfüllt wird, sind eine große Zahl von Verzögerungseinheiten notwendig gewesen, wodurch die Layoutflä che vergrößert wurde. Die neunte Ausführungsform sieht einen Aufbau des Inverters und des getakteten Inverters vor, die die Verzögerungseinheit darstellen, deren Verzögerungszeit eine kleine Temperaturabhängigkeit aufweist.

Fig. 29 ist ein Schaltbild, das einen Aufbau eines Inverters IV90 darstellt, der in der Verzögerungseinheit gemäß der neunten Ausführungsform enthalten ist.

Es wird Bezug genommen auf Fig. 29, der Inverter IV90 weist zu sätzlich zu einem PMOS-Transistor QP90 und einem NMOS-Transistor QN90, die einen gemeinsamen Inverter darstellen, einen Wider stand R90, der zwischen den Transistor QP90 und einem Ausgangs knoten geschaltet ist, und einen Widerstand R91, der zwischen den Transistor QN90 und den Ausgangsknoten geschaltet ist, auf.

Allgemein weist der Kanalwiderstand eines MOS-Transistors eine Temperaturabhängigkeit auf, und der Widerstandswert wird bei ei nem niedrigeren Temperaturbereich kleiner. Daher wird die Aus breitung der Verzögerungszeit eines gemeinsamen Inverters bei einem niedrigeren Temperaturbereich kürzer und länger bei einem höheren Temperaturbereich.

Die Temperaturabhängigkeit eines Widerstandes ist niedriger als die Temperaturabhängigkeit des Kanalwiderstandes des MOS- Transistors. Daher ist die Temperaturabhängigkeit der gesamten Ausbreitung der Verzögerungszeit des Inverters IV90 gemäß der neunten Ausführungsform, bei der die Verzögerung durch die Wi derstände zusätzlich zu dem Aufbau des gemeinsamen Inverters ad diert werden, niedriger als bei dem Inverter mit dem herkömmli chen Aufbau. Die Widerstände können durch Diffusionswiderstände oder Polysiliziumwiderstände gebildet sein.

Fig. 30 ist ein Schaltbild, das einen Aufbau eines getakteten Inverters CIV90 gemäß der neunten Ausführungsform darstellt.

Es wird Bezug genommen auf Fig. 30, der getaktete Inverter CIV90 weist zusätzlich zu PMOS-Transistoren QP91 und QP92 und NMOS-Transistoren QN91 und QN92, die einen gemeinsamen getakte ten Inverter darstellen, ein Widerstandselement R92, das zwi schen den Transistor QP92 und einem Ausgangsknoten geschaltet ist, und ein Widerstandselement R93, das zwischen den Transistor QN92 und den Ausgangsknoten geschaltet ist, auf.

Durch diesen Aufbau kann wie in dem Fall des Inverters IV90, der unter Bezugnahme auf Fig. 29 beschrieben wurde, die Tempera turabhängigkeit der Verzögerungszeit, die in dem getakteten In verter CIV90 erzeugt wird, niedriger als bei dem gemeinsamen ge takteten Inverter gemacht werden.

Wenn eine Verzögerungseinheit unter Benutzung solch eines Inver ters IV90 und eines getakteten Inverters CIV90 gebildet wird, kann die Temperaturabhängigkeit der Verzögerungszeit tdc, die in jeder Verzögerungseinheit addiert wird, niedriger als bei der Verzögerungseinheit gemacht werden, die von dem gemeinsamen In verter und getakteten Inverter dargestellt wird. Daher kann, so lange die Treiberspannung auf einem konstanten Pegel gehalten wird, eine deutliche Abnahme in tdc selbst bei einem niedrigen Temperaturbereich vermieden werden.

Wenn daher die DLL-Schaltung unter Benutzung der Verzögerungs einheiten gebildet wird, von denen jede einen Aufbau mit einem Inverter IV90 und einem getakteten Inverter CIV90 aufweist, die bei der neunten Ausführungsform beschrieben worden sind, kann die maximale Zahl von Stufen der Verzögerungseinheiten, die für die Sicherstellung der Betriebsspezifikation bei einem niedrige ren Temperaturbereich notwendig sind, verringert werden, und folglich kann die Layoutfläche verringert werden.

Der Aufbau der Verzögerungseinheit, der bei der neunten Ausfüh rungsform beschrieben worden ist, ist auf die DLL-Schaltungen gemäß der ersten bis achten Ausführungsform als auch auf die DLL-Schaltung 1000 zum Erzielen ähnlicher Effekte anwendbar.

Claims

1. Takterzeugerschaltung, die ein mit einem externen Taktsi gnal (ext.CLK) synchronisiertes internes Taktsignal (int.CLKP) erzeugt, mit:
einer ersten Eingangspufferschaltung (110), die ein erstes in ternes Signal (BufCLKR) als Reaktion auf das externe Taktsignal (ext.CLK) erzeugt;
einer ersten Verzögerungsschaltung (120), die eine Verzögerungs steuerzeit zu dem ersten internen Signal (BufCLKR) addiert;
einer Phasendifferenzsteuerschaltung (150), die die Verzöge rungssteuerzeit gemäß der Phasendifferenz zwischen dem ersten internen Signal (BufCLKR) und einem Ausgangssignal der ersten Verzögerungsschaltung (120) einstellt;
einer zweiten Eingangspufferschaltung (115), die ein zweites in ternes Signal (BufCLKF) mit einer Phase, die gegenüber der des ersten Signales (BufCLKR) invertiert ist, als Reaktion auf das externe Taktsignal (ext.CLKR) erzeugt;
einer zweiten Verzögerungsschaltung (125), die die Verzögerungs steuerzeit, die gemeinsam für die erste Verzögerungsschaltung (120) eingestellt ist, zu dem zweiten internen Signal (BufCLKF) unter der Kontrolle der Phasendifferenzsteuerschaltung (150) ad diert; und
einer Signalerzeugerschaltung (160, 510), die das interne Takt signal (int.CLKP) als Reaktion auf die Ausgangssignale (int.CLKR, int.CLKF) der ersten und der zweiten Verzögerungs schaltung (120, 125) erzeugt.

2. Takterzeugerschaltung nach Anspruch 1, bei der die Phasendifferenzsteuerschaltung (150) ein Zählwertsignal (ADR<0:M-1<) von M Bit (M: natürliche Zahl) erzeugt, das gemäß der Phasendifferenz gezählt wird, zum Einstellen der Verzöge rungssteuerzeit;
jede der ersten und der zweiten Verzögerungsschaltung (120, 125) aufweist
eine Mehrzahl von Verzögerungseinheitsschaltungen (200-0 bis 200-N), die in Reihe geschaltet sind, von denen jede eine erste Verzögerungszeit (tdc) addiert, und
J (J: natürliche Zahl kleiner als M) Unterverzögerungseinheits schaltungen (205-0 bis 205-2), die zum Addieren einer zweiten Verzögerungszeit kürzer als die erste Verzögerungszeit (tdc) vorgesehen sind; und
die Verzögerungszeit zu dem ersten und dem zweiten internen Si gnal (BufCLKR, BufCLKF) durch mindestens eine der Verzögerungs einheitsschaltungen (200-0 bis 200-N) addiert wird, deren Zahl den höheren (M-J) Bit des Zählwertsignales (ADR<0:M-1<) unter der Mehrzahl der Verzögerungseinheitsschaltungen entspricht, und jede der J Unterverzögerungseinheitsschaltungen (205-0 bis 205- 2) selektiv die unteren J Bit des Zählwertsignales ADR<0:M-1<) aktiviert/inaktiviert.

3. Takterzeugerschaltung nach Anspruch 2, bei der jede der ersten und der zweiten Verzögerungsschaltung (120, 125) weiter einen internen Knoten (N1) aufweist, der ein entsprechendes des ersten und des zweiten internen Signales (BufCLKR, BufCLKF) überträgt;
die erste der Unterverzögerungseinheitsschaltungen (205-0) ein Übertragungsgatter, das ein-/ausgeschaltet wird als Reaktion auf das wenigst signifikante Bit des Zählwertsignales, und einen Kondensator mit einem Kapazitätswert C, der in Reihe zwischen den internen Knoten (N1) und einen Spannungsknoten geschaltet ist, aufweist; und
eine Kte (K: natürliche Zahl nicht kleiner als 2 und nicht grö ßer als J) der Unterverzögerungseinheitsschaltungen (205-1, 205-2) ein Übertragungsgatter, das ein-/ausschaltet als Reaktion auf das Kte Bit von dem wenigst signifikanten Bit des Zählwert signales (ADR<0:M-1<), und einen Kondensator mit einem Kapazi tätswert 2 ^(K-1).C, der in Reihe zwischen den internen Knoten (N1) und den Spannungsknoten geschaltet ist, aufweist.

4. Takterzeugerschaltung nach Anspruch 2 oder 3, bei der jede der Verzögerungseinheitsschaltungen (200-0 bis 200-N) eine Mehrzahl von Invertern (IV90) aufweist, die in Reihe geschaltet sind, wobei mindestens einer der Mehrzahl von Invertern (IV90) aufweist
einen ersten MOS-Transistor (QP90) und ein erstes Widerstand selement (R90), die in Reihe zwischen einer ersten Spannung Vcc und einem Ausgangsknoten des entsprechenden der Inverter ge schaltet sind,
und einen zweiten MOS-Transistor (QN90) und ein zweites Wider standselement (R91), die in Reihe zwischen einer zweiten Span nung (Vss) und dem Ausgangsknoten geschaltet sind,
wobei der erste und der zweite MOS-Transistor (QP90, QN90) ihre Gates elektrisch mit einem Eingangsknoten des entsprechenden der Inverter verbunden aufweisen.

5. Takterzeugerschaltung nach einem der Ansprüche 2 bis 4, bei der jede der ersten und der zweiten Verzögerungsschaltung (120, 125) weiter aufweist
eine Zeitsteuerschaltung (480), die die Übertragung des Zähl wertsignales (ADR<0:M-1<) während einer vorgeschriebenen Zeit dauer bezeichnet, während ein entsprechendes des ersten und des zweiten internen Signales (BufCLKR, BufCLKF) inaktiv ist, und eine Zählwertübertragungsschaltung (490), die das Zählwertsignal (ADR<0:M-1<) aufnimmt und verriegelt während der vorgeschriebe nen Zeitdauer, die durch die Zeitsteuerschaltung bezeichnet ist; und
die Verzögerungseinheitsschaltungen und die Unterverzögerungs einheitsschaltungen (200-0 bis 200-N) auf der Grundlage des Zählwertsignales (ADR'<0:M-1<) tätig sind, das von der Zähl wertübertragungsschaltung (490) verriegelt ist.

6. Takterzeugerschaltung nach einem der Ansprüche 1 bis 5, bei der
die erste und die zweite Verzögerungsschaltung (200R-0 bis M, 200F-0 bis M) jeweils eine Mehrzahl von Verzögerungseinheits schaltungen (200F-0 bis n, 200R-0 bis n) aufweisen, die in Reihe miteinander geschaltet sind;
das erste und das zweite interne Signal (BufCLKR, BufCLKF) durch L von der ersten bis zu der Lten (L: natürliche Zahl) der Mehr zahl von Verzögerungseinheitsschaltungen in der ersten bzw. zweiten Verzögerungsschaltung (120, 125) gehen gemäß der Verzö gerungssteuerzeit; und
die Mehrzahl der Verzögerungseinheitsschaltungen (200R-0 bis n, 200F-0 bis n) der ersten Verzögerungsschaltung (200R-0 bis n, 200R-0 bis n) so angeordnet ist, daß eine Treiberspannung (int.Vdd) der ersten bis zu der Lten Verzögerungseinheitsschal tungen auf dem gleichen Pegel wie die Treiberspannung der ersten bis zu der Lten Verzögerungseinheitsschaltung der zweiten Verzö gerungsschaltung 125 ist.

7. Takterzeugerschaltung nach Anspruch 6, weiter mit:
einer ersten und einer zweiten Leistungsversorgungsleitung (356, 357) zum Liefern der Treiberspannung (int.Vdd) von einer Span nungserzeugerschaltung (350) zu der ersten bzw. zweiten Verzöge rungsschaltung (120, 125); worin
die Mehrzahl von Verzögerungseinheitsschaltungen (200R-0 bis 200R-M) in der ersten Verzögerungsschaltung 120 mit der Treiber spannung (int.Vdd) durch die erste Leistungsversorgungsleitung (356) versorgt werden;
die Mehrzahl von Verzögerungseinheitsschaltungen (200F-0 bis 200F-n) in der zweiten Verzögerungsschaltung (125) parallel zu den Verzögerungseinheitsschaltungen (200R-0 bis 200R-n) der er sten Verzögerungsschaltung 120 angeordnet sind und mit der Trei berspannung (int.Vdd) von der zweiten Leistungsversorgungslei tung (357) versorgt werden; und
die Mehrzahl von Verzögerungseinheitsschaltungen (200R-0 bis n, 200F-0 bis n) derart angeordnet sind, daß die Pfadlänge zwischen der Lten Verzögerungseinheitsschaltung und der Spannungserzeu gerschaltung (350) in der ersten Verzögerungsschaltung (120) auf der ersten Leistungsversorgungsleitung (356) vergleichbar ist mit der Pfadlänge zwischen der Lten Verzögerungseinheitsschal tung der zweiten Verzögerungsschaltung (125) und der Spannungs erzeugerschaltung 350 auf der zweiten Leistungsversorgungslei tung (357).

8. Takterzeugerschaltung nach Anspruch 7, bei der die Mehr zahl von Verzögerungseinheitsschaltungen (200R-0 bis n, 200F-0 bis n) derart angeordnet sind, daß die Pfadlänge auf der ersten und der zweiten Leistungsversorgungsleitung (356, 357) zwischen der Spannungserzeugerschaltung (350) und der Lten Verzögerungs einheitsschaltung länger als die zwischen der Spannungserzeuger schaltung (350) und der (L-1)ten Verzögerungseinheitsschaltung ist.

9. Takterzeugerschaltung nach Anspruch 6, weiter mit einer Leistungsversorgungsleitung (35) zum Erzeugen der Treiber spannung (int.Vdd) von einer Spannungserzeugerschaltung (350) zu der ersten und der zweiten Verzögerungsschaltung (120, 125); worin
die Lte Verzögerungseinheitsschaltung der ersten Verzögerungs schaltung (120) und die Lte Verzögerungseinheitsschaltung der zweiten Verzögerungsschaltung (125) benachbart zueinander ange ordnet sind und mit der Treiberspannung (int.Vdd) von der Lei stungsversorgungsleitung (355) versorgt werden.

10. Takterzeugerschaltung nach Anspruch 9 bei der die Mehrzahl von Verzögerungseinheitsschaltungen (200R-0 bis n, 200F-0 bis n) derart angeordnet sind, daß die Pfadlänge auf der Leistungsver sorgungsleitung (355) zwischen der Spannungserzeugerschaltung (350) und der Lte Verzögerungseinheitsschaltung länger als die zwischen der Spannungserzeugerschaltung (350) und der (L-1)ten Verzögerungseinheitsschaltung ist.

11. Takterzeugerschaltung nach einem der Ansprüche 1 bis 10, bei der die Signalerzeugerschaltung (510) aufweist
eine erste Pegelumwandlungsschaltung (130) zum Umwandeln einer Amplitude eines Ausgangssignales der ersten Verzögerungsschal tung (120),
eine zweite Pegelumwandlungsschaltung (135) zum Umwandeln einer Amplitude eines Ausgangssignales der zweiten Verzögerungsschal tung (125) und
eine Signalerzeugungsunterschaltung (LG22, LG24, LG26), die das interne Taktsignal (int.CLKP) als Reaktion auf die Ausgangs signale (int.CLKR, int.CLKF) der ersten und der zweiten Pegelum wandlungsschaltung (130, 135) erzeugt.

12. Takterzeugerschaltung nach einem der Ansprüche 1 bis 11, weiter mit:
einer Spannungserzeugerschaltung, die eine externe Leistungsver sorgungsspannung (ext.Vdd) empfängt und eine interne Leistungs versorgungsspannung (int.Vdd) zum Treiben der Takterzeugerschal tung (700) erzeugt;
eine Leistungsversorgungsleitung (355), die die interne Lei stungsversorgungsspannung (int.Vdd) an die Takterzeugerschaltung liefert; und
eine Stabilisierungskapazität (Cd), die mit der Leistungsversor gungsleitung (355) verbunden ist.

13. Takterzeugerschaltung, die ein internes Taktsignal (int.CLKP) erzeugt, das mit einem externen Taktsignal (ext.CLK) synchronisiert ist, mit:
einem Eingangspuffer (110), der ein internes Signal (BufCLKR) als Reaktion auf das externe Taktsignal (ext.CLKR) erzeugt;
einer Verzögerungsschaltung (120), die eine Verzögerungssteuer zeit zu dem internen Signal (BufCLKR) addiert und eine Mehrzahl von Verzögerungseinheitsschaltungen (200-0 bis 200n) aufweist, die in Reihe geschaltet sind;
wobei die Verzögerungseinheitsschaltungen (120) jeweils eine Mehrzahl von Invertern aufweisen, die in Reihe geschaltet sind;
mindestens einer der Mehrzahl von Invertern (IV90) aufweist einen ersten MOS-Transistor (QP90) und ein erstes Widerstand selement (R90), die in Reihe zwischen einer ersten Spannung (Vcc) und einem Ausgangsknoten des entsprechenden der Inverter geschaltet sind, und
einen zweiten MOS-Transistor (QN90) und ein zweites Widerstand selement (R91), die in Reihe zwischen einer zweiten Spannung (Vss) und dem Ausgangsknoten geschaltet sind, wobei der erste und der zweite MOS-Transistor (QP90, QN90) Gates aufweisen, die mit einem Eingangsknoten des entsprechenden der Inverter verbunden sind;
einer Phasendifferenzsteuerschaltung (150), die die Verzöge rungssteuerzeit einstellt durch Einstellen der Zahl von Verzöge rungseinheitsschaltungen (200-0 bis 200-n), die gemäß der Pha sendifferenz zwischen dem internen Signal (BufCLKR) und einem Ausgangssignal der Verzögerungsschaltung (120) aktiviert werden; und
einer Signalerzeugerschaltung (160), das die interne Taktzeit durch Einstellen der Zahl der Mehrzahl von Verzögerungseinheits schaltungen (200-0 bis 200-n) erzeugt, die gemäß der Phasendif ferenz zwischen dem internen Signal (BufCLKR) und einem Aus gangssignal der Verzögerungsschaltung (120) zu aktivieren sind; und
einer Signalerzeugerschaltung die das interne Taktsignal (int.CLKP) als Reaktion auf ein Ausgangssignal der Verzögerungs schaltung (120) erzeugt.

14. Halbleiterspeichervorrichtung, die in Synchronisation mit einem externen Taktsignal betrieben wird, mit:
einem Speicherzellenfeld (30) mit einer Mehrzahl von Speicher zellen;
einer Steuerschaltung (10), die einen Datenzugriffsbetrieb der Speicherzellen steuert;
einer Ausgangspufferschaltung (60) zum Ausgeben von Lesedaten aus dem Speicherzellenfeld; und
einer Takterzeugerschaltung (100), die ein internes Taktsignal (int.CLKP) erzeugt, das mit einem externen Taktsignal (ext.CLK) synchronisiert ist, als Triggersignal für eine Datenausgabetä tigkeit in der Ausgangspufferschaltung (60) dient;
wobei die Takterzeugerschaltung (100) aufweist eine Eingangspufferschaltung (100), die ein internes Signal (BufCLKR) als Reaktion auf das externe Taktsignal (ext.CLK) er zeugt,
eine Verzögerungsschaltung (120), die eine Verzögerungssteuer zeit zu dem internen Signal (BufCLKR) addiert,
eine Signalerzeugerschaltung (160), die das interne Taktsignal (int.CLKP) als Reaktion auf ein Ausgangssignal der Verzögerungs schaltung (120) erzeugt, und
eine Phasendifferenzsteuerschaltung (150), die die Verzögerungs steuerzeit gemäß der Phasendifferenz zwischen dem internen Si gnal (BufCLKR) und einem Ausgangssignal der Verzögerungsschal tung (120) setzt;
wobei die Phasendifferenzsteuerschaltung (150) aufweist eine Phasendifferenzvergleichsschaltung (152), die die Phasen differenz vergleicht,
eine Phasendifferenzzählschaltung (154), die als Reaktion auf die Ausgabe der Phasendifferenzvergleichsschaltung (152) tätig ist und die Einstellung der Verzögerungssteuerzeit ändert, und eine Zählstoppschaltung (655) zum Stoppen des Betriebes der Pha sendifferenzzählschaltung (154) während einer Dauer, während die Lesedaten von der Halbleiterspeichervorrichtung ausgegeben wer den, gemäß einer Anweisung von der Steuerschaltung (10).

15. Halbleiterspeichervorrichtung nach Anspruch 14, worin die Steuerschaltung (10) ein Zählstoppsignal (entstp) er zeugt, das während der Dauer aktiviert wird;
die Phasendifferenzvergleichsschaltung (152) ein Zähltaktsignal (entclk) erzeugt, das ein Betriebstakt der Phasendifferenzzähl schaltung (154) ist; und
die Zählstoppschaltung (655) zwischen der Phasendifferenzver gleichsschaltung (152) und der Phasendifferenzzählschaltung (154) vorgesehen ist und die Lieferung des Zähltaktsignales (entclk) an die Phasendifferenzzählschaltung (154) stoppt, wenn das Zählstoppsignal (entstp) aktiv ist.

16. Halbleiterspeichervorrichtung, die in Synchronisation mit einem externen Taktsignal tätig ist, mit:
einem Speicherzellenfeld (30) mit einer Mehrzahl von Speicher zellen;
einer Ausgangspufferschaltung (10) zum Ausgeben von Lesedaten von dem Speicherzellenfeld (30); und
einer Takterzeugerschaltung (100), die ein internes Taktsignal (int.CLKP) in Synchronisierung mit einem externern Taktsignal (ext.CLK) erzeugt, das als Triggersignal für eine Datenausgabe tätigkeit in der Ausgangspufferschaltung 160 dient;
wobei die Takterzeugerschaltung (100) aufweist
eine Eingangspufferschaltung (110), die ein internes Signal (BufCLKR) als Reaktion auf das externe Taktsignal (ext.CLK) er zeugt,
eine Verzögerungsschaltung (120), die eine Verzögerungssteuer zeit zu dem internen Signal (BufCLKR) addiert,
eine Verzögerungswiederholungsschaltung (840), die eine Ein gangs-/Ausgangsverzögerungszeit (To, Ti), die von der Ausgangs pufferschaltung (60) und der Eingangspufferschaltung (110) er zeugt wird, zu einem Ausgangssignal der Verzögerungsschaltung (120) addiert,
eine Programmschaltung (802-0 bis 802-2) die auf nichtflüchtige Weise die Eingangs-/ausgangsverzögerungszeit (To, Ti) durch eine externe elektrische Eingabe (HVcc) einstellt,
eine Phasendifferenzsteuerschaltung (150) die die Verzögerungs steuerzeit gemäß der Phasendifferenz zwischen dem internen Si gnal (BufCLKR) und einem Ausgangssignal von der Verzögerungswie derholungsschaltung (840) einstellt, und
eine Signalerzeugerschaltung (160), die das interne Taktsignal (int.CLKP) als Reaktion auf das Ausgangssignal der Verzögerungs schaltung (120) erzeugt.

17. Halbleiterspeichervorrichtung nach Anspruch 16, bei der die Programmschaltung (802-0 bis 802-2) ein Programmsi gnal (PF<0< bis PF<2<) von N Bit (N: natürliche Zahl) erzeugt, das auf nichtflüchtige Weise durch die externe elektrische Ein gabe (HVcc) gesetzt wird;
die Verzögerungswiederholungsschaltung (840) geradzahlig gezähl te Verzögerungszeitsteuerinverter (850) aufweist, die in Reihe zwischen die Verzögerungsschaltung (120) und die Phasendiffe renzsteuerschaltung (150) geschaltet sind,
wobei jeder der Verzögerungszeitsteuerinverter (850) aufweist einen ersten und einen zweiten MOS-Transistor (QP85, QN85), de ren Gates mit einem Eingangsknoten verbunden sind und deren Drains mit einem Ausgangsknoten verbunden sind,
N dritte MOS-Transistoren (QP80 bis QP82), die parallel zueinan der zwischen dem ersten MOS-Transistor (QP85) und einer ersten Spannung (Vcc) geschaltet sind und ein/ausschalten als Reaktion auf N Bit des Programmsignales (PF<0< bis PF<2<), und
N vierte MOS-Transistoren (QN80bis QN82), die parallel zueinan der zwischen dem weiten MOS-Transistor (QN85) und einer zweiten Spannung (Vss) geschaltet sind und ein/ausschalten als Reaktion auf N Bit des Programmsignales (PF<0< bis PF<2<).

18. Halbleiterspeichervorrichtung nach Anspruch 16 oder 17, worin die ersten der dritten und vierten MOS-Transistoren (QP80, QN80) jeweils eine Kanalbreite W aufweisen und der Ite (I: na türliche Zahl nicht kleiner als 2 und nicht größer als N) der dritten und vierten MOS-Transistoren (QP80, QN80) jeweils eine Kanalbreite 2^(I-1).W aufweisen.

19. Halbleiterspeichervorrichtung nach einem der Ansprüche 16 bis 18,
worin die Datenwiederholungsschaltung (840) N (N: natürliche Zahl) Wiederholungseinheitsschaltungen (808-0 bis 808-2) auf weist, die entsprechend zu den entsprechenden Bit eines Pro grammsignales (PF<0< bis PF<2<) vorgesehen sind, das von der Programmschaltung (808-0 bis 808-2) erzeugt wird,
wobei jede der Wiederholungseinheitsschaltungen (808-0 bis 808-2) einen Kondensator (C).und ein Übertragungsgatter (TG) aufweist, das ein/ausschaltet als Reaktion auf das entsprechende Bit des Programmsignales, die in Reihe zwischen einem internen Knoten (N20), der zwischen der Verzögerungsschaltung (120) und der Phasendifferenzsteuerschaltung (150) geschaltet ist, und ei nem Spannungsknoten geschaltet sind.

20. Halbleiterspeichervorrichtung nach Anspruch 19, worin das Übertragungsgatter (TG) in der ersten der Wiederho lungseinheitsschaltungen (808-0 bis 808-2) ein/ausschaltet als Reaktion auf das erste Bit des Programmsignales, und der Konden sator (C) in dem ersten einen Kapazitätswert (C) aufweist, und das Übertragungsgatter (TG) in der Kten (K: natürliche Zahl nicht kleiner als 2 und nicht größer als N) der Wiederholungs einheitsschaltungen (808-0 bis 808-2) ein/ausschaltet als Reak tion auf das Kte Bit des Programmsignales (PF<0< bis PF<2<) und der Kondensator (C) in der Kten einen Kapazitätswert 2^(K-1).C auf weist.