DE10236696B4 - Taktsynchrone Halbleiterspeichervorrichtung - Google Patents

Taktsynchrone Halbleiterspeichervorrichtung Download PDF

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Abstract

Halbleiterspeichervorrichtung zum Betrieb gemäß einem Steuersignal (CMD) von einem Controller (CTL), enthaltend
eine Positionsinformations-Erzeugungsschaltung (7) zur Erzeugung einer Positionsinformation (PI; PIO, PI1), die eine Position eines Speichers relativ zu einem Controller anzeigt;
eine Erzeugungsschaltung (8) für ein Datenübertragungs-Anweisungssignal zur Bestimmung eines Zeitpunktes zum Empfangen von Daten von dem Controller (CTL), um gemäß der von der Positionsinformations-Erzeugungsschaltung (7) erzeugten Positionsinformation (PI; PIO, PI1) und einem von dem Controller (CTL) übertragenen Schreibanweisungssignal (/WE) ein Datenübertragungs-Anweisungssignal zu erzeugen;
und
eine Eingabeschaltung (9; 924, 925) zur Erzeugung von internen Datengemäß dem Datenübertragungs-Anweisungssignal, die mit den Daten von dem Controller (CTL) korrespondieren.

Description

  • Die Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine taktsynchrone Halbleiterspeichervorrichtung zum Übernehmen von Daten und einem Signal, welche extern in Synchronisation mit einem Taktsignal angelegt werden. Die Erfindung betrifft ferner eine Schaltungsanordnung zum Einstellen einer Datenübernahme der taktsynchronen Halbleiterspeichervorrichtung.
  • 25 zeigt schematisch den Gesamtaufbau einer herkömmlichen Halbleiterspeichervorrichtung. In 25 enthält eine Halbleiterspeichervorrichtung 900 eine Speicherschaltung 902, die eine Mehrzahl von Speicherzellen aufweist, einen Taktpuffer 904 zur Erzeugung eines internen Taktsignals gemäß einem extern angelegten Taktsignal CLK, eine Hauptsteuerschaltung 906 zur Übernahme eines extern angelegten Befehls CMD in Synchronisation mit dem internen Taktsignal, das von dem Taktpuffer 904 erzeugt wird, und zum Erzeugen verschiedener Steuersignale, die für einen Operationsmodus, der durch diesen Befehl bestimmt wird, notwendig sind, eine Eingabe/Ausgabe-Schaltung 910 zur Übertragung von Daten zwischen der Speicherschaltung 902 und einem externen Gerät, und eine Eingabe/Ausgabe-Steuerschaltung 908 zum Steuern der Dateneingabe/-ausgabe der Eingabe/Ausgabe-Schaltung 910 unter der Steuerung der Hauptsteuerschaltung 906.
  • Die Speicherschaltung 902 enthält eine Mehrzahl von Speicherzellen, die in einer Matrix aus Reihen und Spalten angeordnet sind, eine Speicherzellenauswahlschaltung zum Auswählen einer Reihe und einer Spalte der Speicherzellen gemäß einem Adressensignal ADD unter der Steuerung durch die Hauptsteuerschaltung 906, und eine Schreib/Lese-Schaltung zum Übertragen von internen Daten mit der Eingabe/Ausgabe-Schaltung 910. Die Speicherzellenauswahlschaltung und die Schreib/Lese-Schaltung werden in einer vorgeschriebenen Reihenfolge unter Steuerung durch die Hauptsteuerschaltung 906 aktiviert.
  • Die Eingabe/Ausgabe-Steuerschaltung 908 steuert eine externe Dateneingabeoperation der Eingabe/Ausgabe-Schaltung 910 gemäß einem extern zugeführten Datenstrobesignal DQS bei einer Datenschreiboperation. Bei einer Datenausgabeoperation gibt die Eingabe/Ausgabe- Steuerschaltung 908 ein Datenstrobesignal DQS in Synchronisation mit der Datenausgabe aus. Die Eingabe/Ausgabe-Schaltung 910 gibt bei einer Datenausgabeoperation in Synchronisation mit dem internen Taktsignal Daten aus.
  • Folglich liefert das Datenstrobesignal DQS eine Datenübernahmetaktgebung in der Halbleiterspeichervorrichtung bei einer Datenschreiboperation, und eine Datenübernahmetaktgebung in einem externen Controller oder Prozessor bei der Datenausgabeoperation.
  • Die Hauptsteuerschaltung 906 dekodiert einen extern zugeführten Befehl CMD bei einer steigenden Flanke des internen Taktsignals, das von dem Taktpuffer 904 erzeugt wird, und erzeugt verschiedene Steuersignale, die zur Durchführung des Operationsmodus notwendig sind, der durch diesen Befehl CMD bestimmt wird. Der Befehl CMD enthält eine Mehrzahl von Steuersignalen und ein spezifisches Adressensignalbit. Ein Befehl zur Anweisung eines Operationsmodus wird durch eine Kombination von Logikpegeln dieser Signale bei der steigenden Flanke des Taktsignals CLK gebildet.
  • 26 zeigt ein schematisches Diagramm der Anordnung einer Dateneingabeschaltung für ein Bit der Eingabe/Ausgabe-Schaltung 910 gemäß 25. In 26 enthält die Dateneingabeschaltung eine Latchspeicherschaltung 920 zur Übernahme und Verriegelung extern zugeführter Daten DIN in Antwort auf den Anstieg des Datenstrobesignals DQS, eine Latchspeicherschaltung 921 zur Übernahme und Verriegelung von Daten DIN von außen, in Antwort auf das Fallen des Datenstrobesignals DQS, eine Latchspeicherschaltung 922 zur Übernahme und Verriegelung von Latchspeicherdaten DILFO der Latchspeicherschaltung 920 gemäß einem Übertragungsanweisungssignal DQSDT, eine Latchspeicherschaltung 923 zur Übernahme und Verriegelung von Latchspeicherdaten DILF1 der Latchspeicherschaltung 921 gemäß dem Übertragungsanweisungssignal DQSDT, eine Registerschaltung 924 zur Übernahme und Verriegelung von Latchspeicherdaten DILO der Latchspeicherschaltung 922 in Antwort auf ein Latchspeicher-Anweisungssignal ZLTTR, und eine Registerschaltung 925 zur Übernahme und Verriegelung von Latchspeicherdaten DIL1 der Latchspeicherschaltung 923 gemäß dem Latchspeicherübertragungs-Anweisungssignal ZLTTR.
  • Das Übertragungsanweisungssignal DQSDT wird in Form eines Impulses in Antwort auf das Fallen des Datenstrobesignals DQS erzeugt.
  • Das Latchspeicherübertragungs-Anweisungssignal ZLTTR wird in der Form eines Impulses (beispielsweise eines monostabilen Impulses) in Synchronisation mit dem Anstieg des internen Taktsignals bei der Datenschreiboperation erzeugt. Die Latchspeicherdaten der Registerschaltungen 924 und 925 werden parallel an einen internen Datenbus übertragen.
  • In dem internen Datenbus sind ein geradzahliger Datenbus, der zu einer geradzahligen Datenadresse korrespondiert, und ein ungeradzahliger Datenbus, der zu einer ungeradzahligen Datenadresse korrespondiert, bereitgestellt, und die Latchspeicherdaten der Registerschaltungen 924 und 925 werden an diese geradzahligen/ungeradzahligen Datenbusse gemäß einem Spaltenadressensignal übertragen.
  • In 27 ist ein Zeitdiagramm (Impulsübersicht) gezeigt, das den Betrieb der Dateneingabeschaltung nach 26 verdeutlicht. Der Betrieb der in 26 gezeigten Dateneingabeschaltung wird im Folgenden unter Bezugnahme auf 27 kurz beschrieben.
  • Bei einer Datenschreiboperation wird das Datenstrobesignal DQS in Synchronisation mit dem Taktsignal CLK eingegeben, und Schreibdaten DIN werden in Synchronisation mit dem Datenstrobesignal DQS übernommen.
  • Die Latchspeicherschaltung 920 übernimmt und verriegelt externe Daten DIN in Antwort auf den Anstieg des Datenstrobesignals DQS und erzeugt interne Latchspeicherdaten DILFO. Die Latchspeicherschaltung 921 übernimmt externe Daten DIN in Antwort auf das Fallen des Datenstrobesignals DQS, und erzeugt interne Latchspeicherdaten DILF1. Bei der Datenschreiboperation wird das Übertragungsanweisungssignal DQSDT in Form eines monostabilen Impulses in Antwort auf das Fallen des Datenstrobesignals DQS er-zeugt, und die Latchspeicherschaltungen 922 und 923 übernehmen und verriegeln jeweils die Latchspeicherdaten DILFO und DILF1 der Latchspeicherschaltungen 920 und 921.
  • Das Latchspeicherübertragungs-Anweisungssignal ZLTTR wird dann in Form eines monostabilen Impulses in Antwort auf das Ansteigen des Taktsignals CLK erzeugt, und die Registerschaltungen 924 und 925 übernehmen und verriegeln jeweils die Latchspeicherdaten DILO und DIL1 der Latchspeicherschaltungen 922 und 923.
  • Durch internes Umsetzen der Daten DIN, die extern in Synchronisation mit der steigenden Flanke und der fallenden Flanke der Datenstrobesignale DQS übertragen werden, in parallele Daten, und anschließendes internes Übertragen der umgesetzten Daten parallel gemäß dem Latchspeicherübertragungs-Anweisungssignal ZLTTR in Synchronisation mit dem Taktsignal CLK kann die gültige Zeitperiodenbreite der internen Daten DILO und DIL1 äquivalent zu einem Taktzyklus des Taktsignals CLK gebildet wer-den, wodurch eine größere effektive gültige Datenbreite erhalten wird.
  • Die Speicherschaltung 902 arbeitet in Synchronisation mit dem internen Taktsignal und führt die oben beschriebene Verarbeitung der Daten durch, die in Synchronisation sowohl mit der steigen-den Flanke als auch mit der fallenden Flanke des Datenstrobesignals DQS übertragen werden, wobei die Verarbeitung (Schreiben/Lesen) auch mit einer der Flanken des Taktsignals CLK, das als ein Triggersignal verwendet wird, durchgeführt werden kann.
  • Das Verfahren zur Anwendung des Datenstrobesignals DQS zur Übernahme der Daten wird als Quellensynchronisations-Schema bezeichnet. Durch Übertragen des Datenstrobesignals auf dem gleichen Weg, der auch der Datenübertragungsweg ist, können die Daten zuverlässig in die Halbleiterspeichervorrichtung übernommen wer-den, selbst wenn die Verzögerungszeit der Daten, die von einem Controller in Bezug auf das Taktsignal von einer Takterzeugungsschaltung übertragen werden, ansteigt, um die gültige Datenbreite zu reduzieren.
  • Das Übertragung von Daten in Synchronisation sowohl mit der steigenden Flanke als auch mit der fallenden Flanke eines Taktsignals wird als DDR (Double Data Rate)-Modus bezeichnet. Die seriell übertragenen Daten werden übernommen, ein Latchspeicherübertragungs-Anweisungssignal ZLTTR wird in Synchronisation mit dem Taktsignal CLK intern erzeugt, und die parallelen internen Schreibdaten werden in Synchronisation zum Beispiel mit der steigenden Flanke des internen Taktsignals erzeugt. In der Speicherschaltung können der Schreib- und Leseprozess mit einer aus-reichenden Toleranz bei einer der Flanken des Taktsignals durchgeführt werden, das als Triggersignal verwendet wird. Die Daten können folglich mit einer hohen Geschwindigkeit in Synchronisation mit einem Hochgeschwindigkeitstaktsignals übertragen werden, wobei die Datenbandbreite vergrößert und die Verarbeitungseffizienz des Systems verbessert werden kann.
  • 28 zeigt ein Diagramm eines Beispiels einer Anordnung eines herkömmlichen Verarbeitungssystems. In 28 sind für ein Controller CLT vier Speicher MDO bis MD3 bereitgestellt. Diese Speicher MDO bis MD3 können jeweils eine Einchipspeichervorrichtung oder ein Speichermodul sein.
  • Ein Taktsignal CLK von einer Takterzeugungsschaltung CGEN wird gleichzeitig an den Controller CLT und diese Speicher MDO bis MD3 angelegt. Der Controller CTL erzeugt und überträgt ein Datenstrobesignal DQS, einen Befehl CMD und Schreibdaten DQ an die Speicher MDO bis MD3 in einer Datenschreiboperation gemäß dem Taktsignal CLK von der Takterzeugungsschaltung CGEN. Jeder der Speicher MDO bis MD3 arbeitet in Synchronisation mit dem Taktsignal CLK von der Takterzeugungsschaltung CGEN, das an einen Takteingang CK des s geliefert wird.
  • Bei der Anordnung des Verarbeitungssystems nach 28 unter-scheiden sich die jeweiligen Abstände zwischen dem Controller CTL und den Speichern MDO bis MD3. Wenn folglich das Taktsignal CLK von der Takterzeugungsschaltung CGEN erzeugt wird, und die Signallaufzeit, im Folgenden auch Ausbreitungszeit („flight time”) genannt, der Daten von dem Controller CTL groß wird, wird die Phasendifferenz zwischen dem Taktsignal CLK und dem Datenstrobesignal DQS groß.
  • 29 zeigt ein Zeitdiagramm (Impulsübersicht) einer Datenschreiboperation des Verarbeitungssystems nach 28. 29 zeigt eine Operation für den Fall, daß die Burstlänge vier ist, und vier Daten nacheinander mit einem Schreibbefehl geschrieben werden.
  • Der Speicher MDO ist dem Controller CTL am nächsten, während der Speicher MD3 von dem Controller CTL am entferntesten angeordnet ist. Die Verzögerung des Datenstrobesignals DQS von dem Controller CTL bezüglich des Taktsignals CLK ist also für den Speicher MD3 am größten.
  • Ein Schreibbefehl, der ein Datenschreiben anweist (als ein Signal/WE gekennzeichnet), wird als Befehl CMD geliefert. Dann wird das Datenstrobesignal DQS in Synchronisation mit dem Taktsignal CLK übertragen. Als Phasenverschiebung des Datenstrobesignals DQS in Bezug auf das Taktsignal CLK ist zum Beispiel eine Phasendifferenz von ±25% erlaubt.
  • Für den Fall, daß zum Beispiel eine Phasendifferenz von 1/4-Zyklus zwischen dem Taktsignal CLK und dem Datenstrobesignal DQS vorhanden ist, besteht für den Speicher MDO eine Möglichkeit, daß eine adäquate Haltezeit für die Daten DILO und DIL1 nicht sichergestellt werden kann, und daß eine genaue interne Datenübertragung nicht durchgeführt werden kann, wenn das Latchspeicherübertragungs-Anweisungssignal CLTTR in Antwort auf das An-steigen des Taktsignals CLK erzeugt wird. In dem Speicher MDI fallen die Phasen des Taktsignals CLK und des Datenstrobesignals DQS im wesentlichen zusammen, und die internen Daten können mit hoher Genauigkeit gemäß dem Latchspeicherübertragungs-Anweisungssignal ZLTTR für die Daten DILO und DIL1 erzeugt werden. Darüber hinaus ist auch in dem Speicher MD2 die Phasendifferenz des Datenstrobesignals DQS in Bezug auf das Taktsignal CLK gering, und folglich können eine ausreichende Setzzeit und Haltezeit der Daten DILO und DIL1 relativ zu dem Latchspeicherübertragungs-Anweisungssignal ZLTTR sichergestellt und die internen Daten mit hoher Genauigkeit erzeugt werden.
  • Ferner wird in dem Speicher MD3 das Datenstrobesignal DQS verzögert, und ebenso die Übertragung der Daten DQ, so daß eine gewisse Wahrscheinlichkeit dafür besteht, daß eine adäquate Setz-zeit für die Daten DILO und DIL1 nicht sichergestellt werden kann und interne Schreibdaten nicht genaue erzeugt werden können, wenn das Latchspeicherübertragungs- Anweisungssignal ZLTTR in Synchronisation mit dem Anstieg des Taktsignals CLK erzeugt wird.
  • Im vorliegenden Fall wird ein Schreibbefehl mit einer ausreichenden langen Zeitperiode für seine aktive Zustandszeitperiode zugewiesen, wie durch die gestrichelte Linie in 29 gezeigt, und eine Unsymmetrie des Schreibbefehls relativ zu dem Taktsignal CLK beeinflußt nicht die Befehlsdekodieroperation in den Speichern MDO bis MD3. Folglich wird der Befehl CMD genau decodiert, und es wird bestimmt, daß der Schreibbefehl geliefert worden ist.
  • Wie in 29 gezeigt, unterscheiden sich die Phasendifferenzen relativ zu dem Taktsignal CLK für den Fall, daß die Burstlänge vier ist, und Daten DO bis D3 nacheinander gemäß einem Schreibbefehl übertragen werden, da die Übertragungszeitperioden der Daten und das Datenstrobesignal sich voneinander gemäß den Abständen zwischen den Speichern und den Controller unterscheiden. Folglich besteht die Möglichkeit, daß die internen Daten nicht genau gemäß dem Latchspeicherübertragungs-Anweisungssignal erzeugt werden können.
  • Darüber hinaus wird das Verhältnis der Phasendifferenz innerhalb der Taktzykluszeit größer mit der Reduzierung der Differenz zwischen der Ausbreitungszeit und der Taktzykluszeit, für den Fall, daß das Taktsignal CLK noch schneller angelegt wird, da die Ausbreitungsverzögerungszeit (”flight-time”) des Datenausbreitungswegs in dem Verarbeitungssystem gleich bleibt.
  • Im folgenden wird eine Situation betrachtet, bei der die Phase des Datenstrobesignals DQS um einen halben Taktzyklus relativ zu dem Taktsignal CLK voraneilt, wie in 30 gezeigt. In diesem Fall wird ein Schreibbefehl zugeführt (ein Schreibfreigabesignal/WE wird auf logisch „low” oder den L-Pegel gesetzt) und dann steigt das Datenstrobesignal DQS in diesem Taktzyklus #0 auf den H-Pegel (logisch „high”), Daten DO werden in den Speicher übernommen, und Latchspeicherdaten DILO ändern sich in Daten DO. An-schließend, wenn das Datenstrobesignal DQS abfällt, werden die Latchspeicherdaten DILO und DIL1 durch Daten DO und D1 gemäß den externen Daten bereitgestellt.
  • Das Latchspeicherübertragungs-Anweisungssignal ZLTTR wird er-zeugt, wenn zwei Taktzyklen vorbei sind, seit Lieferung des Schreibbefehls, so daß das Latchspeicherübertragungs-Anweisungssignal im Taktzyklus #1 in einem inaktiven Zustand ist, und das Latchspeicherübertragungs-Anweisungssignal ZLTTR den aktiven Zu-stand in dem Taktzyklus #2 erreicht. In dem Taktzyklus #2 werden die Daten D2 und D3 als Latchspeicherdaten DILO und DIL1 verriegelt, und es erfolgt keine Verriegelung/Übertragungs-Operation der ersten zwei Daten DO und DI.
  • Wie in 30 gezeigt, liegt ein Problem darin, daß die anfänglich übertragenen Daten nicht übernommen werden können, wenn die Zeit tDQSS von der Zuführung des Schreibbefehls bis zum An-stieg des Datenstrobesignals DQS kurz wird, also jenseits eines erlaubten Werts liegt.
  • Wenn darüber hinaus das Latchspeicherübertragungs-Anweisungssignal ZLTTR in dem Taktzyklus #2 aktiviert wird, können keine genauen internen Schreibdaten erzeugt werden, wenn die Setzzeit der Latchspeicherdaten DILO und DIL1 (D2, D3) unzureichend ist.
  • In 31 wird der Fall betrachtet, bei dem das Datenstrobesignal DQS mit einer weiteren Verzögerung jenseits des Taktsignals CLK erzeugt wird. In diesem Fall ist die Ausbreitungszeit des Datenstrobesignals DQS lang, und das Datenstrobesignal DQS er-reicht den H-Pegel bei dem nächsten Taktzyklus #1 nach der Zuführung des Schreibbefehls. Mit anderen Worten wird eine Situation betrachtet, bei der die Zeit tDQSS lang wird.
  • In diesem Fall werden das Datenstrobesignal DQS und Daten DQ in gleicher Richtung übertragen, und die Daten DQ werden gemäß der steigenden Flanke und der fallenden Flanke des Datenstrobesignals DQS übernommen, und Latchspeicherdaten DILFO, DILO und DIL1 werden erzeugt. Da die Latchspeicherdaten DILO und DIL1 in Antwort auf das Fallen des Datenstrobesignal DQS erzeugt werden, sind die Latchspeicherdaten DILO und DIL1 in dem Taktzyklus #1 ungültige Daten.
  • In dem Taktzyklus #2 wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR derart aktiviert, daß interne Schreibdaten gemäß den Daten DO und DI erzeugt werden. In diesem Fall ist ebenfalls die Setzzeit der Latchspeicherdaten DILO und DIL1 relativ zu dem Latchspeicherübertragungs-Anweisungssignal ZLTTR unzureichend, so daß die internen Schreibdaten nicht stabil erzeugt werden können.
  • Da das Latchspeicherübertragungs-Anweisungssignal ZLTTR aktiviert wird, wenn seit der Lieferung des Schreibbefehls ein zweiter Taktzyklus verstrichen ist, unterscheiden sich die Daten im Taktzyklus #2 in Abhängigkeit von der Phasenbeziehung des Datenstrobesignals DQS mit dem Taktsignal CLK, und die internen Schreibdaten können nicht genau erzeugt werden. Wenn die Schreibbefehle nacheinander zugeführt werden, um Daten zu schreiben, wird es insbesondere unmöglich zu identifizieren, ob die Daten, die gemäß dem Latchspeicherübertragungs-Anweisungssignal verriegelt sind, die Daten gemäß dem ersten Schreibbefehl oder die Daten gemäß dem nächsten Schreibbefehl sind, und die Datenschreiboperation kann nicht genau gemäß der Position des Speichers in Bezug zu dem Controller durchgeführt werden.
  • Um die Datenübernahmetaktgebung genau zu setzen, wird darüber hinaus das Datenstrobesignal DQS auf L-Pegel für eine vorgeschriebene Zeitperiode vor dem Datenschreiben gehalten. Die Zeitperiode, während der das Datenstrobesignal DQS auf L-Pegel ist, wird als Präambel bezeichnet.
  • Wenn ein Schreibbefehl ausgegeben wird, wie in 32 gezeigt, setzt der Controller das Datenstrobesignal DQS, das in einem hochohmigen Zustand oder bei einem Zwischenspannungspegel gehalten wird, auf den L-Pegel, und anschließend steigt das Datenstrobesignal DQS in Synchronisation mit dem Taktsignal CLK auf den H-Pegel an.
  • Durch Verlängerung des Präambelbereichs, bei dem das Datenstrobesignal DQS auf L-Pegel ist, um einen Taktzyklus, selbst für den Fall, daß die Ausbreitungszeit lang wird, wird es möglich, den Startpunkt des Anstiegs des Datenstrobesignals DQS zu identifizieren, also den Startpunkt der Datenübernahmeoperation. Der Präambelbereich wird ähnlich zusammen mit der Ausbreitung des Datenstrobesignals DQS übertragen. Wenn ein derartiger Präambelbereich des Datenstrobesignals DQS zum Beispiel auf einen Taktzyklus gesetzt ist, übernimmt ein Speicher, der von dem Steuergerät entfernt angeordnet ist, keine Daten während dieser Präambelzeitperiode, und folglich wird die Datenübernahmetaktgebung verzögert. Wenn die Datenschreiboperation für unterschiedliche Speicher durchgeführt wird, wird folglich das Schreiben von Daten nie während dieser Präambelzeit durchgeführt, und folglich kann die Datenschreiboperation nicht mit hoher Geschwindigkeit erfolgen.
  • Auch für den Fall, daß die Präambelzeit lang ist, variiert die Taktgebung, bei der die Präambelzeitperiode detektiert wird, für die Speicher, so daß der Präambelbereich des Datenstrobesignals nicht genau detektiert werden kann.
  • Wenn ein Taktsignal von dem Controller an einen Speicher übertragen wird, wird die Ausbreitungszeit des Taktsignals gleich der Ausbreitungszeit der Schreibdaten und des Datenstrobesignals, so daß es möglich wird, die Daten in jeden der Speicher zu übernehmen, ohne Beeinflussung durch die Ausbreitungszeit der Daten. Das Taktsignal wird jedoch von dem Controller an die Speicher über eine Onboard-Drahtleitung übertragen, so daß es notwendig wird, die Ansteuerbarkeit des Bereichs für die Übertragung des Taktsignals in dem Controller zu verbessern. Der Bereich, der durch den Controller belegt wird, wird größer, und der Leistungsverbrauch zur Erzeugung des Taktsignals in dem Controller erhöht sich. Folglich wird ein Oszillator, wie etwa ein Kristalloszillator, getrennt von diesen Speichern und dem Controller angeordnet, um ein Taktsignal mit einer großen Treiberleistung und mit hoher Genauigkeit zu erzeugen, so daß ein gemeinsames Taktsignal für den Controller und die Speicher erzeugt wird. Folglich tritt das Problem der Phasendifferenzen zwischen dem Taktsignal und den Daten und zwischen dem Taktsignal und einem Datenstrobesignal, die gemäß den jeweiligen Abständen zwischen den Speichern und dem Controller variieren, immer in einem Onboard-System auf. Insbesondere wenn ein Hochgeschwindigkeitstaktsignal verwendet wird, werden die Ausbreitungszeit und die Taktzykluszeitperiode im wesentlichen gleich lang, so daß die internen Daten nicht genau in einen Speicher übertragen werden können.
  • Aufgabe der Erfindung ist die Bereitstellung einer Halbleiterspeichervorrichtung, die die Übernahme von Daten und die Erzeugung von internen Schreibdaten in Synchronisation mit einem Hochgeschwindigkeitstaktsignal genau durchführen kann.
  • Eine andere Aufgabe der Erfindung ist die Bereitstellung einer Halbleiterspeichervorrichtung, die die Übernahme von Daten und die Erzeugung von internen Schreibdaten in Synchronisation mit einem Hochgeschwindigkeitstaktsignal mit hoher Genauigkeit durchführen kann, unabhängig von einem Abstand zum Controller.
  • Eine Halbleiterspeichervorrichtung gemäß der Erfindung enthält eine Positionsinformations-Erzeugungsschaltung zur Erzeugung von Positionsinformation, die eine Position auf der Basis eines Controller anzeigt, eine Datenübernahmeanweisungssignal-Erzeugungsschaltung zum Einstellen einer Taktgebung zur Übernahme von Daten, die von dem Controller zugeführt werden, um ein Datenübernahme-Anweisungssignal gemäß der Positionsinformation, die von der Positionsinformations-Erzeugungsschaltung erzeugt wird, und eines Schreibanweisungssignals, das von dem Controller zu-geführt wird, zu erzeugen, und eine Schreibschaltung zur Erzeugung von internen Daten, die zu den Daten von dem Controller gemäß dem Datenübernahme-Anweisungssignal korrespondieren.
  • In der Halbleiterspeichervorrichtung können durch Setzen der Positionsinformation gemäß dem Abstand relativ zu dem Controller und durch Einstellen der Taktgebung zur Erzeugung der internen Schreibdaten gemäß der Positionsinformation Daten genau übernommen werden, selbst wenn die Ausbreitungszeit eines Signals/Daten gemäß der Position in Bezug auf den Controller abweicht. Für den Fall, daß die Datenübertragung unter Verwendung eines Hochgeschwindigkeitstaktsignals erfolgt, können folglich die Daten mit hoher Genauigkeit übernommen und interne Schreibdaten genau erzeugt werden, wenn die Ausbreitungszeit eines Signals/Daten im wesentlichen gleich einer Taktzyklusperiode eines Taktsignals ist.
  • Die vorangegangenen und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen im folgenden im einzelnen erklärt. Es zeigen:
  • 1 ein schematisches Diagramm eines Gesamtaufbaus einer Halbleiterspeichervorrichtung gemäß der Erfindung;
  • 2 ein schematisches Diagramm einer Beziehung zwischen einer Ausbreitungszeit und Positionsinformation gemäß der Erfindung;
  • 3 ein Zeitdiagramm (Impulsübersicht) einer Operation der Halbleiterspeichervorrichtung gemäß der Erfindung;
  • 4 ein Diagramm einer beispielhaften Anordnung einer Eingabesteuerschaltung nach 1;
  • 5 und 6 Zeitdiagramme (Impulsübersichten) einer Operation der Eingabesteuerschaltung nach 4;
  • 7 ein Diagramm einer beispielhaften Anordnung eines Burstlängenzählers nach 1;
  • 8 ein Zeitdiagramm (Impulsübersicht) einer Operation des Burstlängenzählers nach 7;
  • 9 ein Diagramm einer beispielhaften Anordnung einer Positionsinformations-Erzeugungsschaltung nach 1;
  • 10 ein Diagramm eines Operationstakts zum Setzen der Positionsinformation der Positionsinformations- Erzeugungsschaltung nach 9;
  • 11 ein schematisches Diagramm einer Anordnung eines Hauptbereichs eines Controllers;
  • 12 ein Diagramm eines Ablaufdiagramms einer Initialisierungsfolge des Controllers nach 11;
  • 13 ein Diagramm einer Modifikation der Eingabesteuerschaltung nach 4;
  • 14 ein schematisches Diagramm einer anderen Anordnung der Positionsinformations-Erzeugungsschaltung nach 1;
  • 15 ein Zeitdiagramm (Impulsübersicht) einer Operation einer anderen Anordnung der Positionsinformations-Erzeugungsschaltung nach 1;
  • 16 ein Diagramm einer beispielhaften Anordnung einer Positionsinformations-Erzeugungsschaltung, die eine Operation nach 15 realisiert;
  • 17 ein Zeitdiagramm (Impulsübersicht) einer Operation der Positionsinformations-Erzeugungsschaltung nach 16;
  • 18 ein Zeitdiagramm (Impulsübersicht) einer Operation einer weiteren Anordnung der Positionsinformations-Erzeugungsschaltung nach 1;
  • 19 ein Diagramm einer beispielhaften Anordnung einer Positionsinformations-Erzeugungsschaltung, die den Operationstakt nach 18 implementiert;
  • 20 ein Zeitdiagramm (Impulsübersicht) einer Operation der Positionsinformations-Erzeugungsschaltung nach 19;
  • 21 ein Diagramm einer anderen Anordnung der Eingabesteuerschaltung nach 1;
  • 22 ein Zeitdiagramm (Impulsübersicht) einer Operation der Eingabesteuerschaltung nach 21;
  • 23 ein Diagramm einer beispielhaften Anordnung einer Schaltung zur Erzeugung von Positionsinformation nach 21;
  • 24 ein schematisches Diagramm einer anderen Anordnung der Schaltung zur Erzeugung von Positionsinformation nach 21;
  • 25 ein schematisches Diagramm eines Gesamtaufbaus einer herkömmlichen Halbleiterspeichervorrichtung;
  • 26 ein schematisches Diagramm einer Anordnung eines Eingabebereichs einer Eingabe/Ausgabe-Schaltung nach 25;
  • 27 ein Zeitdiagramm (Impulsübersicht) einer Operation einer Eingabeschaltung nach 26;
  • 28 ein Diagramm einer beispielhaften Anordnung eines herkömmlichen Verarbeitungssystems, das die Halbleiterspeichervorrichtung verwendet;
  • 29 ein Zeitdiagramm (Impulsübersicht) einer Operation des Verarbeitungssystems nach 28;
  • 30 ein Zeitdiagramm (Impulsübersicht) zur Erläuterung eines Problems der Ausbreitungszeit in der herkömmlichen Halbleiterspeichervorrichtung;
  • 31 ein Zeitdiagramm (Impulsübersicht) zur Erläuterung eines Problems der herkömmlichen Halbleiterspeichervorrichtung; und
  • 32 ein schematisches Diagramm einer Wellenform eines Datenstrobesignals in der herkömmlichen Halbleiterspeichervorrichtung.
  • Erstes Ausführungsbeispiel
  • 1 zeigt ein schematisches Diagramm einer Anordnung eines Hauptbereichs der Halbleiterspeichervorrichtung gemäß der Erfindung. 1 zeigt eine Anordnung eines Bereichs, der das Datenschreiben betrifft.
  • In 1 enthält eine Speicherschaltung 902 ein Speicherarray 1 mit einer Mehrzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind, eine Spaltenauswahlschaltung 2 zur Auswahl einer Spalte des Speicherarrays 1 gemäß einem aktiven Spaltenadressensignal, eine Schreibschaltung 3 zur Übertragung von internen Schreibdaten an eine Speicherzellenspalte, die durch die Spaltenauswahlschaltung 2 ausgewählt ist, und von Schreibdaten in eine ausgewählte Speicherzelle, wenn diese aktiviert ist.
  • Die Spaltenauswahlschaltung 2 enthält eine Schaltung bezüglich der Spaltenauswahl, wie etwa einen Spaltenadressendecoder und ein Spaltenauswahlgate.
  • Die Schreibschaltung 3 erzeugt Schreibdaten für eine Speicherzelle gemäß den internen Schreibdaten, die von der Eingabe/Ausgabe-Schaltung 910 geliefert werden, und schreibt die Daten in eine ausgewählte Spalte des Speicherarrays 1 über eine interne Datenleitung und die Spaltenauswahlschaltung 2.
  • Eine Hauptsteuerschaltung 906 enthält einen Befehlsdecoder 4 zur Übernahme und Dekodierung eines Befehls CMD bei einer steigenden Flanke eines internen Taktsignals, das von einem Taktpuffer 904 geliefert wird, und zur Erzeugung eines Operationsmodus-Anweisungssignals zur Bestimmung eines Operationsmodus, der durch den Befehl CMD bestimmt wird, einen Burstlängenzähler 5, der in Antwort auf ein Schreiboperationsmodus-Anweisungssignal Øwr von dem Befehlsdecoder 4 zur Zählung des internen Taktsignals aktiviert wird, und nach einem Taktzyklus zum Aufrechterhalten eines Schreibaktivierungssignals WRT in einem aktiven Zustand während einer Burstlängenperiode, und eine Schreibsteuerschaltung 6, die in Antwort auf die Aktivierung des Schreiboperationsmodus-Anweisungssignals Øwr von dem Befehlsdecoder 4 zur Erzeugung eines Steuersignals aktiviert wird, das zum Schreiben während der Aktivierungsperiode des Schreibaktivierungssignals WRT von dem Burstlängenzähler 5 notwendig ist.
  • Die Schreibsteuerschaltung 6 steuert die Spaltenauswahlschaltung 2 und die Schreibschaltung 3. Der Burstlängenzähler 5 zählt die steigenden Flanken und die fallenden Flanken eines Taktsignals von dem Taktpuffer 904 und definiert die Burstlängenperiode. Der Burstlängenzähler 5 ist zum Beispiel durch ein Set/Reset-Flipflop gebildet, das in Antwort auf die Aktivierung des Schreiboperationsmodus-Anweisungssignals Øwr gesetzt wird, und durch ein Schieberegister zur Übertragung des Schreiboperationsmodus-Anweisungssignals Øwr in Synchronisation mit der steigen-den Flanke und der fallenden Flanke des Taktsignals CLK. Das Set/Reset-Flipflop wird in Antwort auf die Aktivierung eines Ausgangssignals von diesem Schieberegister zurückgesetzt. Das Schreibaktivierungssignal WRT wird von einer Eintaktzyklus-Verzögerungsstufe des Schieberegisters erzeugt.
  • Die Schreibsteuerschaltung 6 wird in Antwort auf die Aktivierung des Schreiboperationsmodus-Anweisungssignals Øwr aktiviert, und eine Spaltenauswahloperation gestartet. Die Inaktivierung der Schreibsteuerschaltung 6 wird durch das Schreibaktivierungssignal WRT definiert.
  • Eine Eingabe/Ausgabe-Steuerschaltung 908 enthält eine Positionsinformations-Erzeugungsschaltung 7 zur Erzeugung von Positionsinformation PI, die die Position eines Speichers auf der Basis oder relativ zu einem Controller anzeigt, und eine Eingabesteuerschaltung 8 zur Erzeugung eines Datenstrobesignals DQS, eines Übertragungsanweisungssignals DQSDT, und eines Latchspeicherübertragungs-Anweisungssignal ZLTTR für eine Eingabeschaltung 9 gemäß der Positionsinformation PI, einem internen Taktsignal, dem Datenstrobesignal DQS und einem Schreiboperationsaktivierungssignal WRT.
  • Bei der Datenschreiboperation erzeugt die Eingabesteuerschaltung 8 ein Datenstrobesignal DQS und ein Übertragungsanweisungssignal DQSDT gemäß einem Datenstrobesignal DQS, das extern angelegt wird, und stellt den Aktivierungszeitpunkt des Latchspeicherübertragungs-Anweisungssignal ZLTTR gemäß der Positionsinformation PI ein. In der Eingabeschaltung 9, die in der Eingabe/Ausgabe-Schaltung 910 enthalten ist, wird folglich die Aktivierungszeit des Latchspeicherübertragungs-Anweisungssignals ZLTTR gemäß der Positionsinformation PI derart eingestellt, dass interne Schreibdaten intern mit hoher Genauigkeit in Synchronisation mit dem internen Taktsignal erzeugt werden können, unabhängig von dem Abstand zwischen einem Speicher und dem Controller, also unabhängig von der Ausbreitungszeit der Daten.
  • Wie in 2 gezeigt, kennzeichnet die Positionsinformation PI einen Abstand zwischen einem Controller CTL und einem Speicher MD, oder eine Ausbreitungszeit FIT eines Signals/Daten. Selbst wenn die Phasenbeziehung zwischen dem Datenstrobesignal DQS und dem Taktsignal CLK gemäß der Position eines Speichers innerhalb des Systems abweicht, kann die Latchspeicherübertragung von Schreibdaten immer mit einer genauen Taktgebung erfolgen, um die internen Schreibdaten in jedem Speicher zu erzeugen, indem die Daten Latchspeicherübertragungszeitgebung innerhalb des Speichers MD derart eingestellt wird, daß die Differenz der Ausbreitungszeit FIT gemäß der Positionsinformation PI kompensiert wird. Folglich kann die Beziehung zwischen dem anfänglichen Latchspeicherübertragungs-Anweisungssignal ZLTTR und den anfänglichen internen Schreibdaten derart gebildet werden, daß diese zusammenpassen, und die Daten können verriegelt und in jeden Speicher ohne Bildung einer langen Präambel des Datenstrobesignals über-tragen werden. Da es nicht notwendig ist, eine lange Präambel des Datenstrobesignals bereitzustellen, können darüber hinaus für den Fall, daß Daten nacheinander in unterschiedliche Speicher geschrieben werden, die Schreibdaten in aufeinanderfolgenden Takten übertragen werden, so daß eine hohe Datenübertragungsgeschwindigkeit erreicht werden kann.
  • Die Eingabeschaltung 9 hat einen ähnlichen Aufbau wie die in 26 gezeigte, und wandelt Einbit-Daten, die extern seriell eingegeben werden, in parallel Zweibit-Daten pro Dateneingabeanschluß um.
  • 3 zeigt eine Impulsübersicht für eine interne Schreibdatenerzeugung für jeden der Speicher MDO bis MD3 in dem Verarbeitungssystem nach 28. Unter Bezugnahme auf 3 wird die interne SchreibdatenLatchspeicher- und Übertragungsoperation gemäß dem ersten Ausführungsbeispiel der Erfindung beschrieben.
  • Wie bereits in 28 gezeigt, vergrößern sich die jeweiligen Abstände von dem Controller CTL zu den Speichern MDO bis MD3 und folglich die Ausbreitungszeiten eines Signals/Daten, in dieser Reihenfolge, also von dem Speichern MDO in Richtung des Speichers MD3.
  • Wenn ein Schreibbefehl zugeführt wird und das Datenschreiben in dem Taktzyklus #0 bestimmt wird, nehmen die internen Latchspeicherdaten DO und D1 (DO, 1) den bestimmten Zustand im nächsten Taktzyklus #1 an, da die Speicher MDO und MD1 nahe am Controller liegen. In diesem Zustand wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR in Antwort auf das Fallen des Taktsignals CLK im Taktzyklus #1 gemäß einer Positionsinformation PI aktiviert, und das Latchspeicherübertragungs-Anweisungssignal ZLTTR wird erneut in Antwort auf das Fallen des Taktsignals CLK im nächsten Taktzyklus #2 aktiviert. In diesem Fall ist eine Operation für den Fall gezeigt, daß die Burstlänge vier ist, und vier Daten mit einem Schreibbefehl bei einer Datenschreiboperation geschrieben werden.
  • Andererseits sind die Speicher MD2 und MD3 von dem Controller weiter entfernt angeordnet, so daß das Latchspeicherübertragungs-Anweisungssignal ZLTTR in Antwort auf das Ansteigen des Taktsignals CLK im Taktzyklus #2 erzeugt (aktiviert) wird. In diesen Speichern MD2 und MD3 sind Latchspeicherdaten DILO und DIL1 im Taktzyklus #2 die Daten DO und D1. Durch Aktivieren eines Latchspeicherübertragungs-Anweisungssignal ZLTTR in Antwort auf das Ansteigen des Taktsignals CLK in diesem zweiten Taktzyklus #2, können die Anfangsdaten verriegelt und mit hoher Genauigkeit übertragen werden, selbst wenn die Latchspeicherdaten in dem zweiten Taktzyklus aufgrund der längeren Ausbreitungszeit verschieden sind.
  • Da die Burstlänge vier ist, wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR erneut in Antwort auf das Steigen des Taktsignals CLK im nächsten Taktzyklus #3 aktiviert.
  • Wenn das Latchspeicherübertragungs-Anweisungssignal ZLTTR anfänglich aktiviert wird, sind die Latchspeicherdaten DILO und DIL1 in jedem der Speicher die ersten zwei Daten DO und DI und die ersten Übertragungsdaten DO und D1 können gemäß dem ersten Latchspeicherübertragungs-Anweisungssignal ZLTTR übertragen werden, um interne Schreibdaten unabhängig von der Position des Speichers zu erzeugen.
  • Selbst wenn folglich die Ausbreitungszeit eines Signals/Daten im wesentlichen gleich der Zyklusperiode des Taktsignals CLK wird, kann die Aktivierungstaktgebung des Latchspeicherübertragungs-Anweisungssignals ZLTTR gemäß der Positionsinformation PI eingestellt werden, um die internen Schreibdaten intern in Synchronisation mit einem Taktsignal mit hoher Genauigkeit zu erzeugen, unabhängig von der Position des Speichers, also unabhängig von der Ausbreitungszeit des Signals/Daten. Der interne Schaltungsaufbau arbeitet in Synchronisation mit dem Taktsignal CLK, so daß die interne Schreiboperation gemäß den übertragenen internen Schreibdaten mit hoher Genauigkeit durchgeführt werden kann.
  • In der in 3 gezeigten Impulsübersicht ist eine Aktivierungsperiode eines Schreibbefehls gezeigt, der kurze Zeitperioden vor und nach dem Anstieg des Taktsignals CLK abdeckt. Der Schreibbefehl wird jedoch auch durch die Ausbreitungszeit in Bezug auf den Speicher beeinflußt, so daß der Schreibbefehl im aktiven Zustand über eine ausreichend lange Zeitperiode gehalten und nicht durch die Ausbreitungszeit beeinträchtigt wird (siehe 29). Durch genaues Steuern des internen Latchspeicher/Übertragungs-Zustands gemäß der Ausbreitungszeit des Datenstrobesignals DQS und der Schreibdaten nach Lieferung des Schreibbefehls, können folglich die internen Daten in Synchronisation mit dem internen Taktsignal genau erzeugt werden.
  • 4 zeigt ein Diagramm einer Anordnung eines Latchspeicherübertragungs-Anweisungssignalerzeugungsbereichs und einer Positionsinformations-Erzeugungsschaltung 7, die in der Eingabesteuerschaltung 8 nach 1 enthalten sind.
  • In 4 enthält die Positionsinformations-Erzeugungsschaltung 7 eine Registerschaltung 11 zum Speichern von Positionsinformation PI. Die Registerschaltung kann derart sein, daß sie Daten, die extern gesetzt werden, hält oder derart, daß sie intern gesetzte Daten hält. Als Registerschaltung zur Speicherung von externen Daten kann eine freie Registerschaltung in einem Modusregister zur Speicherung von Operationsparametern, wie etwa einer Spaltenverzögerung und einer Burstlänge verwendet werden.
  • Der Erzeugungsbereich für das Latchspeicherübertragungs-Anweisungssignal enthält: eine EXNOR-Schaltung 12, die Positionsinformation PI von der Registerschaltung 11 und ein internes Takt-signal CLKi von einem Taktpuffer 904 empfängt; eine invertierende Verzögerungsschaltung 13, um ein Ausgangssignal von der EXNOR-Schaltung 12 für eine vorbestimmte Zeitperiode zu verzögern und zu invertieren; und eine NAND-Schaltung 14, die ein Ausgangssignal PKL von der EXNOR-Schaltung 12 empfängt, ein Ausgangssignal von der invertierenden Verzögerungsschaltung 13, und ein Schreibaktivierungssignal WRT. Das Latchspeicherübertragungs-Anweisungssignal ZLTTR wird von der NAND-Schaltung 14 erzeugt.
  • Die EXNOR-Schaltung 12 arbeitet als eine Pufferschaltung, wenn die Positionsinformation PI auf H-Pegel fixiert ist, und als eine Inverterschaltung, wenn die Positionsinformation PI auf L-Pegel gesetzt ist. Die invertierende Verzögerungsschaltung 13 und die NAND-Schaltung 14 arbeiten als Erzeugungsschaltung für einen monostabilen Impuls zur Erzeugung eines monostabilen Impulssignals in Antwort auf den Anstieg eines Ausgangssignals von der EXNOR-Schaltung 12 während der Aktivierung des Schreibaktivierungssignals WRT. Durch Setzen der Positionsinformation PI auf H-Pegel oder L-Pegel kann das Latchspeicherübertragungs-Anweisungssignal ZLTTR entweder mit der steigenden Flanke oder der fallenden Flanke des internen Taktsignals CLKi, das in ein Triggersignal ist, aktiviert werden.
  • 5 zeigt eine Impulsübersicht einer Operation des Erzeugungsbereichs für das Latchspeicherübertragungs-Anweisungssignal nach 4. In 5 ist die Positionsinformation PI auf H-Pegel gesetzt. Wenn die Positionsinformation PI auf H-Pegel gesetzt ist, arbeitet die EXNOR-Schaltung 12 als Pufferschaltung und erzeugt ein Ausgangssignal PKL gemäß dem internen Taktsignal CLKi.
  • Wenn ein Schreibbefehl im Taktzyklus #0 geliefert wird, wird das Schreibaktivierungssignal WRT nach Verstreichen von 1,5 Zyklen aktiviert. Gemäß der Aktivierung des Schreibaktivierungssignals WRT erzeugt die NAND-Schaltung 14 ein monostabiles Impulssignal in Antwort auf das Ansteigen des Ausgangssignals PKL der EXNORSchaltung 12. Mit dem Anstieg des internen Taktsignals CLKi im Taktzyklus #1 ist das Schreibaktivierungssignal WRT auf L-Pegel, und das Latchspeicherübertragungs-Anweisungssignal ZLTTR hält den H-Pegel. Im Taktzyklus #2, wenn das Ausgangssignal PKL der EXNOR-Schaltung 12 gemäß einem Ansteigen des internen Taktsignals CLKi ansteigt, steuert die NAND-Schaltung 14 das Latchspeicherübertragungs-Anweisungssignal ZLTTR auf L-Pegel für eine vorgeschriebene Zeitperiode. Die Zeitperiode, während der das Latchspeicherübertragungs-Anweisungssignal ZLTTR auf L-Pegel bleibt, wird durch die Verzögerungszeit der invertierenden Verzögerungsschaltung 13 bestimmt. Da die Burstlänge vier ist, bleibt das Schreibaktivierungssignal WRT für zwei Taktzyklen auf H-Pegel. Im Taktzyklus #3, wenn das Ausgangssignal PKL der EXNOR-Schaltung 12 erneut auf den H-Pegel ansteigt, wird folglich das Latchspeicherübertragungs-Anweisungssignal ZLTTR erneut aktiviert.
  • Wie in 3 gezeigt, kann im Taktzyklus #2 eine Datenverriegelung und -übertragung erfolgen, um interne Schreibdaten zu erzeugen, in einem Speicher, der entfernt von dem Controller angeordnet ist, indem die Positionsinformation PI auf H-Pegel gesetzt wird. Folglich kann eine Übertragung der ersten parallelen Daten, die im Taktzyklus #2 erzeugt werden, an eine interne Schaltung sichergestellt werden.
  • Durch Verlängerung der Verzögerungszeit der NAND-Schaltung 14 um ein geringes Ausmaß in dem Taktzyklen #2 und #3, wie in 3 gezeigt, kann das Latchspeicherübertragungs-Anweisungssignal ZLTTR mit einer geringen Verzögerung mit der steigenden Flanke des internen Taktsignals CLKi aktiviert werden. Wie später be-schrieben wird, kann alternativ eine Verzögerungsschaltung ferner am Ausgang der NAND-Schaltung 14 bereitgestellt sein.
  • 6 zeigt eine Impulsübersicht einer Operation des Erzeugungsbereichs für das Latchspeicherübertragungs-Anweisungssignal nach 4 für den Fall, daß die Positionsinformation PI auf L-Pegel gesetzt ist.
  • Wenn die Positionsinformation PI auf L-Pegel gesetzt ist, arbeitet die EXOR-Schaltung 12 als eine Inverterschaltung, und erzeugt ein Ausgangssignal PKL, das um 180° in der Phase relativ zu dem internen Taktsignal CLKi verschoben ist.
  • Wenn ein Schreibbefehl im Taktzyklus #0 geliefert wird, wird das Schreibaktivierungssignal WRT in Antwort auf das Fallen des internen Taktsignals CLKi im Taktzyklus #1 aktiviert. Dieses Schreibaktivierungssignal WRT hat ebenfalls eine Burstlänge von vier, und hält den aktiven Zustand für zwei Zyklen auf H-Pegel.
  • Wenn das Schreibaktivierungssignal WRT den H-Pegel im Taktzyklus #1 annimmt, erzeugt die NAND-Schaltung 14 ein monostabiles Impulssignal in Antwort auf das Ansteigen des Signals PKL. Folglich wird im Taktzyklus #1, wenn das interne Taktsignal CLKi auf L-Pegel abfällt, und das Ausgangssignal PKL von der EXNORSchaltung 12 auf H-Pegel ansteigt, das Latchspeicherübertragungs-Anweisungssignal ZLTTR auf dem L-Pegel für eine vorgeschriebene Zeitperiode gehalten.
  • Wenn das interne Taktsignal CLKi den L-Pegel annimmt, wird im Taktzyklus #2 das Latchspeicherübertragungs-Anweisungssignal ZLTTR auf L-Pegel für eine vorgeschriebene Zeitperiode in Antwort auf das Ansteigen des Signals PKL gesetzt.
  • Durch Setzen der Positionsinformation PI auf L-Pegel kann das Verriegeln und Übertragen der internen Daten in Antwort auf das Fallen des internen Taktsignals CLKi in einem Speicher, der relativ nahe am Controller angeordnet ist, wie etwa die Speicher MDO und MD1, wie in 3 gezeigt, erfolgen, um die Schreibdaten in einem Zyklus zu erzeugen, der dem Zyklus folgt, bei dem der Schreibbefehl geliefert worden ist.
  • Darüber hinaus kann mit einer Gateverzögerung oder einer Verzögerungsschaltung, die an einem Ausgangsbereich der NAND-Schaltung 14 bereitgestellt ist, wie ebenfalls in der Impulsübersicht nach 6 gezeigt, der Zeitpunkt der Aktivierung des Latchspeicherübertragungs-Anweisungssignals ZLTTR eingestellt werden.
  • 7 zeigt ein Diagramm einer beispielhaften Anordnung eines Bereichs zur Erzeugung des Schreibaktivierungssignals WRT. Ein in 7 gezeigter Schreibaktivierungssignal-Erzeugungsbereich korrespondiert zu dem in 1 gezeigten Burstlängenzähler 5.
  • Die Burstlängendaten BL werden in den Zustand gesetzt, der eine Burstlänge von vier anzeigt.
  • In 7 enthält der Burstlängenzähler 5 eine 1,5 Zyklus Verzögerungsschaltung 20 zur Verzögerung eines Schreiboperationsmodus-Anweisungssignals Øwr von einer Hauptsteuerschaltung gemäß einem internen Taktsignal CLKi, eine Schiebeschaltung 21 zum Schieben eines Ausgangssignals von der 1,5 Zyklus-Verzögerungsschaltung 20 gemäß dem Taktsignal CLKi um eine Taktzyklusperiode, die durch die Burstlängendaten BL bestimmt wird, und eine Set/Reset-Flipflop-Schaltung 22, die in Antwort auf das Ausgangssignal von der 1,5 Zyklus-Verzögerungsschaltung 20 gesetzt wird, und die in Antwort auf ein Ausgangssignal von der Schiebeschaltung 21 zurückgesetzt wird. Das Schreibaktivierungssignal WRT wird von dem Set/Reset-Flipflop 22 vom Prioritätssetztyp erzeugt.
  • Die Schiebeschaltung 21 ist eine variable Schiebeschaltung, und ihre Schiebestufenanzahl wird gemäß den Burstlängendaten BL ein-gestellt. Im folgenden wird der Betrieb des in 7 gezeigten Burstlängenzählers 5 unter Bezugnahme auf die Impulsübersicht nach 8 beschrieben.
  • Wenn ein Schreibbefehl im Taktzyklus #0 geliefert wird, erreicht das Schreiboperationsmodus-Anweisungssignal Øwr den aktiven Zu-stand und wird für eine vorgeschriebene Zeitperiode in Antwort auf das Ansteigen des internen Taktsignals CLKi gehalten. Die 1,5 Zyklus-Verzögerungsschaltung 20 überträgt dieses Schreiban-weisungssignal Øwr mit 1,5 Zyklen Verzögerung gemäß dem internen Taktsignal CLKi. Im Taktzyklus #1 erreicht folglich das Ausgangssignal von der Verzögerungsschaltung 20 den H-Pegel in Ant-wort auf das Fallen des internen Taktsignals CLKi, und das Flipflop 20 wird gesetzt, und das Schreibaktivierungssignal WRT aktiviert.
  • Wenn der Schreibbefehl erneut im Taktzyklus #2 geliefert wird, wird das Schreibanweisungssignal Øwr aktiviert und über die 1,5 Zyklus-Verzögerungsschaltung 20 übertragen.
  • In der Schiebeschaltung 20, wenn die Burstlängendaten BL eine Burstlänge von vier kennzeichnen, erreicht das Ausgangssignal von der Schiebeschaltung 21 den H-Pegel in Antwort auf das Fallen des internen Taktsignals CLKi im Taktzyklus #3.
  • Zu diesem Zeitpunkt erreicht auch das Ausgangssignal von der 1,5 Zyklus-Verzögerungsschaltung 20 den H-Pegel gemäß dem im Taktzyklus #2 gelieferten Schreibbefehl. Das Flipflop 22 ist ein Set/Reset-Flipflop vom Prioritätssetztyp, wie oben beschrieben, und hält seinen gesetzten Zustand gemäß dem Ausgangssignal von der Verzögerungsschaltung 20. Wenn der Schreibbefehl folglich nacheinander alle zwei Zyklen angelegt wird, hält das Schreibaktivierungssignal WRT intern seinen aktiven Zustand während dieser Zeit.
  • Wenn ein Schreibbefehl nicht im Taktzyklus #2 geliefert wird, wie in 8 durch die gestrichelte Linie gezeigt, ist das Schreibanweisungssignal Øwr im Taktzyklus #2 auf dem L-Pegel, und das Ausgangssignal von der Verzögerungsschaltung 20 bleibt auf dem L-Pegel im Taktzyklus #3, wie durch die gestrichelte Linie jeweils angedeutet. In diesem Fall wird folglich das Flipflop 22 gemäß dem Ausgangssignal von der Schiebeschaltung 21 zurückgesetzt, und das Schreibaktivierungssignal WRT in Antwort auf das Fallen des internen Taktsignals CLKi deaktiviert.
  • Durch Verwendung des in 7 gezeigten Burstlängenzählers 5 kann das Schreibaktivierungssignal WRT im aktiven Zustand zuverlässig gemäß den Burstlängendaten BL eine Burstlängenperiode lang gehalten werden, und das interne Übertragungs-Anweisungssignal ZLTTR kann bei einer vorgeschriebenen Taktgebung aktiviert werden.
  • Darüber hinaus kann in der Anordnung des Burstlängenzählers 5, wie in 7 gezeigt, das Flipflop 22 bereitgestellt sein, bei einem Reset Eingang R mit einer Gateschaltung, die aktiviert ist, wenn das Ausgangssignal von der Verzögerungsschaltung 20 auf L-Pegel ist, zur Übertragung des Ausgangssignals von der Schiebeschaltung 21 auf den Reset-Eingang R. Bei einer derartigen Anordnung muß das Flipflop 22 kein Flipflop vom Setzprioritätstyp sein.
  • 9 zeigt ein Diagramm einer beispielhaften Anordnung einer Registerschaltung 11 einer Positionsinformations-Erzeugungsschaltung. In 9 wird ein spezifisches Register RGi, das in einer Modusregisterschaltung 30 enthalten ist, die normalerweise in einer Halbleiterspeichervorrichtung bereitgestellt ist, als ein Register zur Erzeugung von Positionsinformation PI verwendet. In der Modusregisterschaltung 30 sind Registerschaltungen RGO bis RGn bereitgestellt. Wenn ein Modusregister-Setzbefehl geliefert wird, übernehmen diese Registerschaltungen RGO bis RGn Adressensignalbits AO bis An, die an die entsprechenden Adressenanschlüsse geliefert werden, und verriegeln diese.
  • Diese Registerschaltungen RGO bis RGn haben die gleiche Anordnung, so daß die Anordnung einer Registerschaltung RGi repräsentativ in 9 gezeigt ist. Die Registerschaltung RGi enthält: einen Inverter IV1 zum Invertieren eines Modusregistersetz-Anweisungssignals OMRS, ein Dreizustands-Inverterpuffer IV2, das während der Aktivierung des Modusreg istersetz-Anweisungssignals ØMRS zur Übertragung eines Adressensignalbits Ai eines entsprechenden Adressenanschlusses aktiviert wird; einen Inverter IV3 zur Invertierung eines Ausgangssignals von dem Dreizustands-Inverterpuffer IV2, und ein Dreizustands-Inverterpuffer IV4, das in Antwort auf ein invertiertes Signal des Modusregistersetz-Anweisungssignals ØMRS von dem Inverter IV1 aktiviert wird, und das bei Aktivierung ein Ausgangssignal von dem Inverter IV3 an einen Eingang des Inverters IV3 überträgt. Die Positionsinformation PI wird von dem Dreizustands-Inverterpuffer IV2 ausgegeben.
  • Das Modusregistersetz-Anweisungssignal ØMRS wird für eine vorgeschriebene Zeitperiode auf H-Pegel gesetzt, wenn ein Modusregistersetzbefehl geliefert wird. Das Dreizustands-Inverterpuffer IV2 wird aktiviert, wenn das Modusregistersetz-Anweisungssignal ØMRS auf H-Pegel ist, arbeitet als Inverter, invertiert das Adressensignalbit Ai eines entsprechenden Adressenanschlusses, und überträgt das invertierte Adressensignalbit an den Inverter IV3. Das Dreizustands-Inverterpuffer ØMRS auf H-Pegel ist, arbeitet als Inverter, invertiert das Adressensignalbit Ai eines entsprechenden Adressenanschlusses, und überträgt das invertierte Adressensignalbit an den Inverter IV3. IV2 wird deaktiviert, wenn das Modusregistersetz-Anweisungssignal ØMRS auf dem L-Pegel ist, und den hochohmigen Ausgangszustand erreicht.
  • Das Dreizustands-Inverterpuffer IV4 wird aktiviert, wenn das Modusregistersetz-Anweisungssignal ØMRS auf dem L-Pegel ist und bildet eine Latchspeicherschaltung mit dem Inverter IV3 bei Aktivierung. Nach dem Setzen von Daten in dem Modusregister 30 er-reichen folglich die Registerschaltungen RGO bis RGn den Latchspeicherzustand. Das Dreizustands-Inverterpuffer IV4 erreicht den hochohmigen Ausgangszustand, wenn das Modusregistersetz-Anweisungssignal ØMRS auf H-Pegel ist, und die Registerschaltung RGi einen Durchgangszustand erreicht, bei dem die angelegten Daten übertragen und ausgegeben werden.
  • Durch Lieferung des Modusregistersetzbefehls zur Aktivierung des Modusregistersetz- Anweisungssignals ØMRS zum Setzen eines entsprechenden Adressensignalbits Ai auf H-Pegel oder L-Pegel, können die gespeicherten Daten der Registerschaltung RGi gesetzt werden und Positionsinformation PI gemäß diesen gespeicherten Daten erzeugt werden.
  • In der Modusregisterschaltung 30 können eine Registerschaltung zum Speichern der Burstlängendaten BL und eine Registerschaltung zum Speichern der Spaltenzugriffszeit CL bereitgestellt sein. Darüber hinaus können die Burstlängendaten BL und die Spaltenzugriffszeit CL in einer Modusregisterschaltung separat für andere Anwendungen gespeichert sein. Wenn eine Mehrzahl von individuellen Modusregisterschaltungen für unterschiedliche Anwendungen bereitgestellt ist, wird die Modusregisterschaltung durch ein Bankadressensignalbit BA oder dergleichen spezifiziert.
  • Anstelle der oben genannten InverterLatchspeicheranordnung kann eine Modusregisterschaltung 30 derart konfiguriert sein, daß diese Registerschaltungen RGO bis RGn durch ein Set/Reset Flipflop gebildet werden, das gesetzt wird, wenn ein entsprechendes Adressensignalbit auf H-Pegel ist. Mit einer derartigen Anordnung ist im Defaultzustand dieser Registerschaltungen das Flipflop im Reset-Zustand.
  • Darüber hinaus kann eine Registerschaltung in diesen Registerschaltungen RGO bis RGn Speicherdaten aufweisen, die gemäß den Daten gesetzt sind, die an einem spezifischen Dateneingangsanschluß in dem Modusregistersetzmodus anliegen.
  • 10 zeigt eine Impulsübersicht für das Setzen der Positionsinformation für den Fall, bei dem die Modusregisterschaltung 30 verwendet wird. Das Setzen der Positionsinformation in der Modusregisterschaltung 30, wie in 9 gezeigt, wird im folgenden unter Bezugnahme auf 10 beschrieben. Ein Befehl CMD, der einen Modusregistersetzbefehl bestimmt, wird angelegt durch Setzen eines Reihenadressenstrobesignals/RAS, eines Spaltenadressenstrobesignals/CAS, und eines Schreibfreigabesignals/WE auf L-Pegel bei der steigenden Flanke eines Taktsignals CLK, und durch Setzen eines Bankadressensignalbits BAO auf H-Pegel und eines Bankadressensignalbits BA1 auf L-Pegel. Zu diesem Zeitpunkt ist das Adressensignalbit Ai gemäß der Positionsinformation auf H-Pegel oder L-Pegel gesetzt, und die verbleibenden Adressensignalbits (andere als Ai) sind auf L-Pegel gesetzt.
  • Wenn das Bankadressensignalbit BAO auf H-Pegel gesetzt ist, wird normalerweise ein erweiterter Modusregistersetzmodus (MRS) be-stimmt, eine andere Modusregisterschaltung als die Modusregisterschaltung zum Setzen der Spaltenzugriffszeit CL und der Burstlängendaten BL werden bestimmt, und das Setzen der Spaltenzugriffszeit CL und der Burstlänge BL erfolgt nicht. Um die Spaltenzugriffszeit CL und die Burstlänge BL zu setzen, wird das Bankadressensignalbit BAO auf L-Pegel gesetzt. Das Setzen der Positionsinformation PI kann jedoch parallel zu dem Setzen der Spaltenzugriffszeit CL und der Burstlänge BL erfolgen. In diesem Fall werden die entsprechenden Adressensignalbits des Spaltenzugriffszeitregisters und des Burstlängenregisters auf logische Pegel gesetzt, die zu den Werten der Spaltenzugriffs-zeit CL und der Burstlänge BL korrespondieren, zusätzlich zum Setzen der Positionsinformation.
  • Darüber hinaus ist das Setzen der übrigen Adressensignalbits auf L-Pegel lediglich beispielhaft. Die verbleibenden Adressensignalbits können zum gleichen Zeitpunkt auf entsprechende Logikpegel gemäß anderen Operationsparametern gesetzt werden, solange die gespeicherten Daten in anderen Registerschaltungen nicht unnötig geändert werden.
  • In Antwort auf das Ansteigen des Taktsignals CLK erreicht das Modusregistersetz-Anweisungssignal ØMRS den H-Pegel, und das Dreistufen-Inverterpuffer IV2, wie in 9 gezeigt, wird aktiviert. Zu diesem Zeitpunkt wird die Positionsinformation PI in einer Registerschaltung RGi gemäß dem H-Pegel oder dem L-Pegel des Adressensignalbits Ai gesetzt.
  • Für die verbleibenden Register RGn bis RG (i + 1) und RG (i – 1) bis RGO in der Modusregisterschaltung 30 sind die Adressensignalbits auf L-Pegel, und die Daten, die zu dem L-Pegel korrespondieren, werden gesetzt. Mit dem Setzen der Positionsinformation PI können such andere Operationsparameter gesetzt werden.
  • Bei einem Systemzurücksetzen oder Einschalten werden die Spaltenzugriffszeit CL und die Burstlänge BL durch den Controller gesetzt. Zu diesem Zeitpunkt kann gleichzeitig die Positionsinformation PI gesetzt werden.
  • 11 zeigt ein schematisches Diagramm einer Anordnung eines Bereichs, der das Setzens der Positionsinformation PI in einem Controller CTL betrifft. In 11 enthält der Controller CTL eine Positionsinformationstabelle 30 zum Speichern der Positionsinformation der jeweiligen Speicher, einen zentralen Steuerbereich 32 zum Steuern des Zugriffs und anderer Funktionen auf einen Speicher innerhalb des Verarbeitungssystems, einen Initialisierungssteuerbereich 34 zur Übertragung der Positionsinformation an jeden Speicher gemäß der Initialisierungsanweisung von dem zentralen Steuerbereich 32 und gemäß der Positionsinformation, die in der Positionsinformationstabelle 30 gespeichert ist, und eine Eingabe/Ausgabe-Schnittstelle 36, die als eine Schnittstelle zwischen den Speichern und dem Initialisierungssteuerbereich 34 und dem zentralen Steuerbereich 32 dient.
  • Die Positionsinformationstabelle 30 speichert entsprechende Speichernummern und Positionsinformation PIO bis PIn, die zu den entsprechenden Speichern MDO bis MDn korrespondiert, in Form einer Tabelle. Der Initialisierungssteuerbereich 34 greift auf die
  • Speichernummer und die korrespondierende Positionsinformation zu, die in der Positionsinformationstabelle 30 gespeichert ist, und setzt Positionsinformation PI für jeden Speicher gemäß einer Initialisierungsfolge-Ausführungsanweisung von dem zentralen Steuerbereich 32.
  • Wenn die Positionsinformation für die jeweiligen Speicher gesetzt wird, werden die Chipfreigabesignale/CEi nacheinander für jeden Speicher aktiviert, wodurch die Speicher MDO bis MDm nacheinander den Auswahlzustand annehmen, und zum Speichern der Positionsinformation PI wird ein Modusregistersetzbefehl geliefert. Bei dem Befehl CMD wird in dem Speicher bestimmt, daß ein gültiger Befehl vorliegt, wenn das Chipfreigabesignal/CEi im aktiven Zustand ist, so daß ein Decodieren des Befehls durchgeführt wird. Mit anderen Worten, wenn das Chipfreigabesignal deaktiviert ist, wird der Befehl CMD als ein NOP (No OPeration)-Befehl behandelt.
  • 12 zeigt ein Ablaufdiagramm für das Setzen der Positionsinformation des Controllers CTL. Die Operation des Setzens der Positionsinformation des Controllers CTL, wie in 11 gezeigt, wird im folgenden unter Bezugnahme auf 12 beschrieben.
  • Der zentrale Steuerbereich 32 bestimmt zuerst ob eine Notwendigkeit für das Durchführen der Initialisierung besteht (Schritt S1). Die Durchführung der Initialisierungsfolge ist bei dem Einschalten oder bei einem Systemzurücksetzen erforderlich. Wenn der zentrale Steuerbereich 32 bestimmt, daß eine Notwendigkeit für das Durchführen einer Initialisierungsfolge besteht, startet der zentrale Steuerbereich 32 die Initialisierung. Der Initialisierungssteuerbereich 34 setzt zuerst eine Speichernummer k, die einen Speicher auf einen Anfangswert „0” spezifiziert (Schritt S2). Anschließend wird die Positionsinformationstabelle 30 gemäß der Speichernummer k durchsucht, und eine Positionsinformation PIO des Speichers MDO, der durch die Speichernummer k bestimmt ist, gelesen (Schritt S3). Dann wird über die Eingabe/Ausgabe-Schnittstelle 36 ein Modusregistersetzbefehl an den Speicher MDO geliefert, und gleichzeitig wird die Positionsinformation PIO ausgesendet (Schritt S4).
  • Wenn die Positionsinformation gesetzt wird, wird ein Chipfreigabesignal/CE für den Speicher MDO aktiviert, der durch die Speichernummer k spezifiziert ist, während die Chipfreigabesignale/CE für die verbleibenden Speicher MD1 bis MDm in dem deaktivierten Zustand gehalten werden.
  • Wenn die Positionsinformation für den Speicher gesetzt wird, können anstelle der Aktivierung des Chipfreigabesignals/CEi ein Adressensignal zur Spezifizierung eines Speichers sowie ein Chipfreigabesignal/CE gemeinsam für die Speicher bereitgestellt werden. In diesem Fall werden das Chipfreigabesignal/CE und die Speicheradresse, die einen Speicher spezifiziert, gemeinsam an die Speicher MDO bis MDm geliefert. In dem durch die Speicheradresse bestimmten Speicher erfolgt das Setzen der Positionsinformation für ein bestimmtes Register (RGi) des Modusregisters gemäß der Aktivierung des Chipfreigabesignals/CE. In diesem Fall ist es jedoch erforderlich, in jedem Speicher einen Decoder zum Decodieren eines einen Speicher spezifizierenden Adressensignals bereitgestellen. Wenn die Positionsinformation PIO für den Speicher MDO gesetzt ist, wird bestimmt, ob die Speichernummer k den letzten Speicher MDm kennzeichnet (Schritt S5). Mit der anfänglichen Setzoperation-Positionsinformation wird die Speichernummer k auf 0 gesetzt, so daß die Verarbeitung bei Schritt S7 fortgesetzt wird, um die Speichernummer um 1 zu inkrementieren, und springt auf Schritt S3 zurück (Schritt S7). Anschließend werden die Operationen von Schritt S3 bis S5 und von S7 wiederholt durchgeführt, bis die Positionsinformation für den letzten Speicher gesetzt ist.
  • In Schritt S5 endet das Setzen der Positionsinformation PI für die Speicher MDO bis MDm (Schritt S6), wenn bestimmt wird, daß die Positionsinformation für den letzten Speicher gesetzt ist. Anschließend wird auf eine andere Verarbeitung gewartet.
  • Wenn das System aufgebaut wird, wird mit der Programminitialisierung an den Controller in der Informationstabelle 30 gemäß 11 auch die Positionsinformation gespeichert. Alternativ können die Speicher und die Positionsinformation in einer Tabellenform in einem ROM (Read Only Memory) im voraus programmiert werden. In diesem Fall, wenn das System aufgebaut wird, sind die Positionsinformation und die Speichernummer für jeden Speicher immer eindeutig gemäß der Position relativ zu dem Controller Bestimmt (zum Beispiel gemäß der Position eines Speichermontagesockels).
  • Wenn das Setzen der Positionsinformation PI unter Verwendung des Controllers erfolgt, kann darüber hinaus gleichzeitig eine Verzögerung des Latchspeicherübertragungs-Anweisungssignals ZLTTR relativ zu einer Flanke eines Taktsignals in ähnlicher Weise gemäß dem Verzögerungsausmaß gesetzt werden, mit dem die Daten gesetzt werden, die in einer spezifischen Registerschaltung gespeichert sind. Speziell, wie in 13 gezeigt, empfängt eine variable Verzögerungsschaltung 40 ein Ausgangssignal ZLTTRF von der NAND-Schaltung 14 gemäß 4, um ein Latchspeicherübertragungs-Anweisungssignal ZLTTR zu erzeugen. Die Verzögerung der variablen Verzögerungsschaltung 40 wird gemäß den Verzögerungssetzdaten DL von einer Registerschaltung (nicht gezeigt) eingestellt.
  • Durch Verwendung der variablen Verzögerungsschaltung 40, wie in 13 gezeigt, kann die Aktivierungstaktgebung des Latchspeicherübertragungs-Anweisungssignals ZLTTR von der steigenden Flanke und der fallenden Flanke des internen Taktsignals verzögert werden, und wie in 3 gezeigt, eine ausreichende Setz- und Haltezeit in Bezug auf die Latchspeicherdaten DILO und DIL1 sichergestellt werden, um interne Schreibdaten stabil zu erzeugen.
  • 14 zeigt ein schematisches Diagramm einer zweiten Anordnung der Positionsinformationserzeugungsschaltung. In 14 sind die Speicher MDO bis MD3 auf einem anderen Motherboard (Hauptplatine) 50 angeordnet. Die Speicher MDO bis MD3 sind Speichermodule und enthalten eine Mehrzahl von Speicherchips CH. Jeder der Speicherchips CH hat die in 1 gezeigte Anordnung.
  • Die Speicher MDO bis MD3 sind derart angeordnet, daß ihre jeweiligen Abstände relativ zu dem Controller in dieser Reihenfolge größer werden, also der Abstand zum Speicher MD3 am größten ist.
  • Die Positionsinformations-Setzanschlüsse 55 der Speicher MDO und MD1 sind mit einer Onboard-Masselinie 51 verbunden. Die Positionsinformations-Setzanschlüsse 55 der Speicher MD2 und MD3 sind mit einer Onboard-Leistungsversorgungsleitung 52 verbunden. Für die Speicher MDO und MDI wird folglich in fester Art und Weise Positionsinformation PI auf den L-Pegel gesetzt, während für die Speicher MD2 und MD3 die Positionsinformation PI in fester Weise auf den H-Pegel gesetzt wird.
  • Bei der in 14 gezeigten Anordnung ist es folglich für den Controller nicht unbedingt erforderlich, die Positionsinformation bezüglich jedes Speichers MDO bis MD3 zu setzen. Der Positionsinformations-Setzanschluß eines Modulmontagesockels (nicht gezeigt), der auf dem Motherboard 50 angeordnet ist, ist fest mit einer Masseleitung oder einer Leistungsversorgungsleitung gemäß dem Abstand in Bezug auf den Controller verbunden. Folglich wird in dem Speicherchip CH die Positionsinformation PI über einen bestimmten Anschluß geliefert, und nach dem Einschalten eine feste Positionsinformation PI zu jeder Zeit erzeugt. Folglich ist es für den Controller nicht erforderlich, die Initialisierungsfolge durchzuführen, um die Positionsinformation bei einem Systemreset oder bei einem Einschalten zu setzen, so daß das Positionsinformationssetzen vereinfacht wird.
  • Wie in 14 gezeigt, wenn ein Positionsinformationssetzanschluß mit der Masseleitung 51 oder der Leistungsversorgungsleitung 52 beim Aufbauen eines Motherboards 50 verbunden wird, ist eine Registerschaltung zum Halten der Positionsinformation nicht unbedingt erforderlich, und folglich kann der Bereich, der durch den Positionsinformationserzeugungsbereich belegt wird, innerhalb des Speicherchips eingespart werden.
  • 15 zeigt eine Impulsübersicht einer Operation der dritten Anordnung der Positionsinformations-Erzeugungsschaltung. In der Operation des Setzens der Positionsinformation, wie in 15 gezeigt, wird zum Beispiel ein Modusregistersetzbefehl MRS geliefert, und dann der Logikpegel eines bestimmten Signals mit dem nachfolgenden Anstieg des Taktsignals CLK bestimmt, und die Positionsinformation PI erzeugt. In 15 wird ein Datenstrobesignal DQS als ein derartiges spezifisches Signal verwendet.
  • Bezugnehmend auf die Impulsübersicht gemäß 15 ist für die Speicher MDO und MD1 das Datenstrobesignal DQS bei der steigenden Flanke des Taktsignals CLK auf H-Pegel gesetzt, und die Positionsinformation PI ist auf L-Pegel gesetzt. Andererseits ist in den Speichern MD2 und MD3 das Datenstrobesignal DQS auf L-Pegel bei der steigenden Flanke des Taktsignals CLK, so daß die Positionsinformation PI auf H-Pegel gesetzt wird.
  • Die Ausbreitungszeit eines Signals/Daten wird nur um etwa einen Taktzyklus des Taktsignals CLK verzögert. Wenn das Datenstrobesignal DQS weiter verzögert wird und den H-Pegel bei der steigenden Flanke des Taktsignals CLK erreicht, wird die Ausbreitungszeit des Signals/Daten gleich einem Taktzyklus des Taktsignals CLK oder länger, und eine genaue Daten Latchspeicherübertragung kann nicht gewährleistet werden. Folglich kommt ein derartiger Zustand nicht in Betracht. Eine genaue Datenübertragung wird für den Fall gewährleistet, daß zum Beispiel das Datenstrobesignal DQS in der Phase um etwa ±50% in Bezug auf das Taktsignal CLK verschoben ist.
  • 16 zeigt ein Diagramm einer beispielhaften Anordnung einer Positionsinformations-Erzeugungsschaltung, die eine Positionsinformationsdetektionsfunktion aufweist, wie in 15 gezeigt. In 16 enthält die Positionsinformations-Erzeugungsschaltung 7 eine Eintakt-Verzögerungsschaltung 60 zur Verzögerung eines Modusregistersetz-Anweisungssignals ØMRS von einem Befehlsdecoder 4 um eine Taktzykluszeitperiode eines Taktsignals CLK, eine Impuls-Erzeugungsschaltung 61 zur Erzeugung eines monostabilen Impulssignals in Antwort auf das Ansteigen eines Ausgangssignals von der Eintakt-Verzögerungsschaltung 60, und eine Latchspeicherschaltung 62 zur Übernahme des Datenstrobesignals DQS und zur Erzeugung von Positionsinformation PI in Antwort auf ein Ausgangssignal MRLT von der Impuls-Erzeugungsschaltung 61.
  • Die Impulserzeugungsschaltung 61 erzeugt ein monostabiles Impulssignal MRLT in Antwort auf das Ansteigen des Ausgangssignals von der Eintakt-Verzögerungsschaltung 60. Folglich wird das monostabile Impulssignal MRLT aktiviert, wenn seit Zuführung des Modusregistersetzbefehls ein Taktzyklus vergangen ist.
  • Die Latchspeicherschaltung 62 enthält einen Inverter 62a zum Invertieren eines Resetsignals RST, eine OR-Schaltung 62b, die das monostabile Impulssignal MRLT und das Resetsignal RST empfängt, und eine AND-Schaltung 62c, die ein Ausgangssignal vom Inverter 62a und ein Datenstrobesignal DQS empfängt, ein Dreistufen-Inverterpuffer 62e, das aktiviert wird, wenn ein Ausgangssignal von der OR-Schaltung 62b auf H-Pegel ist, zum Invertieren eines Ausgangssignals von der AND-Schaltung 62c, einen Inverter 62f zum Invertieren eines Ausgangssignals von dem Dreistufen-Inverterpuffer 62e, einen Inverter 62d zum Invertieren des Ausgangssignals von der OR-Schaltung 62b, und ein Dreistufen-Inverterpuffer 62g, das aktiviert wird, wenn ein Ausgangssignals von dem Inverter 62d auf H-Pegel ist, um ein Ausgangssignal von dem Inverter 62f an einen Eingang des Inverters 62f zu übertragen. Die Positionsinformation wird an einen Ausgang des Inverters 62g ausgegeben.
  • Das Resetsignal RST wird bei einem Systemreset oder bei einem Einschalten aktiviert. Im folgenden wird unter Bezugnahme auf die Impulsübersicht in 17 eine Operation der Positionsinformationserzeugungsschaltung gemäß 16 beschrieben.
  • Wenn die Positionsinformation gesetzt wird, ist eine vorgeschriebene Initialisierungsoperation eines internen Schaltungsknotens bereits beendet, und Positionsinformation PI wird durch das Resetsignal RST auf H-Pegel gesetzt. Nach Beendigung der Resetoperation ist das Resetsignal RST auf L-Pegel. Bis ein mono-stabiles Impulssignal MRLT von der Impuls-Erzeugungsschaltung 61 ausgegeben wird, ist das Ausgangssignal der OR-Schaltung 62b auf L-Pegel, und da das dreistufige Inverterpuffer 62e im hochohmigen Ausgangszustand ist, wird die Übertragung des Datenstrobesignals DQS verhindert, und der H-Pegel der Positionsinformation durch eine Latchspeicherschaltung gehalten, die durch das Dreizustands-Inverterpuffer 62g und den Inverter 62f gebildet wird.
  • Wenn ein Modusregistersetzbefehl geliefert wird, hält der Befehlsdecoder 4 das Modusregistersetz-Anweisungssignal ØMRS in dem aktiven Zustand für eine vorgeschriebene Zeitperiode. Dieses Modusregistersetz-Anweisungssignal ØMRS wird um eine Taktzykluszeitperiode durch die Eintakt-Verzögerungsschaltung 60 verzögert und dann ausgegeben. In einem Taktzyklus, bei dem das Modusregistersetzbefehl geliefert wird, wird kein monostabiler Impuls MRLT erzeugt, so daß in der Latchspeicherschaltung 62 das Ausgangssignal der OR-Schaltung 62b auf den L-Pegel ist, und das Dreizustands-Inverterpuffer 62e ist im hochohmigen Ausgabezustand. Selbst wenn das Ausgangssignal von der AND-Schaltung 62c sich gemäß dem Datenstrobesignal DQS ändert, ändert sich nicht das Ausgangssignal PI von der Latchspeicherschaltung 62.
  • Wenn ein Taktzyklus seit der Lieferung des Modusregistersetzbefehls verstrichen ist, erzeugt die Impulserzeugungsschaltung 61 ein monostabiles Impulssignal MRLT gemäß einem Ausgangssignal von der Eintakt-Verzögerungsschaltung 60. Gemäß dem monostabilen Impulssignal MRLT wird das Dreistufen-Inverterpuffer 62g deaktiviert und der hochohmige Ausgabezustand in der Latchspeicherschaltung 62 erreicht, und der verriegelte Zustand der Latchspeicherschaltung 62 wird freigegeben.
  • Gemäß diesem Impulssignal MRLT erreicht darüber hinaus das Ausgangssignal der OR-Schaltung 62b den H-Pegel, und das Dreistufen-Inverterpuffer 62e wird aktiviert, und die Positionsinformation PI ändert sich gemäß dem Ausgangssignal der AND-Schaltung 62c. Folglich wird das Datenstrobesignal DQS bei dem Anstieg des Taktsignals CLK, über die AND-Schaltung 62c und das Dreistufen-Inverterpuffer 62e übernommen und Positionsinformation PI gesetzt.
  • Wenn das monostabile Impulssignal MRLT auf L-Pegel zurückkehrt, erreicht das Ausgangssignal von der OR-Schaltung 62b den L-Pegel, und das Dreistufen-Inverterpuffer 62e erreicht den hochohmigen Ausgabezustand. Andererseits wird der Dreizustands-Inverter 62g aktiviert, und die Latchspeicherschaltung wird durch den Inverter 62f und den Dreistufen-Inverterpuffer 62g gebildet, und übernommene Positionsinformation PI wird verriegelt.
  • Speziell geht bei der steigenden Flanke des Taktsignals CLK die Positionsinformation PI auf L-Pegel, wenn das Datenstrobesignal DQS auf H-Pegel ist. Andererseits bleibt bei der steigenden Flanke des Taktsignals CLK die Positionsinformation PI auf H-Pegel, wenn das Datenstrobesignal DQS auf L-Pegel ist.
  • Wie in 17 gezeigt, wird die Positionsinformation PI auf L-Pegel gesetzt (PI-Zustand (I)), wenn die Verzögerungszeit des Datenstrobesignals DQS kurz ist (DQS-Zustand (I)), und die Positionsinformation PI wird auf H-Pegel des Reset-Zustands (PI-Zustand (II)) gehalten, wenn die Verzögerungszeit des Datenstrobesignals DQS lang ist (DQS-Zustand (II)).
  • Durch Setzen der Positionsinformation gemäß der Verzögerungszeit in jedem der Speicher kann die Positionsinformation in jedem Speicher genau gesetzt werden, selbst wenn die Systemkonfiguration und die Signalausbreitungsverzögerung geändert werden.
  • Für den Fall, daß die Verzögerungsschaltung 62 darüber hinaus ein Modusregister ist, das in einer Modusregisterschaltung enthalten ist, kann eine Anordnung verwendet werden, bei der der Modusregistersetzbefehl CMD als Befehl geliefert wird, zusammen mit einem Adressensignalbit Ai, das dieses Modusregister spezifiziert, und ein Modusregistersetz-Anweisungssignal ØMRS wird aktiviert, wenn das Adressensignalbit Ai auf H-Pegel gesetzt ist. In diesem Fall wird das Modusregistersetz-Anweisungssignal ØMRS nur in dem Modus zum Setzen der Positionsinformation aktiviert, so daß die Positionsinformation mit hoher Genauigkeit übernommen und verriegelt werden kann, ohne die Speicherdaten in den anderen Registerschaltungen zu beeinflussen.
  • Wie oben beschrieben, wird in der dritten Anordnung der Positionsinformations-Erzeugungsschaltung die Positionsinformation in einem spezifischen Operationsmodus erzeugt, indem ein Datenstrobesignal als ein spezifisches Taktgebungsdetektionssignal verwendet wird, und indem der Logikpegel des Datenstrobesignals DQS bei der steigenden Flanke eines Taktsignals bestimmt wird. Folglich kann die Positionsinformation für jeden Speicher gemäß der Signalausbreitungsverzögerung jedes Speichers erzeugt und die Last für den Controller reduziert werden.
  • Die Positionsinformation kann in jedem Speicher mit hoher Genauigkeit gesetzt werden, selbst wenn sich die Last auf dem System-bus und die Ausbreitungszeit eines Signals/Daten in Bezug auf jeden Speicher ändern. Darüber hinaus kann die Positionsinformation mit hoher Genauigkeit in jedem Speicher erzeugt werden, selbst wenn die Speicheranzahl sich aufgrund einer Systemerweiterung ändert.
  • In der oben gegebenen Beschreibung wird ein Datenstrobesignal DQS verwendet, um die Positionsinformation zu erzeugen. Anstelle des Datenstrobesignal DQS kann jedoch zum Beispiel ein spezifisches Datenbit verwendet werden, und irgendein Signal kann verwendet werden, solange es einen großen Einfluß durch die Ausbreitungszeit zeigte.
  • 18 zeigt eine Impulsübersicht einer Operation von Speichern gemäß der vierten Anordnung der Positionsinformations-Erzeugungsschaltung 7. 18 zeigt eine Positionsinformations-Erzeugungsoperation in den Speichern MDO bis MD3. Diese Speicher MDO bis MD3 sind in dieser Reihenfolge relativ zu dem Controller angeordnet, wobei der Speicher MDO dem Controller am nächsten ist.
  • Wenn ein Schreibbefehl geliefert wird, der eine Datenschreiboperation anweist (durch den L-Pegel des Signals/WE gekennzeichnet), wird in einem nachfolgenden Taktzyklus der Logikpegel des Datenstrobesignals DQS identifiziert, und die Positionsinformation gemäß diesem identifizierten Logikpegel er-zeugt. Gemäß dieser erzeugten Positionsinformation wird ein Latchspeicherübertragungs-Anweisungssignal ZLTTR erzeugt. In den Speichern MDO und MD1 ist bei einer Datenschreiboperation das Datenstrobesignal DQS folglich bei der steigenden Flanke eines Taktsignals CLK in dem nachfolgenden Taktzyklus nach Lieferung des Schreibbefehls auf H-Pegel, und das Latchspeicherübertragungs-Anweisungssignal ZLTTR wird in Antwort auf das Fallen des Taktsignals CLK in diesem Taktzyklus erzeugt.
  • Andererseits, da in den Speichern MD2 und MD3 die jeweilige Ab-stände zu dem Controller größer sind, ist das Datenstrobesignal DQS auf L-Pegel bei der steigenden Flanke des Taktsignals CLK in dem nachfolgenden Taktzyklus nach Erhalten des Schreibbefehls. Folglich wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR in Synchronisation mit der steigenden Flanke des Taktsignals CLK in den nachfolgenden Taktzyklen erzeugt.
  • Wie in 18 gezeigt, kann in der Datenschreiboperation durch regelmäßiges Identifizieren des Logikpegels des Datenstrobesignals zur Erzeugung der Positionsinformation die Erzeugung der internen Schreibdaten mit hoher Genauigkeit erfolgen, selbst wenn die Ausbreitungszeit eines Signals/Daten sich aufgrund einer Änderung der Systemlast ändert.
  • 19 zeigt ein Diagramm einer beispielhaften Anordnung der vierten Modifikation der Positionsinformations-Erzeugungsschaltung 7. In 19 enthält die Positionsinformations-Erzeugungsschaltung 7 eine Eintakt-Verzögerungsschaltung 70 zur Verzögerung eines Schreiboperationsmodus-Anweisungssignals Øwr von einem Befehlsdecoder 4 um einen Taktzyklus des Taktsignals CLK, eine Impuls-Erzeugungsschaltung 71 zur Erzeugung eines monostabilen Impulses in Antwort auf das Steigen eines Ausgangs-signals von der Eintakt-Verzögerungsschaltung 70, und eine Latchspeicherschaltung 72 zur Übernahme und Verriegelung eines Datenstrobesignals in Antwort auf ein Impulssignal WRLT von der Impuls-Erzeugungsschaltung 71.
  • Wenn ein Befehl CMD ein Schreibbefehl ist, der ein Datenschreiben anweist (der Zustand, bei dem ein Schreibfreigabesignal/WE auf L-Pegel ist, wie in 18 gezeigt), aktiviert der Befehlsdecoder 4 das Schreiboperationsmodus-Anweisungssignal Øwr in Antwort auf das Steigen des Taktsignals CLK.
  • Die Eintakt-Verzögerungsschaltung 70 verzögert dieses Schreiboperationsmodus-Anweisungssignal Øwr um einen Taktzyklus. In Antwort auf das Steigen des Taktsignals CLK in dem nachfolgenden Taktzyklus nach Erhalten des Schreibbefehls, steigt das Ausgangssignal von der Eintakt-Verzögerungsschaltung 70 auf H-Pegel.
  • Da die Impulserzeugungsschaltung 71 einen monostabilen Impuls in Antwort auf das Steigen des Ausgangssignals von der Eintakt-Verzögerungsschaltung 70 erzeugt, wird das Impulssignal WRLT von der Impuls-Erzeugungsschaltung 71 in dem nachfolgenden Taktzyklus nach Lieferung des Schreibbefehls erzeugt.
  • Die Latchspeicherschaltung 72 enthält einen Inverter 72a zum Invertieren des Impulssignals WRLT von der Impuls-Erzeugungsschaltung 71, ein Dreistufen-Inverterpuffer 72b, das in Antwort auf dieses Impulssignal WRLT aktiviert wird, um das Datenstrobesignal DQS zu invertieren und das invertierte Signal bei Aktivierung auszugeben, einen Inverter 72c zum Invertieren eines Ausgangssignals von dem Dreistufen-Inverterpuffer 72b, und einen Dreistufen-Inverterpuffer 72d, das aktiviert wird, wenn ein Ausgangssignal von dem Inverter 72a auf H-Pegel ist, um das Ausgangssignal von dem Inverter 72c zu invertieren und das in-vertierte Signal bei Aktivierung an einen Eingang des Inverters 72c zu übertragen.
  • Die Positionsinformation PI wird am Eingang des Inverters 72c erzeugt, und diese Positionsinformation PI wird durch das Dreistufen-Inverterpuffer 72d während eines normalen Betriebs gesteuert. Die Dreistufen-Inverterpuffer 72b und 72d sind in einem hochohmigen Ausgabezustand, wenn sie deaktiv sind. Eine Latchspeicherschaltung ist durch den Inverter 72c und das Dreistufen-Inverterpuffer 72d im aktiven Zustand gebildet. Im folgenden wird unter Bezugnahme auf die Impulsübersicht nach 20 eine Operation der Positionsinformations-Erzeugungsschaltung 7 gemäß 19 erklärt.
  • Wenn ein Schreibbefehl geliefert wird, wird das Schreiboperationsmodus-Anweisungssignal Owr in Synchronisation mit dem Anstieg des Taktsignals CLK aktiviert, und die Eintakt-Verzögerungsschaltung 70 verzögert das Schreiboperationsmodus-Anweisungssignal Øwr um einen Taktzyklus. Folglich wird das Impulssignal WRLT von der Impuls-Erzeugungsschaltung 72 in Antwort auf das Ansteigen des Taktsignals CLK im nächsten Taktzyklus aktiviert.
  • Gemäß der Erzeugung des Impulssignals WRLT wird das Dreistufen-Inverterpuffer 72b in der Latchspeicherschaltung 72 aktiviert, das Datenstrobesignal DQS invertiert und das invertierte Signal überträgt. Folglich wird das Datenstrobesignal DQS in die Latchspeicherschaltung 72 übernommen und der Zustand der Positionsinformation PI gemäß dem Datenstrobesignal DQS be-stimmt.
  • Wenn das Impulssignal WRLT den L-Pegel annimmt, wird das Dreistufen-Inverterpuffer 72b deaktiviert, und geht auf den hochohmigen Ausgabezustand, wohingegen das Dreistufen-Inverterpuffer 72d aktiviert wird, und als Inverter arbeitet, und die Latchspeicherschaltung 72 den Latchspeicherstatus annimmt.
  • Die Positionsinformation PI ist ein invertiertes Signal dieses übernommen Datenstrobesignals DQS. Wenn die Positionsinformation PI auf L-Pegel ist, wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR in Antwort auf das Fallen des Taktsignals CLK in diesem Taktzyklus (Zustand (I)) aktiviert, während andererseits das Latchspeicherübertragungs-Anweisungssignal ZLTTR in Antwort auf das Steigen des Taktsignals CLK im nächsten Taktzyklus (Zustand (II)) erzeugt wird, wenn die Positionsinformation PI auf H-Pegel ist.
  • Wenn der Schreibbefehl geliefert wird, wird das Schreiboperationsmodus-Anweisungssignal Øwr erneut aktiviert, und eine ähnliche Operation durchgeführt. Im nächsten Taktzyklus wird die Positionsinformation gemäß dem Logikpegel des Datenstrobesignals DQS erzeugt, und das Latchspeicherübertragungs-Anweisungssignal ZLTTR wird gemäß der erzeugten Positionsinformation generiert.
  • Für jede Datenschreiboperation wird folglich regelmäßig Positionsinformation erzeugt, so daß die Daten Latchspeicherübertragungstaktgebung gemäß der Betriebsumgebung genau eingestellt werden kann, und die internen Schreibdaten mit hoher Genauigkeit übertragen werden können.
  • Wie oben beschrieben, wird gemäß dem ersten Ausführungsbeispiel der Erfindung die Daten Latchspeicherübertragungstaktgebung gemäß der Position des Speichers in Bezug auf den Controller eingestellt, so daß die Verriegelung und die Übertragung der internen Schreibdaten mit hoher Genauigkeit durchgeführt werden kann, selbst wenn die Ausbreitungszeit sich für jeden Speicher unterscheidet.
  • Zweites Ausführungsbeispiel
  • 21 zeigt ein schematisches Diagramm einer Anordnung einer Eingabesteuerschaltung 8 gemäß dem zweiten Ausführungsbeispiel der Erfindung. In der Eingabesteuerschaltung 8, wie in 21 gezeigt, wird ein Latchspeicherübertragungs-Anweisungssignal ZLTTR gemäß einer Zweibit-Positionsinformation erzeugt. In 21 enthält die Eingabesteuerschaltung 8 eine variable Verzögerungsschaltung 80 zur Verzögerung eines Taktsignals CLK gemäß der Positionsinformation PIO, und eine Impulserzeugungsschaltung 82 zur Erzeugung des Latchspeicherübertragungs-Anweisungssignals ZLTTR gemäß einem Ausgangssignal CLKD von der variablen Verzögerungsschaltung 80, einer Positionsinformation PI1 und eines Schreibaktivierungssignals WRT.
  • Die variable Verzögerungsschaltung 80 enthält eine Verzögerungsschaltung 80a zur Verzögerung des Taktsignals CLK (ein internes Taktsignal CLKi), um eine vorgeschriebene Zeitperiode, einen Inverter 80b zum Invertieren der Positionsinformation PIO, eine NAND-Schaltung 80c, die ein Ausgangssignal von der Verzögerungsschaltung 80a und Positionsinformation PIO empfängt, eine NAND-Schaltung 80d, die ein Ausgangssignal von dem Inverter 80b und das Taktsignal CLK empfängt, und eine NAND-Schaltung 80e, die Ausgangssignale von den NAND-Schaltungen 80d und 80c empfängt, um das Ausgangssignal CLKD zu erzeugen.
  • Wenn Positionsinformation PIO auf H-Pegel gesetzt ist, geht das Ausgangssignal von dem Inverter 80b auf L-Pegel, und das Ausgangssignal von der NAND-Schaltung 80d wird auf H-Pegel fixiert, während die NAND-Schaltungen 80c und 80e jeweils als Inverter arbeiten und das Taktsignal CLK verzögern, um das Ausgangssignal CLKD zu erzeugen.
  • Wenn die Positionsinformation PIO auf L-Pegel ist, ist das Ausgangssignal von der NAND-Schaltung 80c auf H-Pegel fixiert, und das Ausgangssignal von dem Inverter 80b geht auf H-Pegel. In diesem Fall wird folglich das Taktsignal CLK mit einer Verzögerung der Gateverzögerung von den NAND-Schaltungen 80d und 80c ausgegeben.
  • Die Pulserzeugungsschaltung 82 enthält eine EXNOR-Schaltung 82a, die das Ausgangssignal CLKD von der variablen Verzögerungsschaltung 80 und Positionsinformation PI1 empfängt, eine invertierende Verzögerungsschaltung 82b zum Invertieren und Verzögern eines Ausgangssignals von der EXNOR-Schaltung 82a um eine vorgeschriebene Zeitperiode, und eine NAND-Schaltung 82c, die das Ausgangssignal von der EXNOR-Schaltung 82a, ein Ausgangssignal von der invertierenden Verzögerungsschaltung 82b und ein Schreibaktivierungssignal WRT empfängt, um das Latchspeicherübertragungs-Anweisungssignal ZLTTR zu erzeugen.
  • Wenn die Positionsinformation PI1 auf H-Pegel ist, arbeitet die EXNOR-Schaltung 82a als Pufferschaltung und erzeugt ein Ausgangssignal gemäß dem Ausgangssignal CLKD von der variablen Verzögerungsschaltung 80. Andererseits, wenn die Positionsinformation PI1 auf L-Pegel ist, arbeitet die EXNORSchaltung 82a als Inverter und invertiert das Ausgangssignal CLKD von der variablen Verzögerungsschaltung 80.
  • Die invertierende Verzögerungsschaltung 82b und die NAND-Schaltung 82c arbeiten als impulserzeugende Schaltung zur Erzeugung eines monostabilen Impulses in Antwort auf das Ansteigen des Ausgangssignals von der EXNOR-Schaltung 82a, wenn das Schreibaktivierungssignal WRT aktiviert ist. Folglich wird in dieser Impulserzeugungsschaltung 82 bestimmt, bei welcher der steigenden und fallenden Flanken das Ausgangssignal CLKD von der variablen Verzögerungsschaltung 80 ein Impuls basierend auf der Positionsinformation PI1 erzeugt werden soll.
  • 22 zeigt eine Impulsübersicht einer Operation der Eingabesteuerschaltung 8 nach 21. Die Operation der Eingabesteuerschaltung 8 nach 21 wird im folgenden unter Bezugnahme auf 22 beschrieben. PIO = PI1 = L-Pegel: (1)
  • Wenn die Positionsinformation PIO und PI1 beide auf den L-Pegel gesetzt sind, erzeugt die variable Verzögerungsschaltung 80 ein Ausgangssignal CLKD gemäß dem Taktsignal CLK, und die Pulserzeugungsschaltung 82 erzeugt ein Impulssignal mit der Aktivierung des Schreibaktivierungssignals WRT in Antwort auf das Fallen des Ausgangssignals CLKD.
  • Für den Fall, daß ein Schreibbefehl im Taktzyklus #0 geliefert wird, wenn das Schreibaktivierungssignal WRT in Antwort auf das Fallen des Taktsignals CLK des Taktzyklus #1 aktiviert wird, wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR in Antwort auf das Fallen des Taktsignals CLK aktiviert. Die Aktivierung des Latchspeicherübertragungs-Anweisungssignals er-folgt in den Taktzyklen #1 und #2. Im folgenden sei angenommen, daß die Burstlänge vier ist, und daß das Schreibaktivierungssignal WRT zwei Taktzyklen lang im aktiven Zustand gehalten wird. PIO = H-Pegel und PI1 = L-Pegel: (2)
  • In diesem Zustand verzögert die variable Verzögerungsschaltung 80 das Taktsignal CLK mit einer Verzögerungszeit (80a) der Verzögerungsschaltung 80a und erzeugt das Ausgangssignal CLKD. In diesem Fall ist die Gateverzögerung vernachlässigt. Die Pulserzeugungsschaltung 82 erzeugt einen Impuls in Antwort auf das Fallen des Ausgangssignals CLKD von der variablen Verzögerungsschaltung 80.
  • Wenn folglich ein Schreibbefehl im Taktzyklus #0 geliefert wird, und das Schreibaktivierungssignal WRT in Antwort auf das Fallen des Taktsignals CLK im Taktzyklus #1 aktiviert wird, wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR nach der Verzögerungszeit τ (80a) des Verzögerungsschaltung 80a aktiviert. In ähnlicher Weise wird im Taktzyklus #2 das Latchspeicherübertragungs-Anweisungssignal ZLTTR nach der Verzögerungszeit τ (80a) nach dem Fallen des Taktsignals CLK aktiviert. PIO = L-Pegel und PI1 = H-Pegel: (3)
  • In diesem Zustand erzeugt die variable Verzögerungsschaltung 80 das Ausgangssignal CLKD gemäß dem Taktsignal CLK, und die Pulserzeugungsschaltung 82 erzeugt ein Impulssignal in Antwort auf das Ansteigen des Ausgangssignals CLKD.
  • Wenn folglich ein Schreibbefehl im Taktzyklus #0 geliefert wird, und wenn das Schreibaktivierungssignal WRT in Antwort auf das Fallen des Taktsignals CLK im Taktzyklus #1 aktiviert wird, wird das Latchspeicherübertragungs-Anweisungssignal in Antwort auf das Steigen des Taktsignals CLK im Taktzyklus #2 aktiviert. Da die Burstlänge vier ist, wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR in Antwort auf das Steigen des Taktsignals CLK im nächsten Taktzyklus #3 ebenso aktiviert. PIO = PI1 = H-Pegel: (4)
  • In diesem Zustand verzögert die variable Verzögerungsschaltung 80 das Taktsignal CLK um die Verzögerungszeit τ (80a) der Verzögerungsschaltung 80a und erzeugt ein Ausgangssignal CLKD. Die Pulserzeugungsschaltung 82 erzeugt ein Impulssignal in Antwort auf das Steigen des Ausgangssignals CLK.
  • Wenn ein Schreibbefehl im Taktzyklus #0 geliefert und ein Schreibaktivierungssignal WRT in Antwort auf das Fallen des Taktsignals CLK im Taktzyklus #1 aktiviert wird, wird das Latchspeicherübertragungs-Anweisungssignal ZLTTR aktiviert, wenn die Verzögerungszeit τ (80a) seit dem Anstieg des Taktsignals CLK in jedem der Taktzyklen #2 und #3 vergangen ist.
  • Durch Ändern der Werte der Positionsinformation PIO und PI1 jedes Speichers MDO bis MD3 kann die Taktgebung, bei der das Latchspeicherübertragungs-Anweisungssignal ZLTTR aktiviert wird, intern variiert werden. Folglich können die Latchspeichertaktgebungen innerhalb der Speicher gemäß den Abständen zu dem Steuer-gerät genau eingestellt werden. Selbst für den Fall, daß das Taktsignal CLK in ein höher getaktetes Geschwindigkeitstaktsignal modifiziert wird, und die Zeitdifferenz der Ausbreitungszeiten der Signale/Daten zwischen benachbarten Speichern signifikant an Bedeutung erlangt, kann der Schreibtakt der internen Daten mit hoher Genauigkeit gesetzt werden, indem Zweibit-Daten zur Erzeugung der Positionsinformation zur Einstellung der Verzögerung verwendet werden.
  • 23 zeigt ein Diagramm einer beispielhaften Anordnung einer Schaltung zur Erzeugung der Positionsinformation PIO und PI1. In 23 ist die Positionsinformations-Erzeugungsschaltung 7 durch Registerschaltungen RGi und RGj gebildet, die in einer Modusregisterschaltung 30 enthalten sind. Durch Setzen der jeweiligen gespeicherten Daten in den Registerschaltungen RGi und RGj in dieser Modusregisterschaltung gemäß einem Modusregistersetzbefehl, kann die Positionsinformation PIO und PI1 erzeugt werden.
  • Der Modusregistersetzbefehl wird von dem Controller geliefert, und die Zweibit-Positionsinformation wird in einem Tabellenspeicher 31, wie in 11 gezeigt, korrespondierend zu jeder Speichernummer gespeichert, und Positionsinformation PIO und PI1 für jeden Speicher wird in der Initialisierungsfolge unter der Steuerung durch den Controller gesetzt. Die Operation der Initialisierungsfolge zu diesem Zeitpunkt ist genauso wie gemäß dem Ablaufdiagramm nach 12. Folglich kann durch Verwendung der Modusregisterschaltung 30 die Positionsinformation gemäß der Position jedes Speichers mit hoher Genauigkeit unter der Steuerung des Controllers gesetzt werden.
  • 24 zeigt ein schematisches Diagramm einer Modifikation der Positionsinformations-Erzeugungsschaltung 7 zur Erzeugung einer Mehrbitpositionsinformation. In 24 wird die Positionsinformation PIO und PI1 über externe Anschlüsse 55a und 55b geliefert. In der in 24 gezeigten Anordnung sind speziell diese Positionsinformationssetzanschlüsse 55a und 55b mit einer Onboard-Versorgungsleitung und einer Onboard-Masseleitung gemäß einer assoziierten Speicherposition verbunden, bei einer Montage als ein Speichermodul auf dem Motherboard, wie in 14 gezeigt. Ein Sockel wird auf dem Board fix installiert, und mit der Montage des Sockels auf das Motherboard werden die Positionsinformationssetzanschlüsse jedes Sockels mit einer Masseleitung und einer Leistungsversorgungsleitung gemäß der Montageposition des Sockels im voraus verbunden. Folglich kann die Positionsinformation jedes Speichers durch einfaches Einführen in den Sockel beim Aufbau des Speichermoduls gesetzt werden.
  • In der vorangegangenen Beschreibung ist eine Zweibit-Positionsinformation als Positionsinformation verwendet worden. Die Positionsinformation mit einer größeren Anzahl von Bits, wie etwa eine Dreibitpositionsinformation oder eine Vierbitpositionsinformation kann ebenso verwendet werden, so-lange ein Anordnung zum Setzen der Mehrbitpositionsinformation in einer bestimmten Registerschaltung in einem Modusregistersetzmodus verwendet werden kann.
  • Gemäß dem oben beschriebenen zweiten Ausführungsbeispiel der Erfindung wird eine Mehrbitpositionsinformation gesetzt, und die Aktivierungstaktgebung des Latchspeicherübertragungs-Anweisungssignals wird für jeden der Speicher gesetzt, so daß die internen Schreibdaten mit hoher Genauigkeit erzeugt werden können. Folglich können selbst bei einem Hochgeschwindigkeitsbussystem, bei dem der Zyklus eines externen Taktsignals im wesentlichen gleich oder kürzer ist als die Ausbreitungszeit auf einem Daten-bus, die Daten mit hoher Genauigkeit übernommen werden, um interne Schreibdaten zu erzeugen, und eine stabile Speicheroperation sicher zu stellen.
  • Gemäß dem ersten und zweiten Ausführungsbeispiel wird darüber hinaus die interne Schreibdatenübertragung gemäß einem Datenübertragungs-Anweisungssignal durchgeführt, und die Aktivierungstaktgebung des Latchspeicherübertragungs-Anweisungssignals wird entsprechend der Speicherposition eingestellt. Folglich muß der Empfängerseite die Datenschreibtaktgebung nicht signalisiert werden, insbesondere nicht durch Setzen der Präambel des Datenstrobesignals DQS auf einen Zyklus, und die Datenschreiboperation kann für jeden Taktzyklus nacheinander für unterschiedliche Speicher erfolgen, da es nicht erforderlich ist, die Präambel des Datenstrobesignals für jeden der unterschiedlichen Speicher zu übertragen.
  • In der oben gegebenen Beschreibung wird ein Latchspeicherübertragungs-Anweisungssignal für den Schaltungsbereich erzeugt, um parallele Daten in einer Schaltung zu generieren, die intern seriell/parallel wandelt, in einer taktsynchronisierte DDR-Modus Halbleiterspeichervorrichtung. In einem SDR-Speicher, der in einem Einzeldatenratenmodus (Single Data Rate Mode) arbeitet, bei dem die Datenübertragung bei einer steigenden Flanke oder bei einer fallenden Flanke des Taktsignals erfolgt, für den Fall, daß die Datenschreiboperation in einem Burstmodus erfolgt, kann das oben beschriebene Latchspeicherübertragungs-Anweisungssignal an einen Schaltungsbereich geliefert werden, der eine Übernahme der Daten und eine Erzeugung der internen Schreibdaten vornimmt. Selbst in einem SDR-Modus DRAM kann unabhängig von der Speicherposition eine genaue Erzeugung der internen Schreibdaten in Synchronisation mit einem Hochgeschwindigkeitstaktsignal sichergestellt werden.
  • Mit anderen Worten, selbst bei einer Datenschreiboperation des SDR-Speichers können interne Schreibdaten gemäß einem internen Taktsignal übertragen werden. Folglich kann durch Einstellen der Aktivierungstaktgebung eines Schreibtreibers gemäß dem Latchspeicherübertragungs-Anweisungssignal das Datenschreiben mit hoher Genauigkeit selbst bei einem Hochgeschwindigkeitstakt erfolgen.
  • Wie oben beschrieben, wird gemäß der Erfindung die Taktgebung, bei der die internen Schreibdaten erzeugt werden, gemäß der Positionsinformation des Speichers in Abhängigkeit von der Speicherposition eingestellt. Selbst für den Fall, daß die Ausbreitungszeit eines Signals/Daten im wesentlichen gleich der Zykluszeit eines Taktsignals wird, können interne Schreibdaten mit hoher Genauigkeit erzeugt, und ein stabiler Betrieb des Speichers sichergestellt werden.

Claims (13)

  1. Halbleiterspeichervorrichtung zum Betrieb gemäß einem Steuersignal (CMD) von einem Controller (CTL), enthaltend eine Positionsinformations-Erzeugungsschaltung (7) zur Erzeugung einer Positionsinformation (PI; PIO, PI1), die eine Position eines Speichers relativ zu einem Controller anzeigt; eine Erzeugungsschaltung (8) für ein Datenübertragungs-Anweisungssignal zur Bestimmung eines Zeitpunktes zum Empfangen von Daten von dem Controller (CTL), um gemäß der von der Positionsinformations-Erzeugungsschaltung (7) erzeugten Positionsinformation (PI; PIO, PI1) und einem von dem Controller (CTL) übertragenen Schreibanweisungssignal (/WE) ein Datenübertragungs-Anweisungssignal zu erzeugen; und eine Eingabeschaltung (9; 924, 925) zur Erzeugung von internen Datengemäß dem Datenübertragungs-Anweisungssignal, die mit den Daten von dem Controller (CTL) korrespondieren.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Positionsinformations-Erzeugungsschaltung (7) eine Registerschaltung (RGi; RGi, RGj) aufweist, zum Übernehmen und Speicherung von Positionsinformation (PI; PIO, PI1).
  3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Positionsinformations-Erzeugungsschaltung (7) Positionsinformation (PI; PIO, PI1) gemäß Daten erzeugt, die extern an einen vorbestimmten Anschluß (55; 55a, 55b) angelegt sind.
  4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung konfiguriert ist, um in Synchronisation mit einem Taktsignal (CLK) zu arbeiten, und die Positionsinformations-Erzeugungsschaltung (7) eine Schaltung (60, 61, 62; 70, 71, 72) enthält, zur Erzeugung der Positionsinformation (PI; PIO, PI1) gemäß einer Phasenbeziehung zwischen einem vorgeschriebenen von dem Controller angelegten Signal (DQS) und dem Taktsignal.
  5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung konfiguriert ist, um in Synchronisation mit einem Taktsignal (CLK) zu arbeiten, und die Positionsinformations-Erzeugungsschaltung (7) die Positionsinformation (PI) gemäß einem Logikpegel eines vorgeschriebenen Signals (DQS) erzeugt, das von dem Controller (CTL) an einem Übergangspunkt des Taktsignals angelegt wird.
  6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung konfiguriert ist, um in Synchronisation mit einem Taktsignal (CLK) zu arbeiten, und die Positionsinformations-Erzeugungsschaltung (7) ein vor-geschriebenes Signal (DQS), das in Synchronisation mit dem Taktsignal von dem Controller (CTL) angelegt wird, in Antwort auf eine Positionsinformations-Setzanweisung, die von dem Controller angelegt wird, übernimmt und eine Positionsinformation (PI) gemäß dem übernommenen vorgeschriebenen Signal erzeugt.
  7. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung konfiguriert ist, um in Synchronisation mit einem Taktsignal (CLK) zu arbeiten, und die Positionsinformations-Erzeugungsschaltung (7) ein vor-geschriebenes Signal (DQS), das in Synchronisation mit dem Taktsignal von dem Controller (CTL) angelegt ist, in Antwort auf eine Datenzugriffsanweisung (/WE) übernimmt, die von dem Steuer-gerät angelegt wird, und die Positionsinfomation (PI) gemäß dem übernommenen vorgeschriebenen Signal erzeugt.
  8. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung konfiguriert ist, um in Synchronisation mit einem Taktsignal (CLK) zu arbeiten, und die Positionsinformations-Erzeugungsschaltung (7) ein Verzögerungssetzsignal (PIO) zum Setzen eines Ausmaßes der Verzögerung des Taktsignals als Positionsinformation erzeugt.
  9. Halbleiterspeichervorrichtung nach Anspruch 8, wobei die Positionsinformations-Erzeugungsschaltung (7) eine Schaltung (RGi) zum Speichern der Verzögerungsausmaß-Setzdaten enthält, die das Ausmaß der von dem Controller (CTL) angelegten Verzögerung setzen.
  10. Halbleiterspeichervorrichtung nach Anspruch 8, wobei die Positionsinformations-Erzeugungsschaltung (7) das Verzögerungsausmaß-Setzsignal (PIO) gemäß einer festen an einen vorgeschriebenen Anschluß (55a) gelieferten Spannung erzeugt.
  11. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterspeichervorrichtung konfiguriert ist, um in Synchronisation mit einem Taktsignal (CLK) zu arbeiten, und die Positionsinformations-Erzeugungsschaltung (7) als Positionsinformation ein Flankenauswahlsignal (PI1) erzeugt, zur Bestimmung ob eine fallende Flanke oder eine steigende Flanke des Taktsignals auszuwählen ist.
  12. Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Positionsinformations-Erzeugungsschaltung (7) eine Schaltung (RGj) enthält, zum Speichern der von dem Controller angelegten Flankenbestimmungsdaten, um das Flankenauswahlsignal (PI1) zu erzeugen.
  13. Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Positionsinformations-Erzeugungsschaltung (7) das Flankenauswahlsignal (PI1) gemäß einer Spannung an einem vorgeschriebenen Anschluss (55b) erzeugt.
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