DE102005003863A1 - Speichervorrichtung mit Nicht-Variabler Schreiblatenz - Google Patents

Speichervorrichtung mit Nicht-Variabler Schreiblatenz Download PDF

Info

Publication number
DE102005003863A1
DE102005003863A1 DE200510003863 DE102005003863A DE102005003863A1 DE 102005003863 A1 DE102005003863 A1 DE 102005003863A1 DE 200510003863 DE200510003863 DE 200510003863 DE 102005003863 A DE102005003863 A DE 102005003863A DE 102005003863 A1 DE102005003863 A1 DE 102005003863A1
Authority
DE
Germany
Prior art keywords
signal
active state
write
read
response
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE200510003863
Other languages
English (en)
Other versions
DE102005003863B4 (de
Inventor
Jong-Hoon Oh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102005003863A1 publication Critical patent/DE102005003863A1/de
Application granted granted Critical
Publication of DE102005003863B4 publication Critical patent/DE102005003863B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

Ein Ausführungsbeispiel der vorliegenden Erfindung liefert einen Direktzugriffsspeicher, der einen Befehlsblock und ein Array von Speicherzellen umfasst. Der Befehlsblock ist konfiguriert, um ansprechend auf einen Empfang eines Schreibbefehls ein Zeilensignal zu liefern, das einen aktiven Zustand aufweist, wobei der aktive Zustand zu einer festgelegten Zeit nach dem Empfang des Schreibbefehls eintritt, und ist konfiguriert, um ein Schreibsignal zu liefern, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand des Schreibsignals mit einer festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt. Das Array von Speicherzellen ist in einer Mehrzahl von Zeilen und Spalten angeordnet, wobei eine ausgewählte Zeile ansprechend auf den aktiven Status des Zeilensignals für einen Zugriff geöffnet wird und wobei Daten ansprechend auf den zumindest einen aktiven Zustand des Schreibsignals in zumindest eine Speicherzelle in der geöffneten Zeile geschrieben werden.

Description

  • Manche Speichersysteme erzeugen variable Latenzen bzw. Verzögerungen der Zeit, die das Speichersystem benötigt, um Daten ansprechend auf einen Lese- oder Schreibbefehl zur Verfügung zu stellen oder von einer externen Vorrichtung zu empfangen. Ein Beispiel eines derartigen Speichersystems ist eine pseudostatische Direktzugriffsspeichervorrichtung (PSRAM-Vorrichtung, PSRAM = pseudo-static random access memory), die ein Selbstauffrischungsschema verwendet, um den richtigen Status von in derselben gespeicherten Daten aufrechtzuerhalten.
  • Bei einem PSRAM-System muss, wenn ein Lese- oder Schreibbefehl empfangen wird, während ein Selbstauffrischungsvorgang im Gange ist, der Auffrischungsvorgang abgeschlossen sein, bevor das System seine Datenausgabe- oder Dateneingabefunktionen ausführen kann. Folglich variiert z. B. die Zeit, die der PSRAM benötigt, um ansprechend auf einen Schreibbefehl Daten von der externen Vorrichtung zu empfangen, in Abhängigkeit davon, ob der Schreibbefehl empfangen wurde, während ein Auffrischungsvorgang im Gange war. Verzögerungen, die sich infolge dessen ergeben, dass man darauf wartet, dass im Gange befindliche Auffrischungsvorgänge abgeschlossen werden, erhöhen die Ansprechzeit des PSRAM und verringern somit die Systembandbreite.
  • Aufgrund dieser variablen Latenz müssen PSRAM-Systeme zusätzlich ein sogenanntes „Warten"-Signal verwenden, um einer externen Vorrichtung, die auf das Speichersystem zugreift, anzugeben, wann gültige Daten während eines Lesevorgangs an einem Speichersystemdatenbus (DQ-Bus) vorliegen und wann das Speichersystem bereit ist, Daten während eines Schreibvorgangs zu akzeptieren. Die externe Vorrichtung tastet den Status des Wartesignals ab, um Datentransfers mit dem PSRAM zu synchronisieren. Ungünstigerweise kann dieser Abtast- und Synchronisationsprozess bei hohen Systemtaktfrequenzen mehrere Taktzyklen in Anspruch nehmen, wodurch die Leistungsfähigkeit des Systems verringert wird. Wenn die externe Vorrichtung zudem nicht in der Lage ist, das Wartesignal innerhalb eines Zeitraums abzutasten, der durch PSRAM-Betriebscharakteristika gestattet wird, wird eventuell keine Synchronisation zwischen der externen Vorrichtung und dem PSRAM erzielt, was zu Datenfehlern führt.
    •
  • Die Aufgabe der vorliegenden Erfindung besteht darin, Direktzugriffsspeicher (RAM) und ein Verfahren mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch Direktzugriffsspeicher (RAM) gemäß Anspruch 1 oder 21 sowie durch ein Verfahren gemäß Anspruch 17 gelöst.
  • Ein Ausführungsbeispiel der vorliegenden Erfindung liefert einen Direktzugriffsspeicher, der einen Befehlsblock und ein Array von Speicherzellen umfasst. Der Befehlsblock ist konfiguriert, um ansprechend auf einen Empfang eines Schreibbefehls ein Zeilensignal zu liefern, das einen aktiven Zustand aufweist, wobei der aktive Zustand zu einer festgelegten Zeit nach dem Empfang des Schreibbefehls eintritt, und ist konfiguriert, um ein Schreibsignal zu liefern, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand des Schreibsignals mit einer festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt. Das Array von Speicherzellen ist in einer Mehrzahl von Zeilen und Spalten angeordnet, wobei eine ausgewählte Zeile ansprechend auf den aktiven Status des Zeilensignals für einen Zugriff geöffnet wird und wobei Daten ansprechend auf den zumindest einen aktiven Zustand des Schreibsignals in zumindest eine Speicherzelle in der geöffneten Zeile geschrieben werden.
    •
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 ein Blockdiagramm, das allgemein einen Direktzugriffsspeicher mit einem Befehlsblock gemäß der vorliegenden Erfindung veranschaulicht;
  • 2 ein Block- und schematisches Diagramm, das ein exemplarisches Ausführungsbeispiel eines Burst-Befehlsblocks gemäß der vorliegenden Erfindung veranschaulicht;
  • 3 ein Zeitgebungsdiagramm, das eine beispielhafte Operation des Befehlsblocks der 2 veranschaulicht;
  • 4A ein Zeitgebungsdiagramm, das eine beispielhafte Operation des Befehlsblocks der 2 veranschaulicht;
  • 4B ein Zeitgebungsdiagramm, das eine beispielhafte Operation des Befehlsblocks der 2 veranschaulicht;
  • 5 ein Blockdiagramm, das ein exemplarisches Ausführungsbeispiel eines Burst-Befehlsblocks gemäß der vorliegenden Erfindung veranschaulicht; und
  • 6 ein Zeitgebungsdiagramm, das eine beispielhafte Operation des Befehlsblocks der 5 veranschaulicht.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen verwiesen, die einen Bestandteil des vorliegenden Dokuments bilden und in denen auf veranschaulichende Weise spezifische Ausführungsbeispiele ge zeigt sind, bei denen die Erfindung praktiziert werden kann. Diesbezüglich wird eine richtungsanzeigende Terminologie unter Bezugnahme auf die Ausrichtung der beschriebenen Figur(en) verwendet, z. B. „obere(r, s)", untere r, s)", „vorderseitige(r, s)", „rückseitige(r, s)", „vordere(r, s)", „hintere (r, s)" usw. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl verschiedener Orientierungen positioniert sein können, wird die richtungsanzeigende Terminologie zu Veranschaulichungszwecken verwendet und ist in keinster Weise einschränkend. Es wird einleuchten, dass andere Ausführungsbeispiele verwendet werden können und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Somit ist die folgende ausführliche Beschreibung nicht in einem einschränkenden Sinn zu verstehen, und der Schutzumfang der vorliegenden Erfindung wird durch die beigefügten Patentansprüche definiert.
  • 1 ist ein Blockdiagramm, das allgemein ein Ausführungsbeispiel einer Speichervorrichtung 10 gemäß der vorliegenden Erfindung veranschaulicht. Bei einem Ausführungsbeispiel ist die Speichervorrichtung 10 eine Direktzugriffsspeichervorrichtung (RAM), und bei einem bevorzugten Ausführungsbeispiel ist sie eine pseudostatische Direktzugriffsspeichervorrichtung (PSRAM). Der PSRAM 10 umfasst ein Speicherarray 12, einen Dateneingabe-/-ausgabeblock (I/O-Block) 14, einen Adressdecodierungsblock 16, einen Selbstauffrischungsblock 18 und einen Burst-Befehlsblock 20. Leitfähige Wortleitungen 22, die manchmal als Zeilenauswählleitungen bezeichnet werden, erstrecken sich in der x-Richtung über das Speicherarray 12, und leitfähige Bitleitungen 24, die manchmal auch als Spaltenauswählleitungen bezeichnet werden, erstrecken sich in der y-Richtung. An jedem Schnittpunkt zwischen einer Wortleitung 22 und einer Bitleitung 24 befindet sich eine Speicherzelle 26. Der Auffrischungsblock 18 führt autonom periodische Auffrischungsvorgänge der Speicherzellen 26 des Speicherarrays 12 durch, um den ordnungsgemäßen Status von dort gespeicherten Daten aufrechtzuerhalten, ohne Auffrischungsbefehle von einer externen Vorrichtung zu benötigen.
  • Der Daten-I/O-Block 16 umfasst eine Eingabe/Ausgabeschaltungsanordnung und -anschlüsse bzw. Anschlussstifte (DQ) 28, die einen Datenbus 30 zum Transferieren von Daten zwischen ausgewählten Speicherzellen 26 des Speicherarrays 12 und einer externen Vorrichtung bilden. Der Adressdecodierungsblock 18 koppelt ausgewählte Speicherzellen 26 über eine entsprechende Bitleitung 24 auf der Basis von Adresssignalen, die über Adresseingänge 32 von einer externen Vorrichtung empfangen werden, mit dem Datenbus 30.
  • Der Burst-Befehlsblock 20 ist konfiguriert, um über eine Steuereingangsleitung 34 einen Schreibbefehl von der externen Vorrichtung zu empfangen und ansprechend darauf ein Zeilenaktivierungssignal 38 zu liefern, das einen aktiven Zustand aufweist, der nach einer festgelegten Zeit nach dem Empfang des Schreibbefehls eintritt. Der Burst-Befehlsblock 20 ist ferner konfiguriert, um ein Schreibsignal zu liefern, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand des Schreibsignals mit einer festgelegten Verzögerung nach dem aktiven Zustand des Zeilenaktivierungssignals eintritt. Bei einem Ausführungsbeispiel sind der Auffrischungsblock 18 und das Speicherarray 12 konfiguriert, um einen Auffrischungsvorgang ausgewählter Speicherzellen 26 des Speicherarrays 12 zumindest innerhalb der festgelegten Zeit durchzuführen, bevor der Befehlsblock 20 nach Empfang des Schreibbefehls den aktiven Zustand des Zeilenaktivierungssignals 38 liefert. Somit liefert der Burst-Befehlsblock 20 den zumindest ersten aktiven Zustand des Schreibsignals zu einer selben Zeit nach Empfang des Schreibbefehls, ungeachtet dessen, ob der Auffrischungsblock 18 einen im Gange befindlichen Auffrischungsvorgang des Speicherarrays 12 durchführt, wenn der Schreibbefehl empfangen wird.
  • Bei einem Ausführungsbeispiel liefert der Burst-Befehlsblock 20 ansprechend auf ein Empfangen des Schreibbefehls ein Schreibsignal 36, das eine Serie von aktiven Zuständen aufweist, wobei der erste aktive Zustand der Serie mit der festgelegten Verzögerung nach dem aktiven Zustand des Zeilenaktivierungssignals 38 eintritt. Ansprechend auf jeden aktiven Zustand der Serie des Schreibsignals 36 werden Daten über entsprechende Bitleitungen 24 und den Datenbus 30 in eine Serie ausgewählter Speicherzellen 26 des Speicherarrays 12 geschrieben.
  • Dadurch, dass der erste aktive Zustand des Schreibsignals zu einer selben Zeit nach Empfang des Schreibbefehls geliefert wird, ungeachtet dessen, ob ein Auffrischungsvorgang im Gange ist, wenn der Schreibbefehl empfangen wird, versieht der Burst-Befehlsblock 20 den PSRAM 10 mit einer festgelegten Latenz für Schreibvorgänge. Da der PSRAM 10 in der Lage ist, Daten zu einem festgelegten Zeitpunkt, nachdem die externe Vorrichtung einen Schreibbefehl aktiviert, von einer externen Vorrichtung zu empfangen, muss der PSRAM 10 während eines Schreibvorgangs kein Wartesignal liefern. Folglich muss die externe Vorrichtung während eines Schreibvorgangs nicht den Status eines Wartesignals überwachen, wodurch potentielle Synchronisierungsfehler, die mit einem Überwachen des Wartesignals durch die externe Vorrichtung verbunden sind, eliminiert werden, und wodurch das System befähigt wird, bei einer höheren Taktfrequenz und höheren Bandbreite zu arbeiten.
  • 2 ist ein Block- und schematisches Diagramm, das ein Ausführungsbeispiel eines Burst-Freigabeblocks 20 gemäß der vorliegenden Erfindung veranschaulicht, der eine festgelegte Schreiblatenz und eine variable Leselatenz aufweist. Der Burst-Freigabeblock 20 umfasst einen Befehlsdecodierer 40, einen Latenzzähler 42, einen Signalblock 44, ein SR-Flipflop 46, ein D-Flipflop 48 und ein UND-Gatter 50, wobei der Signalblock 44 ferner ein ODER-Gatter 52, einen Pulsgenerator 54 und einen Taktverschieber 56 umfasst. Der Be fehlsdecodierer 40 empfängt Steuereingaben über eine Leitung 58 und ein Taktsignal (CLK) bei 60. Ansprechend auf einen Empfang eines Schreibbefehls von einer externen Vorrichtung über die Leitung 58 liefert der Befehlsdecodierer 40 über eine Leitung 62 ein Schreibindikatorsignal, das einen „hohen" Zustand aufweist. Ansprechend auf den Empfang eines Lesebefehls über die Leitung 58 liefert der Befehlsdecodierer 40 über eine Leitung 64 ein Leseindikatorsignal, das einen „hohen" Zustand aufweist.
  • Der Latenzzähler 42 empfängt das Schreibindikatorsignal über die Leitung 62. Ansprechend darauf, dass das Schreibindikatorsignal einen „hohen" Zustand aufweist, liefert der Latenzzähler 42 nach einer gewünschten Verzögerung über eine Leitung 66 ein verzögertes Schreibindikatorsignal, das einen „hohen" Zustand aufweist. Der Latenzzähler 42 fungiert, um die Speichervorrichtung 10 mit einer externen Vorrichtung, von der Daten während eines Schreibvorgangs empfangen werden sollen, zu synchronisieren. Bei einem Ausführungsbeispiel ist die gewünschte Latenz des Latenzzählers 42 durch die externe Vorrichtung programmierbar. Bei einem Ausführungsbeispiel liefert der Latenzzähler eine gewünschte Verzögerung zweier Zyklen des CLK-Signals.
  • Das SR-Flipflop 46 empfängt das Leseindikatorsignal von dem Befehlsdecodierer 40 über die Leitung 64 an seinem „S"-Eingang. Ansprechend darauf, dass das Leseindikatorsignal an der Leitung 64 einen „hohen" Zustand aufweist, stellt das SR-Flipflop 46 seinen „Q"-Ausgang an der Leitung 68 auf einen „hohen" Zustand ein. Das D-Flipflop 48 empfängt über eine Leitung 70 an seinem „D"-Eingang ein Auffrischungssignal, wobei das Auffrischungssignal angibt, ob ein im Gange befindlicher Selbstauffrischungsvorgang des Speicherarrays 12 vorliegt. Bei einem Ausführungsbeispiel, wie durch 2 veranschaulicht ist, weist das Auffrischungssignal einen „hohen" Zustand auf, wenn ein Selbstauffrischungsvorgang abgeschlossen wurde (d. h. kein im Gange befindlicher Auffrischungsvorgang vorliegt).
  • Das D-Flipflop 48 liefert an seinem Q'-Ausgang ein Strichauffrischungssignal (bRFSH-Signal), wie bei 72 angegeben ist, wobei ein „niedriger" Zustand des bRFSH-Signals angibt, dass kein Selbstauffrischungsvorgang des Speicherarrays 12 stattfindet. Das UND-Gatter 50 ist über die Leitung 68 an einem ersten Eingang mit dem Q-Ausgang des SR-Flipflops 46 gekoppelt, empfängt das CLK-Signal bei 60 an einem zweiten Eingang und ist über einen Inverter 74 und eine Leitung 76 an einem dritten Eingang mit dem Q'-Ausgang des D-Flipflops 48 gekoppelt. Der Ausgang des UND-Gatters ist über einen Pfad 78 mit dem „R"-Eingang (reset, zurücksetzen) des SR-Flipflops 46 gekoppelt.
  • Das ODER-Gatter 52 empfängt das verzögerte Schreibindikatorsignal bei 66 an einem ersten Eingang über einen Pfad 67 von dem Latenzzähler 42 und ist an einem zweiten Eingang über einen Pfad 80 mit dem Ausgang des UND-Gatters 50 gekoppelt. Der Pulsgenerator 54 ist über einen Pfad 82 mit dem Ausgang des ODER-Gatters 52 gekoppelt und liefert ein zeilenaktives (ACT – row active) Signal über einen Pfad 84. Der Pulsgenerator 54 liefert das ACT-Signal, das einen Puls mit einem „hohen" Zustand aufweist, ansprechend auf das Ausgangssignal des ODER-Gatters 52, das einen hohen Zustand aufweist, was bewirkt, dass eine ausgewählte Wortleitung 22 oder Zeile von Speicherzellen 26 des Speicherarrays 12 für einen Lese- oder Schreibzugriff durch eine externe Vorrichtung aktiviert (oder geöffnet) wird.
  • Der Taktverschieber 56 empfängt ein verzögertes Schreibindikatorsignal bei 66 und das ACT-Signal über einen Pfad 86. Ansprechend auf einen Empfang des ACT-Signalpulses wartet der Taktverschieber 56 auf eine gewünschte Anzahl von CLK-Zyklen und liefert bei 88 ein Schreibsignal (WT-Signal), wenn das verzögerte Schreibindikatorsignal einen „hohen" Zustand aufweist, und liefert ein Lesesignal (RD-Signal) bei 90, wenn das verzögerte Schreibindikatorsignal einen „niedrigen" Zustand aufweist. Bei einem Ausführungsbeispiel ist die Anzahl gewünschter Taktzyklen, die der Taktverschieber 56 abwartet, bevor er entweder ein WT-Signal 88 oder ein RD-Signal 90 liefert, auswählbar, und bei einem bevorzugten Ausführungsbeispiel beträgt die gewünschte Anzahl von Taktzyklen Eins.
  • Bei einem Ausführungsbeispiel ist das WT-Signal ein Burst-WT-Signal, das eine Serie von Pulsen aufweist, die einen „hohen" Zustand aufweisen, wobei der erste Puls zu einem festgelegten Zeitpunkt nach Empfang des Schreibbefehls durch den Befehlsdecodierer 40 über die Leitung 58 erfolgt. Bei einem Ausführungsbeispiel beruht die Anzahl von Pulsen in der Serie, die durch den Taktverschieber 56 bereitgestellt werden, auf einer Burst-Länge. Bei einem Ausführungsbeispiel ist die Burst-Länge auswählbar. Ansprechend auf jeden Puls der Serie werden Daten über den Datenbus 30 und Bitleitungen 24 von einer externen Vorrichtung in eine ausgewählte Serie von Speicherzellen 26 geschrieben.
  • Bei einem Ausführungsbeispiel umfasst der Burst-Befehlsblock 20 ferner einen Wartesignalgenerator 92, der auf der Basis des CLK-Signals 60, des ACT-Signals bei 84, des WT-Signals bei 88 und des RD-Signals bei 90 ein Wartesignal 94 erzeugt. Das Wartesignal bei 90 weist einen aktiven Zustand auf, der der externen Vorrichtung angibt, wann ein Auffrischungsvorgang des Speicherarrays 12 im Gange ist.
  • 3 ist ein Zeitgebungsdiagramm 100, das eine beispielhafte Operation des Burst-Freigabeblocks 20 der 2 ansprechend auf einen Schreibbefehl veranschaulicht. Wie veranschaulicht ist, ist der Latenzzähler 42 mit einer Latenz von zwei programmiert. Das Systemtaktsignal (CLK) wird durch einen Signalverlauf 102 veranschaulicht, Steuereingänge, die über die Leitung 58 durch den Befehlsdecodierer 40 empfangen werden, sind bei 104 veranschaulicht, und das zeilenaktive Signal, das bei 84 durch den Pulsgenerator 54 geliefert wird, ist durch den Signalverlauf bei 105 veranschaulicht, das Burst-Schreibsignal (WT), das durch den Taktverschieber 56 bei 88 geliefert wird, ist durch den Signalverlauf bei 106 veranschaulicht, und Datenblöcke, die durch eine externe Vorrichtung auf den DQ-Anschlussstiften 28 platziert sind, sind bei 108 veranschaulicht.
  • Ansprechend auf einen Empfang eines Schreibbefehls 110 auf einen ersten Taktzyklus 112 hin liefert der Befehlsdecodierer 40 über den Pfad 62 ein Schreibindikatorsignal, das einen „hohen" Zustand aufweist, an den Latenzzähler 42. Wie oben beschrieben wurde, weist der Latenzzähler 42 gemäß der Veranschaulichung durch 2 eine ausgewählte Latenz zweier Taktzyklen auf. Somit wartet der Latenzzähler 42 einen Latenzzeitraum 114 zweier Taktzyklen lang, bevor er über den Pfad 66 ein verzögertes Schreibindikatorsignal (in 3 nicht gezeigt), das einen hohen Zustand aufweist, an das ODER-Gatter 52 liefert. Zusätzlich dazu, dass er eine Synchronisation mit der externen Vorrichtung liefert, liefert der Latenzzeitraum 114 ein Auffrischungsfenster 116, in dem durch den Auffrischungsblock 18 ein Auffrischungsvorgang des Speicherarrays 12 durchgeführt wird. Somit ist die Speichervorrichtung 10 gemäß der Veranschaulichung in 3 konfiguriert, um innerhalb der zwei Taktzyklen des Auffrischungsfensters 116 einen Auffrischungsvorgang durchzuführen.
  • Wenn das verzögerte Schreibindikatorsignal bei 66 einen „hohen" Zustand aufweist, wird der Ausgang des ODER-Gatters 52 auf „hoch" eingestellt. Ansprechend darauf, dass der Ausgang des ODER-Gatters 52 auf „hoch" eingestellt wird, liefert der Pulsgenerator 54 einen Puls 118 mit einem „hohen" Zustand. Wie durch 3 veranschaulicht ist, weist der Taktverschieber 56 eine ausgewählte Verzögerung eines Taktzyklus und eine ausgewählte Burst-Länge von vier auf. Ansprechend auf den Puls 116 des ACT-Signals 104 und darauf, dass der verzögerte Schreibsignalindikator bei 66 einen „hohen" Zustand aufweist, liefert der Taktverschieber 56 somit eine Serie von vier Schreibpulsen 122a mit 122d, wobei bei dem nächsten Taktzyklus 120 begonnen wird.
  • Da ein Auffrischungsvorgang innerhalb des Latenzzeitraums 114 abgeschlossen wird, tritt der erste Schreibpuls 122a drei Zyklen des Systemtakts 102 nach Empfang eines Schreibbefehls 110, Taktzyklus 120 wie veranschaulicht, auf, ungeachtet dessen, ob ein Auffrischungsvorgang im Gange ist, wenn der Schreibbefehl 110 empfangen wird. Da der PSRAM 10 in der Lage ist, Daten zu einem festgelegten Zeitpunkt, nachdem die externe Vorrichtung einen Schreibbefehl aktiviert, von einer externen Vorrichtung zu empfangen, muss der PSRAM 10 während eines Schreibvorgangs kein Wartesignal liefern. Folglich muss die externe Vorrichtung während eines Schreibvorgangs nicht den Status eines Wartesignals überwachen, wodurch potentielle Synchronisierungsfehler, die mit einem Überwachen des Wartesignals durch die externe Vorrichtung verbunden sind, eliminiert werden, und wodurch das System befähigt wird, bei einer höheren Taktfrequenz und höheren Bandbreite zu arbeiten.
  • 4A ist ein Zeitgebungsdiagramm 130, das eine beispielhafte Operation des Burst-Freigabeblocks 20 der 2 ansprechend auf einen Lesebefehl veranschaulicht, der empfangen wird, wenn kein Auffrischungsvorgang des Speicherarrays 12 im Gange ist. Wie veranschaulicht ist, ist der Latenzzähler 42 mit einer Latenz von zwei programmiert. Das Systemtaktsignal (CLK) wird durch einen Signalverlauf 102 veranschaulicht, Steuereingänge, die über die Leitung 58 durch den Befehlsdecodierer 40 empfangen werden, sind bei 104 veranschaulicht, und das zeilenaktive Signal, das bei 84 durch den Pulsgenerator 54 geliefert wird, ist durch den Signalverlauf bei 105 veranschaulicht, das Burst-Lesesignal (RD), das durch den Taktverschieber 56 bei 88 geliefert wird, ist durch den Signalverlauf bei 132 veranschaulicht, und Datenblöcke, die durch eine Speichervorrichtung 10 auf den DQ-Anschlussstiften 28 platziert sind, sind bei 134 veranschaulicht. Das durch das D-Flipflop empfangene Auffrischungssignal und das durch das D-Flipflop gelieferte Strichauffrischungssignal sind bei 136 bzw. 138 veranschaulicht, und das Wartesignal 94, das durch den Signalgenerator 92 geliefert wird, ist bei 140 veranschaulicht.
  • Ansprechend auf einen Empfang eines Lesebefehls 142 an einem ersten Taktzyklus 144 stellt der Befehlsdecodierer 40 das Leseindikatorsignal an dem „S"-Eingang des SR-Flipflops 46 „hoch" und das Schreibindikatorsignal bei 62 „niedrig". Wenn das Schreibindikatorsignal bei 62 „niedrig" ist, ist das verzögerte Schreibindikatorsignal bei 66 ebenfalls „niedrig". Wenn das Leseindikatorsignal bei 64 „hoch" eingestellt ist, stellt das SR-Flipflop 46 seinen „Q"-Ausgang „hoch" ein. Bei dem ersten Taktzyklus 144 ist das Auffrischungssignal „hoch" (was angibt, dass keine im Gange befindliche Auffrischung vorliegt), und somit ist das bRFSH „niedrig", was bewirkt, dass der Ausgang des Inverters 74 „hoch" ist. Somit ist bei dem ersten Taktzyklus 144 jeder der Eingänge in das UND-Gatter 50 „hoch", was dazu führt, dass der Ausgang des UND-Gatters 50 auf „hoch" eingestellt wird, was wiederum bewirkt, dass der Ausgang des ODER-Gatters 52 auf „hoch" eingestellt wird.
  • Ansprechend darauf, dass der Ausgang des ODER-Gatters 52 auf „hoch" eingestellt wird, liefert der Pulsgenerator 54 bei 146 ein ACT-Signal, das einen Puls aufweist, der einen „hohen" Zustand aufweist. Wie durch 4A veranschaulicht ist, weist der Taktverschieber 56 eine ausgewählte Verzögerung eines Taktzyklus und eine ausgewählte Burst-Länge von vier auf. Somit, wenn das verzögerte Schreibindikatorsignal bei 66 „niedrig" ist, und ansprechend auf den Puls 146, liefert der Taktverschieber 56 eine Serie von vier Lesepulsen 148a mit 148d, wobei bei dem zweiten Taktzyklus 150 begonnen wird. Das Wartesignal geht dann von niedrig zu hoch über, wie bei 152 angedeutet ist, und Datenblöcke 154a mit 154d werden anschließend durch die Speichervorrichtung 10 auf DQ-Anschlussstiften 28 platziert, wobei bei dem dritten Taktzyklus 156 begonnen wird.
  • 4B ist ein Zeitgebungsdiagramm 160, das eine beispielhafte Operation des Burst-Freigabeblocks 20 der 2 ansprechend auf einen Lesebefehl veranschaulicht, der empfangen wird, wenn kein Auffrischungsvorgang des Speicherarrays 12 im Gange ist. Dieses Szenario ist ähnlich dem durch 4B veranschaulichten, mit der Ausnahme, dass die Ausgangssignale des Burst-Freigabeblocks bis zu den Auffrischungssignalübergängen von niedrig zu hoch auf einen Abschluss des Auffrischungsvorgangs, wie bei 162 angegeben, verzögert werden, was bewirkt, dass das bRFSH-Signal von hoch zu niedrig übergeht, wie bei 164 angegeben ist. Somit tritt der Puls 116 erst bei dem dritten Taktzyklus 156 auf, die Lesesignalpulse 148a mit 148d beginnen erst bei dem vierten Taktzyklus 166, und der Übergang des Wartesignals von niedrig zu hoch und die anschließende Platzierung von Datenblöcken 154a mit 154d auf DQ-Anschlussstiften 28 findet erst bei dem fünften Taktzyklus 168 statt.
  • 5 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Burst-Freigabeblocks 220 gemäß der vorliegenden Erfindung veranschaulicht, der sowohl eine festgelegte Schreiblatenz als auch eine festgelegte Leselatenz aufweist. Der Burst-Freigabeblock 220 umfasst einen Befehlsdecodierer 40, einen Latenzzähler 242 und einen Signalblock 244, wobei der Signalblock 244 ferner einen Pulsgenerator 254 umfasst, und einen Taktverschieber 256. Der Befehlsdecodierer 240 empfängt Steuereingaben über eine Leitung 258 und ein Taktsignal (CLK) bei 260.
  • Ansprechend auf einen Empfang eines Schreibbefehls von einer externen Vorrichtung über die Leitung 258 liefert der Befehlsdecodierer 240 über eine Leitung 262 ein Schreibindikatorsignal, das einen „hohen" Zustand aufweist, und ansprechend auf einen Empfang eines Lesebefehls über die Leitung 258 liefert er über eine Leitung 264 ein Leseindi katorsignal, das einen „hohen" Zustand aufweist. Der Latenzzähler 242 empfängt das Schreibindikatorsignal über die Leitung 262 und das Leseindikatorsignal über den Pfad 264. Ansprechend darauf, dass entweder das Lese- oder das Schreibindikatorsignal einen „hohen" Zustand aufweist, liefert der Latenzzähler 242 nach einer gewünschten Verzögerung bei 266 ein Pulsaktivierungssignal, das einen „hohen" Zustand aufweist.
  • Ansprechend darauf, dass das Pulsaktivierungssignal einen „hohen" Zustand aufweist, liefert der Pulsgenerator 254 ein zeilenaktives Signal (ACT-Signal) 284, das einen Puls mit einem „hohen" Zustand aufweist, wodurch bewirkt wird, dass eine ausgewählte Wortleitung 22 oder eine Zeile von Speicherzellen 26 des Speicherarrays 12 durch eine externe Vorrichtung für einen Lese- oder Schreibzugriff aktiviert (oder geöffnet) wird. Ansprechend auf den ACT-Signalpuls wartet der Taktverschieber 256 eine gewünschte Anzahl von Zyklen von CLK ab und liefert bei 288 ein Schreibsignal (WT), wenn das Schreibindikatorsignal einen „hohen" Zustand aufweist, und liefert bei 290 ein Lesesignal (RD), wenn das Schreibindikatorsignal einen „niedrigen" Zustand aufweist.
  • Bei einem Ausführungsbeispiel sind die WT- und RD-Signale Burst-Signale, die eine Serie von Pulsen mit einem „hohen" Zustand aufweisen, wobei der erste Puls der Serie bei einem festgelegten Zeitpunkt nach Empfang des entsprechenden Schreib- oder Lesebefehls über die Leitung 258 durch den Befehlsdecodierer 240 erfolgt. Bei einem Ausführungsbeispiel beruht die Anzahl von Pulsen in der durch den Taktverschieber 256 bereitgestellten Serie auf einer auswählbaren Burst-Länge. Ansprechend auf jeden Puls der Serie werden Daten durch eine externe Vorrichtung über Bitleitungen 24 und den Datenbus 30 in eine ausgewählte Serie von Speicherzellen 26 geschrieben oder aus derselben gelesen.
  • 6 ist ein Zeitgebungsdiagramm 300, das eine beispielhafte Operation des Burst-Freigabeblocks 220 der 5 ansprechend auf einen Lesebefehl veranschaulicht. Wie veranschaulicht ist, weist der Latenzzähler 242 eine ausgewählte Latenz zweier Zyklen des Systemtakts bei 260 auf, und der Taktverschieber 256 weist eine ausgewählte Verzögerung eines Taktzyklus des Systemtakts und eine ausgewählte Burst-Länge von vier auf. Das Ansprechen des Burst-Freigabeblocks 220 auf einen Schreibbefehl ist dasselbe wie das Ansprechen des Burst-Freigabeblocks 20 der 2, wie durch das Zeitgebungsdiagramm 100 der 3 veranschaulicht ist.
  • Das Systemtaktsignal (CLK) ist durch einen Signalverlauf 302 veranschaulicht, durch den Befehlsdecodierer 240 über die Leitung 258 empfangene Steuereingaben sind bei 304 veranschaulicht, das bei 284 durch den Pulsgenerator 254 gelieferte zeilenaktive Signal (ACT) ist durch einen Signalverlauf 305 veranschaulicht, das durch den Taktverschieber 256 bei 290 gelieferte Burst-Lesesignal (RD) ist durch den Signalverlauf bei 306 veranschaulicht, und Datenblöcke, die durch die Speichervorrichtung 10 auf die DQ-Anschlussstifte 28 platziert sind, sind bei 308 veranschaulicht.
  • Ansprechend auf einen Empfang eines Lesebefehls 310 auf einen ersten Taktzyklus 312 hin liefert der Befehlsdecodierer 240 ein Leseindikatorsignal mit einem „hohen" Zustand bei 264, während das Schreibindikatorsignal bei 262 auf einem „niedrigen" Zustand bleibt. Wie oben beschrieben wurde, weist der Latenzzähler 242 eine ausgewählte Latenz zweier Taktzyklen auf. Ansprechend darauf, dass das Leseindikatorsignal einen „hohen" Zustand aufweist, wartet der Latenzzähler 242 somit zwei Taktzyklen ab, bevor er bei 266 ein Pulsaktivierungssignal mit einem „hohen" Zustand liefert. Die zwei Taktzyklen betragende Verzögerung des Latenzzählers 242 liefert ein Auffrischungsfenster 316, in dem der Auffrischungsblock 18 einen Auffrischungsvorgang des Speicherarrays 12 durchführen kann. Somit ist die Speichervorrichtung 10, die den Burst-Freigabeblock 220 gemäß der Veranschaulichung durch 5 verwendet, konfiguriert, um innerhalb der zwei Taktzyklen des Auffrischungsfensters 316 einen Auffrischungsvorgang durchzuführen.
  • Ansprechend darauf, dass das Pulsaktivierungssignal einen „hohen" Zustand aufweist, liefert der Pulsgenerator 254 bei 284 ein ACT-Signal, das einen Puls 318 mit einem „hohen" Zustand aufweist. Wie oben beschrieben wurde, weist der Taktverschieber 256 eine ausgewählte Verzögerung eines Taktzyklus des Systemtaktes und eine ausgewählte Burst-Länge von vier auf. Ansprechend auf den Puls 318 liefert der Taktverschieber 256 also eine Serie von vier Lesepulsen 320a bis 320d, wobei bei dem vierten Taktzyklus 322 begonnen wird. Die Speichervorrichtung 10 platziert Datenblöcke 324a bis 324d (324d ist nicht gezeigt) auf DQ-Anschlussstiften 28 zum Lesen durch eine externe Vorrichtung, wobei bei dem fünften Taktzyklus 326 begonnen wird.
  • Bei dem durch 6 veranschaulichten beispielhaften Vorgang liegt ein Latenzzeitraum von vier Taktzyklen, bei 328 veranschaulicht, von dem Zeitpunkt an, zu dem ein Lesebefehl 310 an dem ersten Taktzyklus 312 empfangen wird, bis zu dem Zeitpunkt vor, zu dem der erste Datenblock 324a durch eine externe Vorrichtung von DQ-Anschlussstiften 28 gelesen wird. Wie durch das Zeitgebungsdiagramm von 3 veranschaulicht ist, erzeugt der Burst-Befehlsblock 220 jedoch eine Latenz von zwei Taktzyklen für einen Schreibbefehl. Eine Speichervorrichtung, z. B. die Speichervorrichtung 10, die den Burst-Befehlsblock 220 verwendet, weist somit eine im Vergleich zu der Leselatenz verringerte Schreiblatenz auf. Da die Latenz sowohl für Lese- als auch Schreibvorgänge festgelegt ist, ist ferner eine Erzeugung und Überwachung eines Wartesignals nicht erforderlich.
  • Obwohl hierin spezifische Ausführungsbeispiele veranschaulicht und beschrieben wurden, werden Fachleute erkennen, dass die spezifischen gezeigten und beschriebenen Ausfüh rungsbeispiele durch eine Vielzahl alternativer und/oder äquivalenter Implementierungen ersetzt werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Abwandlungen der hierin erläuterten spezifischen Ausführungsbeispiele abdecken. Somit soll diese Erfindung lediglich durch die Patentansprüche und die Äquivalente derselben eingeschränkt werden.

Claims (24)

  1. Direktzugriffsspeicher (RAM) (10), der folgende Merkmale aufweist: einen Befehlsblock, der konfiguriert ist, um ansprechend auf einen Empfang eines Schreibbefehls ein Zeilensignal zu liefern, das einen aktiven Zustand aufweist, wobei der aktive Zustand zu einer festgelegten Zeit nach dem Empfang des Schreibbefehls auftritt, und der konfiguriert ist, um ein Schreibsignal zu liefern, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand des Schreibsignals mit einer festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals auftritt; ein Array von Speicherzellen (26), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei eine ausgewählte Zeile ansprechend auf den aktiven Zustand des Zeilensignals für einen Zugriff geöffnet wird und wobei Daten ansprechend auf den zumindest ersten aktiven Zustand des Schreibsignals in zumindest eine Speicherzelle in der geöffneten Zeile geschrieben werden.
  2. RAM (10) gemäß Anspruch 1, der ferner einen Auffrischungsblock aufweist, der konfiguriert ist, um autonome Auffrischungsvorgänge von Speicherzellen des Arrays durchzuführen, um einen ordnungsgemäßen Status der dort gespeicherten Daten aufrechtzuerhalten, wobei der Auffrischungsblock und das Array konfiguriert sind, um zumindest innerhalb der festgelegten Zeit einen Auffrischungsvorgang durchzuführen, und wobei der Auffrischungsblock konfiguriert ist, um ein Auffrischungssignal zu liefern, das einen ersten Zustand aufweist, wenn ein Auffrischungsvorgang im Gange ist, und einen zweiten Zustand, wenn kein Auffrischungsvorgang im Gange ist.
  3. RAM (10) gemäß Anspruch 2, bei dem der Befehlsblock konfiguriert ist, um das Auffrischungssignal zu empfangen und einen Lesebefehl zu empfangen, und ansprechend auf einen Empfang des Lesebefehls konfiguriert ist, um das Zeilensignal, das den aktiven Zustand aufweist, zu einem ersten Zeitpunkt zu liefern, wenn das Auffrischungssignal den ersten Zustand aufweist, und das Zeilensignal, das den aktiven Zustand aufweist, zu einem zweiten Zeitpunkt zu liefern, wenn das Auffrischungssignal den zweiten Zustand aufweist, und konfiguriert ist, um ein Lesesignal, das zumindest einen ersten aktiven Zustand aufweist, zu liefern, wobei der zumindest erste aktive Zustand des Lesesignals zu der eingestellten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt, und wobei Daten ansprechend auf den zumindest ersten aktiven Zustand des Lesesignals aus zumindest einer Speicherzelle in dem geöffneten Array gelesen werden.
  4. RAM (10) gemäß Anspruch 3, bei dem der Befehlsblock konfiguriert ist, um Lese- und Schreibsignale zu liefern, die jeweils eine Serie von aktiven Zuständen aufweisen, wobei ein erster aktiver Zustand der Serie bei der eingestellten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt.
  5. RAM (10) gemäß Anspruch 4, bei dem eine Anzahl aktiver Zustände der Serie auswählbar ist.
  6. RAM (10) gemäß einem der Ansprüche 1 bis 5, bei dem die festgelegte Zeit auswählbar ist.
  7. RAM (10) gemäß einem der Ansprüche 3 bis 6, bei dem der Befehlsblock folgende Merkmale aufweist: einen Befehlsdecodierer (40), der konfiguriert ist, um einen Systemtakt zu empfangen, und der konfiguriert ist, um ansprechend auf den Schreibbefehl ein Schreibindikatorsignal zu liefern, das einen aktiven Zustand aufweist, und um ansprechend auf den Lesebefehl ein erstes Leseindikatorsignal zu liefern, das einen aktiven Zustand aufweist; einen Latenzzähler (42), der konfiguriert ist, um ansprechend darauf, dass das Schreibindikatorsignal den aktiven Zustand aufweist, nach einer ersten Zeitverzögerung ein verzögertes Schreibindikatorsignal zu liefern, das einen aktiven Zustand aufweist; und einen Signalblock, der konfiguriert ist, um ansprechend darauf, dass das verzögerte Schreibindikatorsignal den aktiven Zustand aufweist, das Zeilensignal mit dem aktiven Zustand zu liefern, und der nach einer zweiten Zeitverzögerung konfiguriert ist, um das Schreibsignal zu liefern, das den zumindest ersten aktiven Zustand aufweist.
  8. RAM (10) gemäß Anspruch 7, bei dem die erste Zeitverzögerung und die zweite Zeitverzögerung jeweils eine auswählbare Anzahl von Taktzyklen des Systemtaktsignals sind.
  9. RAM (10) gemäß Anspruch 7 oder 8, bei dem der Befehlsblock ferner folgende Merkmale aufweist: ein SR-Flipflop (46), das konfiguriert ist, um ansprechend auf einen Empfang des ersten Leseindikatorsignals, das den aktiven Zustand an einem S-Eingang aufweist und das einen R-Eingang aufweist, ein zweites Leseindikatorsignal, das einen aktiven Zustand aufweist, an einem ersten Ausgang zu liefern; ein D-Flipflop (48), das konfiguriert ist, um ansprechend auf einen Empfang eines Auffrischungssignals, das einen inaktiven Zustand an einem D-Eingang aufweist, ein Strichauffrischungssignal, das einen aktiven Zustand aufweist, an einem Ausgang zu liefern; und ein UND-Gatter (50), das das Strichauffrischungssignal über einen Inverter an einem ersten Eingang, das Taktsignal an einem zweiten Eingang und das zweite Leseindikatorsignal an einem dritten Eingang empfängt und an einem Ausgang dem Signalblock und dem R-Eingang des SR-Flipflops (46) ein drittes Leseindikatorsignal liefert.
  10. RAM (10) gemäß Anspruch 9, bei dem der Signalblock konfiguriert ist, um ansprechend darauf, dass das dritte Leseindikatorsignal einen aktiven Zustand aufweist, das Zeilensignal mit dem aktiven Zustand zu liefern, und um nach der zweiten Zeitverzögerung das Lesesignal mit dem zumindest ersten aktiven Zustand zu liefern.
  11. RAM (10) gemäß Anspruch 10, bei dem der Signalblock ferner folgende Merkmale aufweist: ein ODER-Gatter (52), das das dritte Leseindikatorsignal an einem ersten Eingang und das verzögerte Schreibindikatorsignal an einem zweiten Ausgang empfängt und ein Zeilenindikatorsignal mit einem aktiven Zustand an einem Ausgang liefert, wenn das dritte Leseindikatorsignal den aktiven Zustand aufweist oder das verzögerte Schreibindikatorsignal den aktiven Zustand aufweist; einen Pulsgenerator (54), der konfiguriert ist, um ansprechend darauf, dass das Zeilenindikatorsignal den aktiven Zustand aufweist, das Zeilensignal mit einem aktiven Zustand zu liefern; und einen Taktverschieber (56), ansprechend darauf, dass das Zeilensignal den aktiven Zustand aufweist, der konfiguriert ist, um nach der zweiten Zeitverzögerung das Schreibsignal zu liefern, wenn das verzögerte Schreibindikatorsignal den aktiven Zustand aufweist, und das Lesesignal zu liefern, wenn das verzögerte Schreibindikatorsignal einen inaktiven Zustand aufweist.
  12. RAM (10) gemäß Anspruch 1, bei dem der Befehlsblock ferner konfiguriert ist, um ansprechend auf einen Empfang eines Lesebefehls das Zeilensignal mit dem aktiven Zustand zur festgelegten Zeit zu liefern und ein Lesesignal mit zumindest einem ersten aktiven Zustand zu liefern, wobei der erste aktive Zustand des Lesesignals mit der festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt, und wobei Daten ansprechend auf den ersten aktiven Zustand des Lesesignals aus zumindest einer Speicherzelle in dem geöffneten Array gelesen werden.
  13. RAM (10) gemäß Anspruch 12, bei dem der Befehlsblock konfiguriert ist, um Lese- und Schreibsignale zu liefern, die jeweils eine Serie aktiver Zustände aufweisen, wobei ein erster aktiver Zustand der Serie bei der festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt.
  14. RAM gemäß Anspruch 12 oder 13, bei dem der Befehlsblock ferner folgende Merkmale aufweist: einen Befehlsdecodierer (40), der konfiguriert ist, um einen Systemtakt zu empfangen, und der konfiguriert ist, um ansprechend auf den Schreibbefehl ein Schreibindikatorsignal zu liefern, das einen aktiven Zustand aufweist, und um ansprechend auf den Lesebefehl ein Leseindikatorsignal zu liefern, das einen aktiven Zustand aufweist; einen Latenzzähler (42), der konfiguriert ist, um ansprechend darauf, dass entweder das Schreibindikatorsignal oder das Leseindikatorsignal den aktiven Zustand aufweist, nach einer ersten Zeitverzögerung ein Pulssignal zu liefern, das einen aktiven Zustand aufweist; und einen Signalblock (44), der konfiguriert ist, um ansprechend darauf, dass das Pulssignal den aktiven Zustand aufweist, das Schreibindikatorsignal zu empfangen und das Zeilensignal mit dem aktiven Zustand zu liefern, und der konfiguriert ist, um nach einer zweiten Zeitverzögerung das Schreibsignal zu liefern, das den zumindest ersten aktiven Zustand aufweist, wenn das Schreibsignal den aktiven Zustand aufweist, und das Lesesignal zu liefern, das den zumindest ersten aktiven Zustand aufweist, wenn das Schreibsignal einen inaktiven Zustand aufweist.
  15. RAM gemäß Anspruch 14, bei dem die erste Zeitverzögerung und die zweite Zeitverzögerung jeweils eine auswählbare Anzahl von Taktzyklen des Systemtaktsignals sind.
  16. RAM gemäß Anspruch 14 oder 15, bei dem der Signalblock (44) ferner folgende Merkmale aufweist: einen Pulsgenerator (54), der konfiguriert ist, um ansprechend darauf, dass das Pulssignal den aktiven Zustand aufweist, das Zeilensignal mit dem aktiven Zustand zu liefern; und einen Taktverschieber (56), der konfiguriert ist, um das Schreibindikatorsignal zu empfangen und nach der zweiten Zeitverzögerung das Schreibsignal zu liefern, das den zumindest ersten aktiven Zustand aufweist, wenn das Schreibsignal den aktiven Zustand aufweist, und um das Lesesignal zu liefern, das den zumindest ersten aktiven Zustand aufweist, wenn das Schreibsignal einen inaktiven Zustand aufweist.
  17. Verfahren zum Betreiben eines Direktzugriffsspeichers, wobei das Verfahren folgende Schritte umfasst: Empfangen eines Schreibbefehls; Liefern eines Zeilensignals, das einen aktiven Zustand aufweist, ansprechend auf den Empfang des Schreibbefehls, wobei der aktive Zustand zu einer festgelegten Zeit nach Empfang des Schreibbefehls eintritt; Liefern eines Schreibsignals, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand des Schreibsignals mit einer festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt; Öffnen einer Zeile von Speicherzellen in einem Array von Speicherzellen, ansprechend auf den aktiven Zustand des Zeilensignals; und Schreiben von Daten in zumindest eine Speicherzelle in der geöffneten Zeile, ansprechend auf den zumindest ersten aktiven Zustand des Schreibsignals.
  18. Verfahren gemäß Anspruch 17, das ferner folgende Schritte umfasst: Liefern eines Auffrischungssignals, das einen ersten Zustand aufweist, wenn ein Auffrischungsvorgang des Arrays im Gange ist, und das einen zweiten Zustand aufweist, wenn kein Auffrischungsvorgang im Gange ist; Empfangen eines Lesebefehls; Liefern des Zeilensignals, das den aktiven Zustand aufweist, ansprechend auf den Empfang des Lesebefehls, wobei der aktive Zustand zu einer ersten Zeit eintritt, wenn das Auffrischungssignal den ersten Zustand aufweist, und zu einer zweiten Zeit eintritt, wenn das Auffrischungssignal den zweiten Zustand aufweist; Liefern eines Lesesignals, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand mit der festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt; und Lesen von Daten aus zumindest einer Speicherzelle in der geöffneten Zeile, ansprechend auf den zumindest ersten aktiven Zustand des Lesesignals.
  19. Verfahren gemäß Anspruch 18, das ferner folgenden Schritt umfasst: Auswählen einer Anzahl aktiver Zustände des Schreibsignals und des Lesesignals.
  20. Verfahren gemäß einem der Ansprüche 17 bis 19, das ferner folgende Schritte umfasst: Empfangen eines Lesebefehls; Liefern des Zeilensignals, das den aktiven Zustand aufweist, zu der festgelegten Zeit ansprechend auf den Empfang des Schreibbefehls; Liefern eines Lesesignals, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand mit der festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt; Lesen von Daten aus zumindest einer Speicherzelle in der geöffneten Zeile, ansprechend auf den zumindest ersten aktiven Zustand des Lesesignals.
  21. Direktzugriffsspeicher (RAM), der folgende Merkmale aufweist: eine Einrichtung zum Liefern eines Zeilensignals, das einen aktiven Zustand aufweist, ansprechend auf einen Empfang eines Schreibbefehls, wobei der aktive Zustand zu einer festgelegten Zeit nach dem Empfang des Schreibbefehls eintritt, und zum Liefern eines Schreibsignal, das zumindest einen ersten aktiven Zustand aufweist, der mit einer festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt; ein Array von Speicherzellen (26), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, wobei eine ausgewählte Zeile ansprechend auf den aktiven Zustand des Zeilensignals für einen Zugriff geöffnet wird und wobei Daten ansprechend auf den zumindest ersten aktiven Zustand des Schreibsignals in zumindest eine Speicherzelle in der geöffneten Zeile geschrieben werden.
  22. RAM gemäß Anspruch 21, der ferner folgendes Merkmal aufweist: eine Einrichtung zum Durchführen autonomer Auffrischungsvorgänge von Speicherzellen des Arrays innerhalb der festgelegten Zeit und zum Liefern eines Auffrischungssignals, das einen ersten Zustand aufweist, wenn ein Auffrischungsvorgang im Gange ist, und einen zweiten Zustand aufweist, wenn kein Auffrischungsvorgang im Gange ist.
  23. RAM gemäß Anspruch 22, der ferner folgende Merkmale aufweist: eine Einrichtung zum Liefern, ansprechend auf den Empfang eines Lesebefehls, des Zeilensignals, das den aktiven Zustand aufweist, zu einer ersten Zeit, zu der das Auffrischungssignal den ersten Zustand aufweist, und zum Liefern des Zeilensignals, das den aktiven Zustand aufweist, zu einer zweiten Zeit, zu der das Auffrischungssignal den zweiten Zustand aufweist; und eine Einrichtung zum Liefern eines Lesesignals, das zumindest einen ersten aktiven Zustand aufweist, wobei der zumindest erste aktive Zustand mit der festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt.
  24. RAM gemäß einem der Ansprüche 21 bis 23, der ferner folgende Merkmale aufweist: eine Einrichtung zum Liefern des Zeilensignals, das den aktiven Zustand aufweist, zu der festgelegten Zeit, ansprechend auf einen Lesebefehl; und eine Einrichtung zum Liefern eines Lesesignals, das zumindest einen ersten aktiven Zustand aufweist, wobei der erste aktive Zustand des Lesesignals mit der festgelegten Verzögerung nach dem aktiven Zustand des Zeilensignals eintritt, und wobei Daten ansprechend auf den ersten aktiven Zustand des Lesesignals aus zumindest einer Speicherzelle in dem geöffneten Array gelesen werden.
DE102005003863.8A 2004-01-28 2005-01-27 Speichervorrichtung mit Nicht-Variabler Schreiblatenz Expired - Fee Related DE102005003863B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/766,428 2004-01-28
US10/766,428 US7042777B2 (en) 2004-01-28 2004-01-28 Memory device with non-variable write latency

Publications (2)

Publication Number Publication Date
DE102005003863A1 true DE102005003863A1 (de) 2005-08-25
DE102005003863B4 DE102005003863B4 (de) 2014-05-15

Family

ID=34795667

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005003863.8A Expired - Fee Related DE102005003863B4 (de) 2004-01-28 2005-01-27 Speichervorrichtung mit Nicht-Variabler Schreiblatenz

Country Status (2)

Country Link
US (1) US7042777B2 (de)
DE (1) DE102005003863B4 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7124052B2 (en) * 2004-04-08 2006-10-17 Infineon Technologies Ag Multichip package with clock frequency adjustment
KR100670665B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 레이턴시 제어 회로
KR100733420B1 (ko) * 2005-06-30 2007-06-29 주식회사 하이닉스반도체 동기식 반도체 메모리 장치
US7797511B2 (en) * 2007-01-05 2010-09-14 Qimonda North America Corp. Memory refresh system and method
US8266471B2 (en) * 2010-02-09 2012-09-11 Mosys, Inc. Memory device including a memory block having a fixed latency data output
CN103700393B (zh) 2012-09-28 2016-08-03 国际商业机器公司 用于dram的中间电路和方法
US9397668B2 (en) * 2014-12-18 2016-07-19 Linear Technology Corporation System and method for providing programmable synchronous output delay in a clock generation or distribution device
US9892770B2 (en) 2015-04-22 2018-02-13 Micron Technology, Inc. Methods and apparatuses for command shifter reduction
US10672098B1 (en) * 2018-04-05 2020-06-02 Xilinx, Inc. Synchronizing access to buffered data in a shared buffer
JP6894459B2 (ja) * 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
US11442875B2 (en) * 2020-05-18 2022-09-13 Integrated Silicon Solution, (Cayman) Inc. Arbitration control for pseudostatic random access memory device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63155494A (ja) * 1986-12-19 1988-06-28 Fujitsu Ltd 擬似スタテイツクメモリ装置
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JPH0438538A (ja) * 1990-06-04 1992-02-07 Mitsubishi Electric Corp データベース表示装置
JP3992757B2 (ja) 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
KR100238869B1 (ko) 1996-12-11 2000-01-15 윤종용 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치
US5991851A (en) * 1997-05-02 1999-11-23 Enhanced Memory Systems, Inc. Enhanced signal processing random access memory device utilizing a DRAM memory array integrated with an associated SRAM cache and internal refresh control
US6330636B1 (en) 1999-01-29 2001-12-11 Enhanced Memory Systems, Inc. Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
US6381684B1 (en) 1999-04-26 2002-04-30 Integrated Device Technology, Inc. Quad data rate RAM
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
US6513089B1 (en) 2000-05-18 2003-01-28 International Business Machines Corporation Dual burst latency timers for overlapped read and write data transfers
JP2003297080A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
JP2004220697A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 半導体メモリ装置のリフレッシュ制御

Also Published As

Publication number Publication date
US20050162957A1 (en) 2005-07-28
US7042777B2 (en) 2006-05-09
DE102005003863B4 (de) 2014-05-15

Similar Documents

Publication Publication Date Title
DE102005003863B4 (de) Speichervorrichtung mit Nicht-Variabler Schreiblatenz
DE3909896C2 (de)
DE69619505T2 (de) Optimierschaltung und steuerung für eine synchrone speicheranordnung vorzugsweise mit programmierbarer latenzzeit
DE4236453C2 (de) Mehrkanal-Speichereinrichtung und Verfahren zum Betreiben derselben
DE69104498T2 (de) Synchrone auffrischung eines dynamischen ram-speichers.
DE19839570B4 (de) Synchrones Halbleiterspeicherbauteil mit programmierbarer Latenzzeit
DE3686436T2 (de) Speichersystem mit hoher leistung.
DE19860650B4 (de) Synchrone Halbleiter-Speichervorrichtung mit einer Chip-Satz-Speichersteuervorrichtung mit Datenausblend-Maskenfunktion
DE69322311T2 (de) Halbleiterspeicheranordnung
EP0974977A2 (de) Integrierter Speicher
DE2527486C3 (de) Verfahren zur Prüfung bistabiler Speicherzellen
DE3787187T2 (de) Dynamischer Lese-Schreibspeicher mit Auffrischwirkung.
DE102006046441A1 (de) Verfahren zum Arbitrieren eines Zugriffs auf ein Speicherbauelement und Master zum Arbitrieren eines Zugriffs auf ein geteiltes Speicherbauelement
DE4333765C2 (de) Halbleiterspeichervorrichtung
DE4317887A1 (de) Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbst-Refresh-Funktion
DE102009020758A1 (de) Halbleiterspeicherbauelement und zugehöriges Zugriffsverfahren
DE68902317T2 (de) Multiport-speicher.
DE4212841A1 (de) Halbleiterspeichervorrichtung zum durchfuehren einer refresh-operation beim lesen oder schreiben
DE102004060644B4 (de) Direktzugriffsspeicher, Speichersteuerung und Verfahren unter Verwendung von Vorladezeitgebern in einem Testmodus
DE69323715T2 (de) Elektronisches Speichersystem und -verfahren
DE19501227B4 (de) DRAM-Auffrisch-Steuerungsschaltung
DE102005054898A1 (de) Flexibles internes Adresszählverfahren und -vorrichtung
DE10332314B4 (de) Halbleiterspeicher mit kurzer effektiver Wortleitungszykluszeit sowie Verfahren zum Lesen von Daten aus einem derartigen Halbleiterspeicher
DE102008014310B4 (de) Speichersteuerung, Speichervorrichtung, Verfahren und System zum Austritt aus einer leistungssparenden Betriebsart eines Speichers
EP1158527B1 (de) Integrierter Speicher mit Zeilenzugriffssteuerung zur Aktivierung und Vorladung von Zeilenleitungen und Verfahren zum Betrieb eines solchen Speichers

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R020 Patent grant now final

Effective date: 20150217

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee