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Im Allgemeinen umfasst ein dynamischer Direktzugriffsspeicher (DRAM; DRAM = dynamic random access memory) Speicherzellen, die in Zeilen und Spalten in einem Array angeordnet sind, wobei sich die Zeilen entlang einer Zeilenrichtung und die Spalten entlang einer Spaltenrichtung erstrecken. Leitfähige Wortleitungen erstrecken sich über das Array von Speicherzellen entlang der Zeilenrichtung, und leitfähige Bitleitungen erstrecken sich uber das Array von Speicherzellen entlang der Spaltenrichtung. An jedem Kreuzungspunkt einer Wortleitung mit einer Bitleitung befindet sich eine Speicherzelle. Auf die Speicherzellen wird unter Verwendung einer Zeilenadresse und einer Spaltenadresse zugegriffen.
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DRAM-Speicherzellen bestehen im Wesentlichen aus einem Kondensator, und Daten sind in den DRAM-Speicherzellen in der Form elektrischer Ladungen gespeichert. Eine Datenhaltezeit ist somit begrenzt, da eine gespeicherte Ladung im Zeitverlauf allmählich entweicht. Um Datenverfalschung zu verhindern, muss die Ladung periodisch aufgefrischt werden. Um Daten in einem Speicherarray aufzufrischen, werden von einer Zeile von Speicherzellen Daten erhalten, und diese Daten werden in der Folge als neue Eingangsdaten verwendet, die neu in die Speicherzellen geschrieben werden, wodurch die gespeicherten Daten aufrechterhalten werden.
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DRAMs weisen in der Regel mehrere Betriebsarten auf, die entworfen sind, um in einer Zeit, in der die Speichervorrichtung nicht verwendet wird, die Stromaufnahme zu reduzieren. Beispielsweise ist eine leistungssparende Betriebsart ein Niedrigleistungszustand eines DRAMs, während dem keine Zugriffe stattfinden können. Befehls-, Adress- und Datenempfänger, Datentreiber und einige Generatoren werden gesperrt. Indem ein Taktfreigabesignal (CKE-Signal) in einen Niedrig-Zustand gebracht wird und dasselbe für die Dauer der Leistungsreduzierung niedrig gehalten wird, findet ein Eintritt in eine leistungssparende Betriebsart statt. Üblicherweise muss jedoch zumindest eine ansteigende Taktflanke stattfinden, um das niedrige CKE-Signal zwischenzuspeichern. Während der Leistungsreduzierung kann der Takt weiterhin oszillieren oder stabil gehalten werden. Bei bekannten Speichersystemen (siehe
US 6 691 204 B1 und
US 266 294 B1 ) findet ein Austritt aus der Leistungsreduzierung statt, wenn das CKE-Signal zurück in den Hoch-Zustand gebracht wird und anschließend mit einer ansteigenden Taktflanke zwischengespeichert wird. Folgend auf die ansteigende Flanke von CKE, muss die DRAM-Steuerung warten, bis eine vorbestimmte Zeitperiode – die Verzögerungszeit bis zum Austritt aus der Leistungsreduzierung (tXP) – verstrichen ist, bevor sie einen weiteren Befehl ausgeben kann. Die Verzögerungszeit wird manchmal als eine vorbestimmte Zeitperiode wie beispielsweise 200 Nanosekunden oder eine vorbestimmte Anzahl von Taktzyklen wie beispielsweise 2 Taktzyklen ausgedrückt.
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Bei manchen DRAM-Anwendungen ist eine Verzögerungszeit bis zum Austritt aus der Leistungsreduzierung tXP von lediglich einem Taktzyklus erwünscht. Somit muss, wenn CKE fur eine Einstellzeit vor einer ansteigenden Taktflanke ansteigt, die nächste ansteigende Taktflanke verfügbar sein, um einen neuen Befehl zwischenzuspeichern.
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Aus diesem und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
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Es ist die Aufgabe der vorliegenden Erfindung, eine Speichersteuerung, eine Speichervorrichtung, ein System sowie ein Verfahren zum Betreiben einer Speichervorrichtung mit verbesserten Charakteristika zu schaffen.
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Änderung der Beschreibung
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Diese Aufgabe wird durch eine Speichersteuerung gemäß Anspruch 1, eine Speichervorrichtung gemäß Anspruch 7, ein System gemäß Anspruch 13 sowie ein Verfahren gemäß Anspruch 19 gelöst.
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Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Speicher eine Schaltung mit einem Eingangsanschluss zum Empfangen eines Eingangssignals, das eine Anforderung zum Austritt aus einer leistungssparenden Betriebsart anzeigt. Die Schaltung ist aufgebaut, um ein Ausgangssignal bereitzustellen, um ein Austreten aus der leistungssparenden Betriebsart ansprechend auf das Eingangssignal freizugeben, bevor das Eingangssignal zwischengespeichert wird.
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Ausführungsbeispiele der Erfindung werden mit Bezug auf die nachfolgenden Zeichnungen leichter verstandlich. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
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Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen naher erläutert. Es zeigen:
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1 ein Blockdiagramm, das konzeptionell ein System gemäß Ausführungsbeispielen der vorliegenden Erfindung veranschaulicht;
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2 ein Blockdiagramm, das eine Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht; und
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3 ein Zeitdiagramm, das die Zeitsteuerung ausgewahlter Signale, die einer bestehenden leistungssparenden Betriebsart eines Speichers zugeordnet sind, veranschaulicht.
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In der nachfolgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden, und in denen mittels Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, bei denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie beispielsweise „oben”, „unten”, „vorn”, „hinten”, „vorder-e/-es/-er”, „hinter-e/-es/-er”, usw. mit Bezug auf die Orientierung der zu beschreibenden Figur(en) verwendet. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Vielzahl verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie aus Gründen der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Es sei darauf hingewiesen, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Veränderungen vorgenommen werden können. Die nachfolgende ausführliche Beschreibung ist daher nicht in einem beschränkenden Sinn zu verstehen, und der Schutzbereich der vorliegenden Erfindung ist durch die angehängten Patentansprüche definiert.
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1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichersystems 100 veranschaulicht. Das Speichersystem 100 umfasst einen Host 102 und einen Speicher 110. Der Speicher 110 weist einen Direktzugriffsspeicher (RAM; RAM = random access memory) wie beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM), einen synchronen dynamischen Direktzugriffsspeicher (SDRAM), einen synchronen dynamischen Doppeldatenraten-Direktzugriffsspeicher (DDR-SDRAM), ein Niedrigleistungs-SDRAM (beispielsweise ein MOBIL-RAM) oder einen anderen geeigneten Speicher auf. Der Host 102 ist durch einen Speicherkommunikationsweg 104 elektrisch mit dem Speicher 110 gekoppelt. Der Speicher 110 umfasst ein Speicherarray 112 von Speicherzellen und eine Steuerung 120, die detaillierte Operationen des Speichers 110 wie beispielsweise die verschiedenen einzelnen Schritte, die zum Ausfuhren von Datenschreiben, -lesen und -auffrischoperationen erforderlich sind, steuert.
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Der Host 102 umfasst eine Logik, Firmware und/oder Software zum Steuern des Betriebs des Speichers 110. Bei einem Ausfuhrungsbeispiel ist der Host 102 ein Mikroprozessor oder eine andere geeignete Vorrichtung, die in der Lage ist, ein Taktsignal, Adresssignale, Befehlssignale und Datensignale zum Lesen von Daten aus dem Speicher 110 und Schreiben von Daten in denselben durch den Speicherkommunikationsweg 104 an den Speicher 110 zu übergeben. Unter anderem steuert die Steuerung 120 Kommunikationen mit dem Host 102 durch den Speicherkommunikationsweg 104 und das Lesen und Schreiben von Daten in dem Speicherarray 112. Der Speicher 110 spricht auf Speicherleseanforderungen von dem Host 102 an und übergibt die angeforderten Daten an den Host 102. Der Speicher 110 spricht auf Schreibanforderungen von dem Host 102 und speichert Daten in dem Speicherarray 112, die von dem Host 102 ubergeben wurden.
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Die Steuerung 120 steuert ferner Leistungsreduzierungsoperationen für den Speicher 110. In die leistungssparende Betriebsart kann eingetreten werden, wenn der Speicher 110 entweder im Ruhezustand ist, wobei alle Bänke in dem Speicherarray 112 vorgeladen sind, oder wenn der Speicher 110 aktiv ist, wobei zumindest eine Bank des Speicherarrays 112 offen für Zugriff ist. Diese Betriebsarten werden als Vorladungsleistungsreduzierung bzw. aktive Leistungsreduzierung bezeichnet. Diese Beschreibung unterscheidet nicht zwischen den beiden; es wird allgemein als Leistungsreduzierung auf dieselben Bezug genommen.
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2 ist ein Blockdiagramm, das Abschnitte einer Schaltung 200 zum Austreten aus einer leistungssparenden Betriebsart veranschaulicht. Ein Empfänger 210 weist einen Eingangsanschluss auf, der ein Taktfreigabesignal (VCKE-Signal) empfängt, das eine Anforderung zum Austritt aus der leistungssparenden Betriebsart anzeigt. Bei dem veranschaulichten Ausführungsbeispiel wird das VCKE-Signal für zumindest eine vorbestimmte Zeitperiode in den Hoch-Zustand gebracht und hoch gehalten, um eine Anforderung zum Austritt aus der leistungssparenden Betriebsart zu signalisieren. Der Empfänger gibt ein CKEIN-Signal aus, das einem Latch zum Eintritt in die/Austritt aus der Leistungsreduzierung (Latch = Zwischenspeicher) 212 bereitgestellt wird, der ein bCKEA-Signal ausgibt, das eine Erfassung eines zwischengespeicherten Signals zum Eintritt in die/Austritt aus der Leistungsreduzierung anzeigt.
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Der Latch zum Eintritt in die/Austritt aus der Leistungsreduzierung 212 stellt eine Kompatibilitat mit Systemen bereit, die eine Verzögerungszeit bis zum Austritt aus der Leistungsreduzierung tXP von zwei Taktzyklen verwenden. Vorhergehende Implementierungen eines Austritts aus der Leistungsreduzierung betragen ein Zwischenspeichern des hohen CKE-Signals und ein erneutes Freigeben der gesperrten Abschnitte des Speichers. In manchen Situationen ist es erwunscht, die Verzogerungszeit bis zum Austritt aus der Leistungsreduzierung tXP auf lediglich einen Taktzyklus zu reduzieren. Bei einer derartigen reduzierten Verzögerungszeit bis zum Austritt aus der Leistungsreduzierung muss die ansteigende Taktflanke, die direkt auf einen Empfang des VCKE-Signals folgt, verfugbar sein, um einen neuen Befehl zwischenzuspeichern.
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3 veranschaulicht einen Abschnitt eines Zeitdiagramms 300 für ein Speichersystem mit einer Verzögerungszeit bis zum Austritt aus der Leistungsreduzierung tXP von einem Taktzyklus. Das Zeitdiagramm 300 umfasst ein Taktsignal (CK-Signal) 310, ein Taktfreigabesignal (CKE-Signal) 312 und ein Befehlssignal 314. Das ansteigende CKE-Signal 312 signalisiert den Austritt aus der leistungssparenden Betriebsart, was bei 320 angezeigt ist. Wie es in 3 gezeigt ist, steigt das CKE-Signal 312 für eine Einstellzeit vor einer ansteigenden Flanke des Taktsignals 310 an. Die nächste ansteigende Flanke 322 des Taktsignals 312 ist verfugbar, um einen neuen Befehl zwischenzuspeichern.
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Bei hohen Frequenzen oder einer Hochzeit eines niedrigen Takts kann es jedoch vorkommen, dass ein Taktstörimpuls erzeugt wird, der ein Zwischenspeichern des Befehls 314 auf dem nächsten Zyklus 322 stört. Darüber hinaus ist es bei bestehenden Systemen, die ein Zwischenspeichern eines hohen CKE-Signals erfordern, um den Austritt aus der Leistungsreduzierung zu erfassen, möglich, dass der Weg zum Zwischenspeichern des hohen CKE-Signals bis zu dem Punkt, an dem Befehls-, Adress- und Datenmaskenempfänger freigegeben werden, länger als ein Taktzyklus dauert. In diesem Fall würden die Eingaben, die mit dem nächsten Taktzyklus bereitgestellt würden, nicht ordnungsgemäß empfangen und zwischengespeichert werden. Falls der normale Differenztaktempfänger während der leistungssparenden Betriebsart gesperrt ist und stattdessen ein Bereitschaftstaktempfänger niedrigerer Leistung verwendet wird, um das hohe CKE-Signal zwischenzuspeichern, muss der normale Differenztaktempfänger vor dem nachsten Taktzyklus neu freigegeben werden. Es ist möglich, dass dieser Weg zu langsam ist, und dass die nachste ansteigende Taktflanke dann instabil, verzögert, oder Störimpulsen unterworfen ist. Wiederum weitergehend wird bei manchen Systemen der Hauptakt während der Leistungsreduzierung durch einen Bereitschaftstaktempfänger angesteuert und bei Normalbetrieb durch einen Differenztaktempfänger angesteuert. Ein Durchfuhren eines Übergangs zwischen diesen Takten während eines Austritts aus der Leistungsreduzierung könnte einen Störimpuls auf dem Haupttakt erzeugen.
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Die in 2 veranschaulichte Schaltung 200 ist aufgebaut, um ein Ausgangssignal EN_ASYNC bereitzustellen, das ein Austreten aus der leistungssparenden Betriebsart freigibt, bevor das VCKE-Eingangssignal zwischengespeichert wird. Das EN_ASYNC-Signal erzeugt ein Empfangerfreigabesignal EN, das zulässt, dass Abschnitte des Speichers 110 wie beispielsweise die Differenztakt-, Befehls-, Adress- und Datenmaskenempfänger sich sobald wie möglich, nachdem das VCKE-Signal in den Hoch-Zustand ubergegangen ist, einschalten.
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Das empfangene und nicht zwischengespeicherte VCKE-Signal (CKEIN) wird mit einem Eingang eines NAND-Gatters 220 verbunden, dessen Ausgang mit einem asynchronen Setzanschluss 224 eines Zwischenspeichers 222 verbunden ist, derart, dass ein ansteigendes VCKE-Eingangssignal das EN_ASYNC-Signal an dem Ausgang 230 des Zwischenspeichers 222 asynchron hoch setzt. Das EN_ASYNC-Signal wird von einem Eingang eines ODER-Gatters 232 empfangen, das wiederum ein Freigabesignal (EN) ausgibt.
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Die empfangene und nicht zwischengespeicherte CKE-Signaleingabe (CKEIN), die durch den Empfänger 210 ausgegeben wird, ist auch mit einem Eingang 226 des Zwischenspeichers 222 verbunden, und ein Bereitschaftstaktsignal (SB_CLK-Signal) wird von einem Zwischenspeichereingang 228 des Zwischenspeichers 222 empfangen, derart, dass das CKE-Eingangssignal mit der nachsten ansteigenden Flanke des Bereitschaftstakts zwischengespeichert wird. Dies stellt einen Störimpulsschutz bereit, für den Fall, dass das CKEIN-Signal einen positiven Störimpuls aufweist, was bewirkt, dass das ausgegebene EN_ASYNC darauf ansprechend irrtümlicherweise in den Hoch-Zustand geht. Mit der nächsten ansteigenden Flanke des Bereitschaftstakts ist das CKEIN-Signal jedoch bereits wieder in den Niedrig-Zustand zurückgekehrt. Das niedrige CKEIN-Signal wird durch das SB_CLK-Signal zwischengespeichert, das an dem Zwischenspeichereingang 228 empfangen wird, und schaltet EN_ASYNC ordnungsgemäß aus, wodurch der Speicher 110 in seinen Leistungsreduzierungszustand zuruckgeführt wird.
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Ein aktives niedriges Rücksetz-CKE-Signal (/RST_CKE-Signal) wird mit einem zweiten Eingang des NAND-Gatters 220 und auch mit einem aktiven niedrigen Rücksetzanschluss 240 des Zwischenspeichers 222 verbunden. Das /RST_CKE-Signal wird verwendet, um die Ausgabe des EN_ASYNC-Signals durch die Schaltung 200 zu sperren, die anderenfalls ansprechend auf das ansteigende VCKE-Signal stattfinden würde. Während normaler Leistungsreduzierungsoperationen ist das /RST_CKE-Signal hoch. Wenn dieses Signal in den Niedrig-Zustand gebracht wird, setzt die aktive niedrige Rücksetzung 240 des Zwischenspeichers 222 das EN_ASYNC-Signal an dem Ausgang 230 des Zwischenspeichers 222 niedrig, was die Empfänger sperrt. Das NAND-Gatter 220 steuert das aktive Niedrigsetzen 224 des Zwischenspeichers 222, so dass, wenn das EN_ASYNC-Signal niedrig ist, das aktive Niedrigsetzen 224 des Zwischenspeichers 222 niedrig gehalten wird. Auf diese Weise wird das CKEIN-Signal daran gehindert, den Zwischenspeicher 222 asynchron zu setzen. Dies ist beispielsweise während gewisser Testbetriebsarten nützlich.
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Ein synchrones Empfängerfreigabesignal (EN_SYNC-Signal) wird von dem anderen Eingang des ODER-Gatters 232 empfangen. Das EN_SYNC-Signal kann von der Ausgabe des Latchs zum Eintritt in die/Austritt aus der Leistungsreduzierung 212 abgeleitet sein, da das EN_SYNC-Signal den synchronen Austritt aus der Leistung darstellt, der durch den Latch zum Eintritt in die/Austritt aus der Leistungsreduzierung 212 erfasst wird. Dieses Signal bestand in älteren Systemen, in denen die Verzögerungszeit bis zum Austritt aus der Leistungsreduzierung tXP zwei Taktzyklen betrug. Das EN_SYNC-Signal wird mit dem EN_ASYNC-Signal kombiniert, um einen Austritt aus der Leistungsreduzierung synchron zuzulassen, wenn das /RST_CKE-Signal verwendet wird, um die EN_ASYNC-Ausgabe zu sperren.
