DE19645437C2 - Synchronhalbleiterspeichereinrichtung mit einer internen Schaltungseinrichtung, die nur dann betriebsberechtigt ist, wenn in normaler Reihenfolge Befehle angelegt sind - Google Patents

Description

Die vorliegende Erfindung betrifft eine Synchronhalbleiter­ speichereinrichtung und insbesondere eine Struktur, welche Zustände von von außen angelegten Steuersignalen bestimmt, um einen vorgesehenen internen Betrieb zu erkennen.

Gemäß einer Zunahme der Betriebsgeschwindigkeit von CPUs (Zentralverarbeitungseinheiten), d. h. externen verarbei­ tungseinheiten, ist es verlangt worden, die Betriebsge­ schwindigkeit von als Systemspeicher von Hauptspeicherein­ heiten verwendeten DRAMs (dynamischen Speichern mit wahl­ freiem Zugriff) zu vergrößern. Als der vorstehenden Forde­ rung nach einem Hochgeschwindigkeitsbetrieb genügender Spei­ cher ist eine in Synchronisation mit einem externen Taktsi­ gnal wie beispielsweise einem Systemtakt arbeitende Syn­ chronhalbleiterspeichereinrichtung bekannt. Die Synchron­ halbleiterspeichereinrichtung (die auch als SDRAM (syn­ chroner dynamischer Speicher mit wahlfreiem Zugriff) be­ zeichnet wird) bestimmt die Zustände von externen Signalen z. B. zur Zeit des Zunehmens eines externen Taktsignals, ver­ anlaßt den auszuführenden internen Betrieb gemäß dem Ergeb­ nis der Bestimmung und führt den veranlaßten internen Be­ trieb aus. Da zur Zeit des Zunehmens des externen Taktsi­ gnals (das als Taktsignal bezeichnet wird) die Zustände von externen Steuersignalen bestimmt werden, ist es nicht not­ wendig, eine Grenze bezüglich einer Flankensteilheit der ex­ ternen Steuersignale, zum Beispiel so, daß mit einem vorge­ schobenen Timing der interne Betrieb gestartet werden kann, zu berücksichtigen, und daher kann ein Hochgeschwindigkeits­ zugriff erreicht werden. Da in Synchronisation mit dem Takt­ signal eine Eingabe/Ausgabe von Daten ausgeführt wird, kann die Eingabe/Ausgabe von Daten schnell ausgeführt werden.

Bei dem vorstehenden SDRAM sind die externen Steuersignale in einer Impulsform. Da die externen Steuersignale dieselbe Impulsform wie das Taktsignal aufweisen, ist es nur not­ wendig, die externen Steuersignale in Synchronisation mit dem Taktsignal zu erzeugen, so daß eine Steuerung mittels einer externen Steuereinrichtung leicht gemacht werden kann. Da die Flankensteilheit des externen Steuersignals dieselbe wie diejenige des Taktsignals ist, ist es nicht notwendig, eine Grenze für eine Setzzeit und eine Haltezeit des ex­ ternen Steuersignals bezüglich des Taktsignals zu berück­ sichtigen, so daß ein interner Betrieb schneller gestartet werden kann. Bei einem SDRAM, das unabhängig voneinander arbeitende Banken enthält, erlauben die externen Steuersi­ gnale mit der Impulsform eine Aktivierung einer der Banken, während eine andere Bank aktiv ist. Daher können die Banken aktiviert und kann auf sie abwechselnd zugegriffen werden. Dies bewirkt, daß ein RAS-Vorladezeitabschnitt (der von einer Deaktivierung eines Zeilenadressenstrobesignals ZRAS bis zu einer nachfolgenden Aktivierung benötigte Zeitab­ schnitt), der in einem Standard-DRAM benötigt wird, von außen verdeckt ist, so daß mit großer Geschwindigkeit die Eingabe/Ausgabe von Daten ausgeführt werden kann.

Fig. 11 zeigt eine Beziehung zwischen vorgesehenen internen Operationen und Zuständen der externen Steuersignale in dem SDRAM.

Da mit einer Mehrzahl von externen Steuersignalen das Vorse­ hen der internen Betriebsart ausgeführt wird, wird ein Satz von Zuständen der externen Steuersignale als "Befehl" be­ zeichnet.

Die zu verwendenden externen Steuersignale sind insbesondere ein Zeilenadressenstrobesignal extZRAS, ein externes Spal­ tenadressenstrobesignal extZCAS und ein externes Schreibbe­ rechtigungssignal extZWE.

[Der NOP-Befehl]

Falls in Fig. 11 alle externen Steuersignale extZRAS, extZCAS und extZWE auf einem H-Pegel gehalten sind, wenn zu einer Zeit T0 ein von außen angelegtes Taktsignal extCLK zu­ nimmt, wird ein interner Betrieb nicht vorgesehen. Der zu­ stand des letzten Zyklus wird im SDRAM beibehalten.

[Der Lesebefehl]

Wenn in Fig. 11 zu einer Zeit T1 das Taktsignal extCLK zu­ nimmt, dann werden die beiden Steuersignale extzRAS und extZWE auf einen H-Pegel und wird das Spaltenadressenstrobe­ signal extZCAS auf einen L-Pegel gesetzt. Diese Kombination von Zuständen der externen Steuersignale wird Lesebefehl ge­ nannt, welcher Lesebefehl die Ausgabe (das Lesen) von Daten in dem SDRAM vorsieht. Wenn dieser Lesebefehl empfangen ist, dann wird ein internes Spaltenadressenstrobesignal CAS0 ak­ tiviert, das den Spaltenwahlbetrieb in dem SDRAM aktiviert. Dieses Signal CAS0 ist in einer Einzelimpulsform und wird als Auslösesignal verwendet. Um das Datenlesen zu aktivie­ ren, wird für einen vorbestimmten Zeitabschnitt ein Leseaus­ löse-(Leseanweisungs-)Signal ZR so festgesetzt, daß es aktiv ist.

[Der Schreibbefehl]

Wenn in Fig. 11 zu einer Zeit T2 das Taktsignal extCLK zu­ nimmt, dann wird das externe Zeilenadressenstrobesignal extZRAS auf einen H-Pegel und werden die beiden externen Steuersignale extZCAS und extZWE auf einen L-Pegel gesetzt. Dieser Zustand wird Schreibbefehl genannt, welcher Schreib­ befehl das Schreiben von Daten in das SDRAM vorsieht. Wenn der Schreibbefehl empfangen ist, dann wird das interne Spal­ tenadressenstrobesignal CAS0 aktiviert, das als Auslösesi­ gnal zum Aktivieren des Spaltenwahlbetriebs in dem SDRAM funktioniert. Auch ein das interne Datenschreiben vorsehen­ des internes Schreibberechtigungssignal WE0 wird aktiviert. Als Reaktion auf das interne Schreibberechtigungssignal WE0 wird ein Schreibanweisungssignal ZW zum Auslösen des Schrei­ bens von Daten in das SDRAM aktiviert.

[Der Vorladebefehl]

Wenn in Fig. 11 zu einer Zeit T3 das Taktsignal extCLK zu­ nimmt, dann werden die beiden externen Steuersignale extZRAS und extZWE auf einen L-Pegel und wird das Spaltenadressen­ strobesignal extZCAS auf einen H-Pegel gesetzt. Dieser Zu­ stand wird Vorladebefehl genannt, durch welchen Vorladebe­ fehl ein Betrieb ausgeführt wird, um das SDRAM intern in einen Vorladezustand (Bereitschaftszustand) zu setzen. Wenn der Vorladebefehl angelegt ist, dann werden ein internes Zeilenadressenstrobesignal RAS0 und ein internes Schreibbe­ rechtigungssignal WE0 so festgesetzt, daß sie für einen vor­ bestimmten Zeitabschnitt aktiv sind, und wird ein Vorlade­ auslösesignal ZPC zum Auslösen des Vorladebetriebs so fest­ gesetzt, daß es für einen vorbestimmten Zeitabschnitt aktiv ist.

[Der Aktivbefehl]

Wenn in Fig. 11 zu einer Zeit T4 das Taktsignal extCLK zu­ nimmt, dann wird das Zeilenadressenstrobesignal extZRAS auf einen L-Pegel und werden die beiden externen Steuersignale extZCAS und extZWE auf einen H-Pegel gesetzt. Dieser Zustand wird Aktivbefehl genannt, durch welchen Aktivbefehl ein Speicherzellwahlbetrieb in dem SDRAM aktiviert wird. Wenn dieser Aktivbefehl empfangen ist, dann wird das interne Zei­ lenadressenstrobesignal RAS0 aktiviert und dadurch ein akti­ ves Auslösesignal (Signal zur Anweisung eines Starts des internen Betriebs) ZA zum Aktivieren des Speicherzellwahlbe­ triebs so festgesetzt, daß es für einen vorbestimmten Zeit­ abschnitt aktiv ist.

Fig. 12 stellt die Struktur eines Abschnitts zum Eingang eines externen Steuersignals schematisch dar. In Fig. 12 sind ein RAS-Eingangspuffer 1a, ein CAS-Eingangspuffer 1b und ein WE-Eingangspuffer 1c angeordnet, welche externen Steuersignalen extZRAS, extZCAS und extZWE entsprechen und entsprechende einzelimpulsförmige interne Steuersignale RAS0, CAS0 und WE0 in Synchronisation mit einem Taktsignal CLK erzeugen. Diese Eingangspuffer 1a, 1b und 1c setzen die betreffenden internen Steuersignale für einen vorbestimmten Zeitabschnitt auf einen H-Pegel, wenn zur Zeit des Zunehmens des Taktsignals CLK die entsprechenden externen Steuersi­ gnale auf einem L-Pegel sind.

Es sind den Eingangspuffern 1a-1c entsprechende Inverter 3a-3c zum Erzeugen invertierter Signale ZRAS0, ZCAS0 und ZWE0 der entsprechenden internen Steuersignale RAS0, CAS0 und WE0 angeordnet. Sowohl die internen Steuersignale RAS0, CAS0 und WE0 aus den Eingangspuffern 1a-1c als auch die invertierten Signale dieser internen Steuersignale sind an einen Befehls­ decodierer 4 angelegt.

Der Befehlsdecodierer 4 setzt für einen vorbestimmten Zeit­ abschnitt die Auslösesignale ZA, ZR, ZW und ZPC in einen ak­ tiven Zustand, um einen benötigten internen Betrieb gemäß der Kombination von Zuständen der angelegten internen Steu­ ersignale zu aktivieren.

Fig. 13A stellt die Struktur des in Fig. 12 gezeigten Ein­ gangspuffers 1 (1a-1c) schematisch dar. Die Eingangspuffer 1a-1c weisen dieselbe Struktur auf. In Fig. 13A ist durch das Bezugszeichen EXT das externe Steuersignal und durch das Bezugszeichen INT das interne Steuersignal angegeben.

In Fig. 13A enthält der Eingangspuffer 1 (1a-1c) einen In­ verter 5, der das externe Steuersignal EXT empfängt, eine NAND-Schaltung 6, die ein Ausgangssignal des Inverters 5 und das Taktsignal CLK empfängt, und einen Impulsgenerator 7, der einen Impuls als Reaktion auf das Abnehmen eines Aus­ gangssignals der NAND-Schaltung 6 erzeugt. Der Impulsgenera­ tor 7 erzeugt das interne Steuersignal INT in einer Impuls­ form, die für einen vorbestimmten Zeitabschnitt einen H-Pe­ gel erreicht. Der Betrieb des in Fig. 13A gezeigten Ein­ gangspuffers wird nachstehend unter Bezugnahme auf die Wel­ lenformdarstellung der Fig. 13B beschrieben.

Wenn das Taktsignal CLK auf einem L-Pegel ist, dann wird das Ausgangssignal der NAND-Schaltung 6 auf einen H-Pegel fest­ gelegt. Wenn das externe Steuersignal EXT auf einem H-Pegel ist, dann ist das Ausgangssignal des Inverters 5 auf einem L-Pegel und wird das Ausgangssignal der NAND-Schaltung 6 auf einem H-Pegel gehalten. In diesem Zustand erzeugt der Im­ pulsgenerator 7 keinen Impuls und wird das interne Steuer­ signal INT in einem inaktiven Zustand des L-Pegels behalten.

Falls das externe Steuersignal EXT auf einem L-Pegel ist, wenn das Taktsignal CLK zunimmt, nimmt als Reaktion auf dieses Zunehmen des Taktsignals CLK das Ausgangssignal der NAND-Schaltung 6 auf einen L-Pegel ab. Als Reaktion auf das Abnehmen des Ausgangssignals der NAND-Schaltung 6 hält der Impulsgenerator 7 das interne Steuersignal INT für einen vorbestimmten Zeitabschnitt auf einem H-Pegel. Eine Deakti­ vierung des aus dem Impulsgenerator 7 erzeugten internen Steuersignals INT kann gemäß einem im voraus in dem Impuls­ generator 7 bestimmten Timing oder in Synchronisation mit dem Abnehmen des Taktsignals CLK ausgeführt werden.

Fig. 14 stellt eine Struktur des in Fig. 12 gezeigten Be­ fehlsdecodierers 4 schematisch dar. Wie in Fig. 14 gezeigt, ist der Befehlsdecodierer 4 gebildet aus NAND-Typ-Decodie­ rerschaltungen, die entsprechend den internen Auslösesi­ gnalen vorgesehen sind. Insbesondere wird aus einer die in­ ternen Steuersignale RAS0, ZCAS0 und ZWE0 empfangenden NAND- Schaltung 4a ein Aktivbetriebsauslösesignal ZA erzeugt. Ein Lesebetriebsauslösesignal ZR wird aus einer die internen Steuersignale ZRAS0, CAS0 und ZWE0 empfangenden NAND-Schal­ tung 4b erzeugt. Ein Schreibbetriebsauslösesignal ZW wird aus einer die internen Steuersignale ZRAS0, CAS0 und WE0 empfangenden NAND-Schaltung 4c erzeugt. Ein Vorladebetriebs­ auslösesignal ZPC wird aus einer die internen Steuersignale RAS0, ZCAS0 und WE0 empfangenden NAND-Schaltung 4d erzeugt.

Gemäß diesen Auslösesignalen aus dem Befehlsdecodierer arbeitet eine Steuerschaltung (nicht dargestellt) so, daß sie einen vorgesehenen internen Betrieb ausführt.

Aufgrund der vorstehend beschriebenen Struktur der Eingangs­ puffer und des Befehlsdecodierers wird in Synchronisation mit dem Taktsignal CLK zum Starten des internen Betriebs das Auslösesignal für einen internen Betrieb ausgegeben. Wie in Fig. 14 gezeigt, werden jedoch aus den parallel zueinander angeordneten NAND-Schaltungen 4a-4d die Auslösesignale für die jeweiligen Betriebsarten erzeugt. Die NAND-Schaltungen 4a-4d erzeugen jeweils das entsprechende Auslösesignal gemäß den Zuständen der angelegten internen Steuersignale ohne Rücksicht auf die Zustände der anderen Auslösesignale.

Wenn in dem SDRAM der Aktivbefehl geliefert wird, dann wird der interne Vorladezustand (Bereitschaftszustand) freige­ geben, und der Speicherzellwahlbetrieb beginnt. Um die Daten der Speicherzellen zu lesen oder zu schreiben, ist es daher notwendig, die Befehle in der Ordnung (1) Aktivbefehl, (2) Lesebefehl oder Schreibbefehl und (3) Vorladebefehl zu lie­ fern.

Selbst wenn daher der Lesebefehl, der Schreibbefehl oder der Vorladebefehl geliefert wird, führt das SDRAM den vorgesehe­ nen internen Betrieb nicht richtig aus, wenn nicht der Ak­ tivbefehl geliefert ist. Wenn der Aktivbefehl nicht gelie­ fert ist, dann wird die Wahl von Speicherzellen nicht ausge­ führt, so daß eine gewählte Speicherzelle nicht vorhanden ist und daher das normale Datenlesen nicht ausgeführt werden kann, selbst wenn der Lesebefehl angelegt ist. In diesem Fall wird durch das gemäß dem Lesebefehl oder dem Schreibbe­ fehl erzeugte Auslösesignal die I/O-Schaltung betriebsbe­ rechtigt.

Im allgemeinen wird ohne Liefern des Aktivbefehels der Schreib-, der Lese- oder der Vorladebefehl nicht geliefert. Doch im Falle einer falschen Reihenfolge (der Lieferung eines sich von dem Aktivbefehl unterscheidenden Befehls vor der Lieferung des Aktivbefehls) wird gemäß dem gelieferten Befehl ein Signal, das einen dem gelieferten Befehl entspre­ chenden Betrieb auslöst, selbst dann aktiviert, wenn der Ak­ tivbefehl inaktiv ist, wie in den Fig. 13A und 14 darge­ stellt. Daher arbeiten die Schaltungen unnötigerweise, wo­ durch sich eine Zunahme des Stromverbrauchs ergibt. Ferner können gemäß dem falsch aktivierten Auslösesignal die in­ ternen Schaltungen des SDRAM nicht richtig arbeiten.

Aus der DE 195 13 587 A1 ist es bekannt, eine Synchronhalbleiterspeichereinrichtung so auszuführen, daß eine Steuerzustandsmaschine eingegebene Steuerbefehle überwacht, um zu bestimmen, wann sämtliche Speichergruppen im Leerlaufzustand sind, und um festzustellen, wann mindestens eine Speichergruppe aktiv ist. Abhängig hiervon erzeugt die Steuerzustandsmaschine dann bestimmte Steuersignale.

Eine Aufgabe der Erfindung ist es, eine Synchronhalbleiter­ speichereinrichtung vorzusehen, welche einen unnötigen Schaltungsbetrieb verhindern und dadurch den Stromverbrauch verkleinern kann.

Eine andere Aufgabe der Erfindung ist es, eine Synchronhalb­ leiterspeichereinrichtung vorzusehen, welche einen Schal­ tungsbetrieb hemmen kann, der gemäß einem falsch angelegten Befehl, d. h. einem in falscher Reihenfolge gelieferten Be­ fehl, wahrscheinlich auszuführen ist.

Eine Synchronhalbleiterspeichereinrichtung gemäß einem ersten Aspekt der Erfindung enthält einen ersten Befehls­ decodierer zum Bestimmen von Zuständen einer Mehrzahl von externen Steuersignalen, die in Synchronisation mit einem von außen und periodisch angelegten Taktsignal von außen angelegt sind, und zum Aktivieren eines vorbestimmten in­ ternen Betriebs, wenn eine erste Kombination von Zuständen der externen Steuersignale erkannt ist, und einen zweiten Befehlsdecodierer, der als Reaktion auf ein Aktivierungssi­ gnal aus dem ersten Befehlsdecodierer dazu berechtigt ist, die Zustände der Mehrzahl von externen Steuersignalen in Synchronisation mit dem Taktsignal zu bestimmen und einen sich von dem vorbestimmten internen Betrieb unterscheidenden zweiten internen Betrieb zu aktivieren, wenn eine sich von der ersten Kombination von Zuständen unterscheidende zweite Kombination von Zuständen der Mehrzahl von externen Steuer­ signalen erkannt ist.

Eine Synchronhalbleiterspeichereinrichtung gemäß einem zwei­ ten Aspekt der Erfindung enthält ein Befehlsregister zum Speichern von eine Betriebsform der Synchronhalbleiterspei­ chereinrichtung festlegenden Daten, eine Mehrzahl von Spei­ cherzellen, einen ersten Befehlsdecodierer zum Bestimmen der Zustände von Steuersignalen, die in Synchronisation mit einem von außen und periodisch angelegten Taktsignal von außen angelegt sind, und zum Aktivieren eines Betriebs zum Wählen von Speicherzellen aus der Mehrzahl von Speicherzel­ len, wenn eine erste Kombination von Zuständen der Mehrzahl von externen Steuersignalen erkannt ist, und einen zweiten Befehlsdecodierer zum Bestimmen der Zustände der externen Steuersignale in Synchronisation mit dem Taktsignal und Ak­ tivieren einer Betriebsart zum Speichern der die Betriebs­ form festlegenden Daten in dem Befehlsregister, wenn eine zweite Kombination von Zuständen der externen Steuersignale erkannt ist. Der zweite Befehlsdecodierer enthält eine Schaltung zum Hemmen eines Bestimmungsbetriebs des ersten Befehlsdecodierers und damit zum Deaktivieren des Wahlbe­ triebs für die Mehrzahl von Speicherzellen, wenn die zweite Kombination von Zuständen der angelegten externen Steuersi­ gnale erkannt ist.

Da die Befehlsdecodiererschaltung nur dann betriebsberech­ tigt ist, wenn ein gemäß einem Eingangsbefehl auszuführender interner Betrieb gültig ist, d. h., nur wenn in einer norma­ len Reihenfolge, die es erlaubt, den internen Betrieb normal auszuführen, die Befehle angelegt sind, ist es möglich, den Betrieb der internen Schaltung zu verhindern, wenn in fal­ scher Reihenfolge ein Befehl angelegt ist, so daß der Strom­ verbrauch verkleinert und eine Funktionsstörung verhindert wird.

Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung augen­ scheinlicher werden, wenn diese in Verbindung mit den beige­ fügten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1 eine schematische Darstellung der Gesamt­ struktur einer Synchronhalbleiterspeicher­ einrichtung gemäß einer ersten Ausführungs­ form der Erfindung;

Fig. 2A eine schematische Darstellung der Struktur eines Befehlsdecodierers und einer zeilenbe­ zogenen Steuerschaltung;

Fig. 2B eine spezielle Darstellung der Struktur eines Aktivbefehlsdecodierers, von Decodierern für einen anderen Befehl und einer internen Akti­ vierungsschaltung;

Fig. 3 eine Timingdarstellung, die den Betrieb eines SDRAM gemäß der ersten Ausführungsform der Erfindung darstellt;

Fig. 4A eine Darstellung der Struktur eines Hauptab­ schnitts eines SDRAM gemäß einer zweiten Aus­ führungsform der Erfindung;

Fig. 4B eine Timingdarstellung, welche den Betrieb einer in Fig. 4A gezeigten Vorladebefehlsde­ codiererschaltung darstellt;

Fig. 5A eine Darstellung der Struktur eines Hauptab­ schnitts eines SDRAM gemäß einer dritten Aus­ führungsform der Erfindung;

Fig. 5B eine Timingdarstellung, welche dessen Betrieb darstellt;

Fig. 6 eine schematische Darstellung der Struktur eines Hauptabschnitts eines SDRAM gemäß einer vierten Ausführungsform der Erfindung;

Fig. 7 eine schematische Darstellung der Gesamt­ struktur eines SDRAM gemäß einer fünften Ausführungsform der Erfindung;

Fig. 8 eine schematische Darstellung der Struktur eines Hauptabschnitts des SDRAM gemäß der fünften Ausführungsform der Erfindung;

Fig. 9 eine Timingdarstellung, welche einen Betrieb des SDRAM gemäß der fünften Ausführungsform der Erfindung darstellt;

Fig. 10 eine schematische Darstellung der Struktur eines Hauptabschnitts eines SDRAM gemäß einer sechsten Ausführungsform der Erfindung;

Fig. 11 eine Timingdarstellung, welche den Betrieb eines herkömmlichen SDRAM darstellt;

Fig. 12 eine schematische Darstellung der Struktur eines Abschnitts zum Eingang eines externen Steuersignals des herkömmlichen SDRAM;

Fig. 13A eine Darstellung der Struktur eines in Fig. 12 gezeigten Eingangspuffers;

Fig. 13B eine Wellenformdarstellung, welche dessen Betrieb darstellt; und

Fig. 14 eine schematische Darstellung der Struktur eines Befehlsdecodierers in dem herkömmlichen SDRAM.

Die erste Ausführungsform

Fig. 1 stellt die Gesamtstruktur eines SDRAM gemäß der ersten Ausführungsform der Erfindung schematisch dar. In Fig. 1 enthält das SDRAM ein Speicherzellarray 50 mit einer Mehrzahl von in Matrixform angeordneten Speicherzellen (dynamischen Speicherzellen; Speicherzellen, von denen jede aus einem Kondensator und einem Transistor gebildet ist), einen Adressenpuffer 52, der von außen angelegte Adressensi­ gnalbits A0-An in Synchronisation mit einem Taktsignal CLK aufnimmt und ein internes Adressensignal erzeugt, eine Zei­ lenwahlschaltung 54, die ein aus dem Adressenpuffer 52 ange­ legtes internes Zeilenadressensignal X decodiert und eine Zeile in dem Speicherzellarray 50 wählt, eine Spaltenwahl­ schaltung 56, die ein aus dem Adressenpuffer 52 angelegtes internes Spaltenadressensignal Y decodiert und eine Spalte in dem Speicherzellarray 50 wählt, Abtastverstärker zum Ab­ tasten und Verstärken von Daten der mit der gewählten Zeile in dem Speicherzellarray 50 verbundenen Speicherzellen und I/O-Gatter zum Verbinden der gewählten Spalte und einer I/O- (Eingangs/Ausgangs-)Schaltung 60 als Reaktion auf ein Spal­ tenwahlsignal aus der Spaltenwahlschaltung 56. In Fig. 1 sind die Abtastverstärker und die I/O-Gatter als ein Block 58 dargestellt. Wenn die I/O-Schaltung 60 aktiv ist, dann führt sie eine Eingabe/Ausgabe von Daten DQ in Synchronisa­ tion mit dem Taktsignal CLK aus.

Zur Steuerung des internen Betriebs enthält das SDRAM eine Eingangspufferschaltung 1, die von außen angelegte externe Steuersignale extZRAS, extZCAS und extZWE in Synchronisation mit dem Taktsignal CLK aufnimmt, so daß sie interne Steuer­ signale RAS0, CAS0 und WE0 erzeugt, einen Befehlsdecodierer 40, der ein Auslösesignal zum Auslösen des internen Betriebs gemäß den aus der Eingangspufferschaltung 1 angelegten in­ ternen Steuersignalen RAS0, CAS0 und WE0 erzeugt, eine zei­ lenbezogene Steuerschaltung 62, die als Reaktion auf ein aus dem Befehlsdecodierer 40 angelegtes Zeilenwahlbetriebsaus­ lösesignal aktiviert ist und die Aktivierung der Zeilenwahl­ schaltung 54 und der Abtastverstärker steuert, eine spalten­ bezogene Steuerschaltung 64, die als Reaktion auf ein aus dem Befehlsdecodierer 40 angelegtes Spaltenwahlbetriebsaus­ lösesignal aktiviert ist und sowohl die Aktivierung von auf den Spaltenwahlbetrieb bezogenen Abschnitten wie beispiels­ weise das Vorladen der Spaltenwahlschaltung 56 und einer internen Datenbusleitung als auch die Verstärkung eines nicht dargestellten Vorverstärkers steuert, und eine I/O- (Eingangs/Ausgangs-)Steuerschaltung 66, die als Reaktion auf das aus dem Befehlsdecodierer 40 angelegte Auslösesignal für einen Daten-I/O-Betrieb aktiviert wird und den Betrieb der I/O-Schaltung 60 steuert.

Wenn der Befehlsdecodierer 40 einen Aktivbefehl ermittelt, dann reagiert die zeilenbezogene Steuerschaltung 62 auf das aus dem Befehlsdecodierer 40 angelegte interne Aktivierungs­ auslösesignal so, daß sie ein den internen Betrieb aktivie­ rendes Aktivsignal ACT an den Befehlsdecodierer 40, die spaltenbezogene Steuerschaltung 64 und die I/O-Steuerschal­ tung 66 anlegt. Wie es später beschrieben wird, ist in dem Befehlsdecodierer 40 ein Abschnitt, der sich von dem Aktiv­ befehl unterscheidende Befehle decodiert, nur dann betriebs­ berechtigt (d. h. aktiviert), wenn das Aktivsignal ACT aktiv ist. Ähnlich sind die spaltenbezogene Steuerschaltung 64 und die I/O-Steuerschaltung 66 nur dann aktiviert, wenn das aus der zeilenbezogenen Steuerschaltung 62 angelegte Aktivsignal ACT aktiv ist.

Das in Fig. 1 gezeigte Taktsignal CLK kann ein von außen angelegtes externes Taktsignal extCLK oder ein intern ge­ puffertes internes Taktsignal sein.

Wie in Fig. 1 gezeigt, ist der Befehlsdecodierer 40 dazu berechtigt, sich von dem Aktivbefehl unterscheidende Befehle nur dann zu decodieren, wenn das Aktivsignal ACT aktiviert ist. Wenn dabei in falscher Reihenfolge ein Befehl geliefert wird, dann ist es möglich, den Betrieb des sich von dem Ak­ tivbefehlsdecodiererabschnitt unterscheidenden Decodierer­ schaltungsabschnitts zu stoppen, so daß der Stromverbrauch verkleinert und eine Funktionsstörung der Speichereinrich­ tung infolge eines unnötigen Schaltungsbetriebs verhindert werden kann. Durch das Betriebsberechtigen der spaltenbezo­ genen Steuerschaltung 64 und der I/O-Steuerschaltung 66 ge­ mäß dem Aktivsignal ACT ist es möglich, eine Funktionsstö­ rung der internen Schaltungen zu verhindern, wenn in einer sich von der normalen Reihenfolge (Eingabe des Lese-, des Schreib- oder des Vorladebefehls nach Eingabe des Aktivbe­ fehls) unterscheidenden Reihenfolge ein Befehl geliefert wird, und somit kann die Zuverlässigkeit des SDRAM gesichert werden.

Fig. 2A stellt die Struktur des Befehlsdecodierers 40 und der zeilenbezogenen Steuerschaltung 62, welche in Fig. 1 gezeigt sind, schematisch dar. Die Eingangspufferschaltung 1 weist die in den Fig. 12 und 13 gezeigte Struktur auf und arbeitet in Synchronisation mit der Zunahme des Taktsignals CLK, so daß sie die externen Steuersignale extZRAS, extZCAS und extZWE aufnimmt und die komplementären internen Steuer­ signale RAS0, ZRAS0, CAS0, ZCAS0, WE0 und ZWE0 so erzeugt, daß sie dieselben an den Befehlsdecodierer 40 anlegt.

Der Befehlsdecodierer 40 enthält einen Aktivbefehlsdeco­ dierer 41, der gemäß den Zuständen der aus der Eingangs­ pufferschaltung 1 angelegten internen Steuersignale so arbeitet, daß er bestimmt, ob der Aktivbefehl angelegt ist oder nicht, und einen Decodierer für einen anderen Befehl 42 zum Ermitteln der Tatsache, daß ein sich von dem Aktivbefehl unterscheidender Befehl angelegt ist. Der Aktivbefehlsdeco­ dierer 41 erzeugt ein internes Betriebsaktivierungsauslöse­ signal ZA.

Die zeilenbezogene Steuerschaltung 62 enthält eine interne Aktivierungsschaltung 63, welche das interne Betriebsakti­ vierungssignal (Aktivsignal) ACT als Reaktion auf eine Ak­ tivierung des aus dem Aktivbefehlsdecodierer 41 angelegten internen Betriebsaktivierungsauslösesignals ZA aktiviert. Als Reaktion auf die Aktivierung des Aktivsignals ACT akti­ viert die zeilenbezogene Steuerschaltung 62 nacheinander die Zeilenwahlschaltung 54 und die Abtastverstärker (siehe Fig. 1) in vorbestimmter Reihenfolge.

Das Aktivsignal ACT aus der internen Aktivierungsschaltung 63 ist an den Befehlsdecodierer 42 angelegt. Der Decodierer für einen anderen Befehl 42 ist nur dann dazu aktiviert (be­ triebsberechtigt), die aus der Eingangspufferschaltung 1 an­ gelegten internen Steuersignale zu decodieren, wenn das Ak­ tivsignal ACT aktiv ist, und er bestimmt, ob einer der Be­ fehle angelegt ist oder nicht.

Dadurch daß der Decodierer für einen anderen Befehl 42 nur dann betriebsberechtigt ist, wenn das Aktivsignal ACT aktiv ist, kann ein nachfolgender unnötiger Schaltungsbetrieb ver­ hindert werden, selbst wenn in falscher Reihenfolge ein Be­ fehl geliefert wird, d. h., selbst in einem derartigen Fall, daß vor der Lieferung des Aktivbefehls ein sich von dem Ak­ tivbefehl unterscheidender Befehl geliefert wird. Da in dem vorstehenden Fall der Decodierer für einen anderen Befehl 42 inaktiv (d. h. nicht betriebsberechtigt) ist, decodiert er irgendein aus der Eingangspufferschaltung 1 angelegtes in­ ternes Steuersignal nicht, so daß die Erzeugung eines Aus­ lösesignals, das dem in falscher Reihenfolge angelegten Be­ fehl entspricht, verhindert und somit ein unnötiger Schal­ tungsbetrieb gehemmt wird.

Fig. 2B zeigt ein Beispiel einer speziellen Struktur des Befehlsdecodierers 40 und der internen Aktivierungsschaltung 63, welche in Fig. 2A dargestellt sind. In Fig. 2B ist die Aktivbefehlsdecodiererschaltung 41 gebildet aus einer die internen Steuersignale RAS0, ZCAS0 und ZWE0 empfangenden NAND-Schaltung mit 3 Eingängen. Der Decodierer für einen anderen Befehl 42 enthält eine Vorladebefehlsdecodierer­ schaltung 42a, eine Schreibbefehlsdecodiererschaltung 42b und eine Lesebefehlsdecodiererschaltung 42c.

Die Vorladebefehlsdecodiererschaltung 42a ist aus einer die internen Steuersignale RAS0, ZCAS0 und WE0 und auch das Ak­ tivsignal ACT empfangenden NAND-Schaltung mit 4 Eingängen gebildet. Die Schreibbefehlsdecodiererschaltung 42b ist aus einer die internen Steuersignale ZRAS0, CAS0 und WE0 und auch das Aktivsignal ACT empfangenden NAND-Schaltung mit 4 Eingängen gebildet. Die Lesebefehlsdecodiererschaltung 42c ist aus einer die internen Steuersignale ZRAS0, CAS0 und ZWE0 und auch das Aktivsignal ACT empfangenden NAND-Schal­ tung mit 4 Eingängen gebildet.

Die interne Aktivierungsschaltung 63 ist aus einem NAND-Typ- Flipflop gebildet, das an seinem Setzeingang das aus dem Ak­ tivbefehlsdecodierer 41 angelegte interne Betriebsaktivie­ rungsauslösesignal ZA und an seinem Rücksetzeingang das Vor­ ladebetriebsauslösesignal ZPC aus dem Vorladebefehlsdeco­ dierer 42a empfängt. Das NAND-Typ-Flipflop enthält eine NAND-Schaltung 63a, die an dem einen ihrer beiden Eingänge das Auslösesignal ZA empfängt, und eine NAND-Schaltung 63b, die an dem einen ihrer beiden Eingänge das Auslösesignal ZPC empfängt. Der Ausgang der NAND-Schaltung 63b ist an den anderen Eingang der NAND-Schaltung 63a angelegt, welche der Reihe nach das Aktivsignal ACT aus ihrem Ausgang erzeugt. Das Aktivsignal ACT ist auch an den anderen Eingang der NAND-Schaltung 63b angelegt.

Der Betrieb der in Fig. 2B gezeigten Schaltungen wird nach­ stehend unter Bezugnahme auf die Timingdarstellung der Fig. 3 beschrieben.

Falls alle externen Steuersignale extZRAS, extZCAS und extZWE auf einem H-Pegel sind, wenn zu einer Zeit T0 das Taktsignal CLK zunimmt, empfängt jede der Befehlsdecodierer­ schaltungen 41 und 42a-42c an wenigstens einem ihrer Ein­ gänge ein Signal mit einem L-Pegel und erzeugt sie daher ein Signal mit einem H-Pegel, und die internen Schaltungen be­ halten den Zustand des letzten Zyklus. In Fig. 3 ist das Aktivsignal ACT auf einem L-Pegel und behält das SDRAM den Vorladezustand (Bereitschaftszustand).

Wenn zu einer Zeit T1 das Taktsignal CLK zunimmt, dann wird das externe Steuersignal extZCAS auf einen L-Pegel und wer­ den die beiden externen Steuersignale extZRAS und extZWE auf einen H-Pegel gesetzt, so daß ein Lesebefehl angelegt wird. Das interne Steuersignal CAS0 wird für einen vorbestimmten Zeitabschnitt auf einen H-Pegel gesetzt. Doch das Aktivsi­ gnal ACT behält den L-Pegel, wobei alle Ausgangssignale der Befehlsdecodiererschaltungen 42a-42c auf einem H-Pegel sind und die Signale zum Auslösen des Lesebetriebs den inaktiven Zustand behalten.

Wenn zu einer Zeit T2 das Taktsignal CLK zunimmt, dann wird das externe Steuersignal extZRAS auf einen H-Pegel gesetzt, werden die beiden externen Steuersignale extZCAS und extZWE auf einen L-Pegel gesetzt und wird der Schreibbefehl ange­ legt. Obwohl für einen vorbestimmten Zeitabschnitt die in­ ternen Steuersignale CAS0 und WE0 in einen aktiven Zustand des H-Pegels gesetzt werden, ist selbst in diesem Zustand das Aktivsignal ACT noch im inaktiven Zustand des L-Pegels und behält das Auslösesignal ZW zum Auslösen des Schreib­ betriebs den inaktiven Zustand des H-Pegels.

Wenn zu einer Zeit T3 das Taktsignal CLK zunimmt, dann wer­ den die beiden externen Steuersignale extZRAS und extZWE auf einen L-Pegel gesetzt, wird das externe Steuersignal extZCAS auf einen H-Pegel gesetzt und ein Vorladebefehl angelegt. In diesem Fall werden für einen vorbestimmten Zeitabschnitt die internen Steuersignale RAS0 und WE0 auf einen H-Pegel ge­ setzt, aber selbst in diesem Zustand ist das Aktivsignal ACT auf dem L-Pegel und behalten alle Auslösesignale ZA, ZR und ZW den inaktiven Zustand.

Wenn zu einer Zeit T4 das Taktsignal CLK zunimmt, dann wird das externe Steuersignal extZRAS auf einen L-Pegel gesetzt, werden die beiden externen Steuersignale extZCAS und extZWE auf einen H-Pegel gesetzt und wird ein Aktivbefehl angelegt. Als Reaktion auf diesen Aktivbefehl wird das interne Steuer­ signal RAS0 auf einen H-Pegel gesetzt, während die internen Steuersignale CAS0 und WE0 auf einem L-Pegel gehalten wer­ den. In diesem Zustand wird für einen vorbestimmten Zeitab­ schnitt das Auslösesignal ZA aus dem Aktivbefehlsdecodierer 41 auf einem L-Pegel gehalten, wird die interne Aktivie­ rungsschaltung 63 gesetzt und das Aktivsignal ACT auf einen H-Pegel gesetzt. Gemäß dieser Aktivierung des Aktivsignals ACT beginnt der interne Betrieb zum Wählen der Speicherzel­ len. Als Reaktion auf die Aktivierung des Aktivsignals ACT auf den H-Pegel werden alle Befehlsdecodierer 42a-42c be­ triebsberechtigt.

Wenn zu einer Zeit T5 das Taktsignal CLK zunimmt, dann wer­ den die beiden externen Steuersignale extZRAS und extZWE auf dem H-Pegel gehalten, wird das externe Steuersignal extZCAS auf einen L-Pegel gesetzt und ein Lesebefehl angelegt. In diesem Zustand wird für einen vorbestimmten Zeitabschnitt das interne Steuersignal CAS0 auf einen H-Pegel gesetzt und werden die internen Steuersignale RAS0 und WE0 auf dem L-Pe­ gel gehalten. Als Reaktion auf den Lesebefehl setzt die Lesebefehlsdecodiererschaltung 42c das Lesebetriebsauslöse­ signal ZR für einen vorbestimmten Zeitabschnitt in einen ak­ tiven Zustand des L-Pegels. Gemäß dem aktivierten Lesebe­ triebsauslösesignal ZR werden die spaltenbezogene Steuer­ schaltung 64 und die I/O-Steuerschaltung 66 aktiviert, so daß in einer vorbestimmten Reihenfolge ein Spaltenwahlbe­ trieb und ein Datenausgabebetrieb ausgeführt werden.

Wenn zu einer Zeit T6 das Taktsignal CLK zunimmt, dann wird das externe Steuersignal extZRAS auf einen H-Pegel gesetzt, werden die beiden externen Steuersignale extZCAS und extZWE auf einen L-Pegel gesetzt und wird ein Schreibbefehl ange­ legt. Das interne Steuersignal RAS0 ist auf einem L-Pegel, wobei die internen Steuersignale CAS0 und WE0 auf einem H- Pegel sind und für einen vorbestimmten Zeitabschnitt das Schreibbetriebsauslösesignal ZW aus der Schreibbefehlsdeco­ diererschaltung 42b in einen aktiven Zustand des L-Pegels gesetzt wird. Gemäß dem aktivierten Auslösesignal ZW werden die spaltenbezogene Steuerschaltung 64 und die I/O-Steuer­ schaltung 66 nacheinander aktiviert und wird das Schreiben von Daten ausgeführt.

Wenn zu einer Zeit T7 das Taktsignal CLK zunimmt, dann wer­ den die externen Steuersignale extZRAS und extZWE auf einen L-Pegel gesetzt, wird das externe Steuersignal extZCAS auf einen H-Pegel gesetzt und ein Vorladebefehl angelegt. Die internen Steuersignale RAS0 und WE0 werden auf einen H-Pegel gesetzt, wobei das interne Steuersignal CAS0 auf einem L- Pegel ist und für einen vorbestimmten Zeitabschnitt das Vor­ ladebetriebsauslösesignal ZPC aus der Vorladebefehlsdeco­ diererschaltung 42a in einen aktiven Zustand des L-Pegels gesetzt wird. Als Reaktion auf die Aktivierung des Vorlade­ betriebsauslösesignals ZPC wird die interne Aktivierungs­ schaltung 63 zurückgesetzt und das Aktivsignal ACT so deak­ tiviert, daß es einen L-Pegel erreicht. Als Reaktion auf diese Deaktivierung des Aktivsignals ACT werden die zeilen­ bezogene Steuerschaltung 62, die spaltenbezogene Steuer­ schaltung 64 und die I/O-Steuerschaltung 66, welche in Fig. 1 gezeigt sind, zurückgesetzt und kehrt das SDRAM in den Vorladezustand (Bereitschaftszustand) zurück. Ferner werden als Reaktion auf die Deaktivierung des Aktivsignals ACT die Befehlsdecodiererschaltungen 42a-42c betriebsunfähig gemacht und wird somit das Decodieren gehemmt.

Wie vorstehend beschrieben, werden die Auslösesignale derart erzeugt, daß das Lesen, das Schreiben oder das Vorladen nur dann ausgeführt wird, wenn der Lese-, der Schreib- oder der Vorladebefehl angelegt wird, nachdem der Aktivbefehl ange­ legt ist. Aufgrund dieser Tatsache kann der Lese-, der Schreib- oder der Vorladebefehl, der während der Bereit­ schaft (des Vorladezustandes) des SDRAM angelegt ist, das entsprechende Auslösesignal nicht aktivieren, so daß ein un­ nötiger Schaltungsbetrieb verhindert werden kann und es so­ mit möglich ist, den Stromverbrauch zu verkleinern, eine Schaltungsfunktionsstörung zu verhindern.

Bei der vorstehenden Ausführungsform werden alle Lese-, Schreib- und Vorladebefehle angenommen, nachdem der Aktiv­ befehl angelegt ist, um das SDRAM zu aktivieren. Alternativ kann eine derartige Struktur verwendet werden, bei welcher nur während des Aktivzustandes des SDRAM (d. h. nur nach An­ legen des Aktivbefehls) nur eines oder zwei der Lese-, Schreib- und Vorladebefehle angenommen werden können.

Das interne Aktivierungssignal ACT kann so vorgesehen sein, daß es aus der zeilenbezogenen Steuerschaltung 62 (der in­ ternen Aktivierungsschaltung 63) an den Befehlsdecodierer 40 angelegt ist.

Wie vorstehend beschrieben, wird gemäß der ersten Ausfüh­ rungsform der Erfindung das Auslösesignal zum Ausführen des internen Schaltungsbetriebs nur dann aktiviert, wenn in nor­ maler Reihenfolge die Befehle angelegt werden. Daher kann ein unnötiger Schaltungsbetrieb verhindert werden, wenn ein unausführbarer Befehl angelegt ist, so daß der Stromver­ brauch verkleinert und eine Funktionsstörung der Schaltungen verhindert werden kann.

Die zweite Ausführungsform

Fig. 4A zeigt die Struktur eines Hauptabschnitts eines SDRAM gemäß der zweiten Ausführungsform der Erfindung. Ins­ besondere zeigt Fig. 4A nur die Struktur eines den Vorlade­ befehl decodierenden Abschnitts. In Fig. 4A ist eine Vorla­ debefehlsdecodiererschaltung 42aa gebildet aus einer NAND- Schaltung mit 4 Eingängen, welche sowohl die internen Steu­ ersignale RAS0, ZCAS0 und WE0 als auch ein Spaltenwahlaus­ führungsanweisungssignal COL empfängt. Das Spaltenwahlaus­ führungsanweisungssignal COL ist aus einer Spaltenwahlaus­ führungsermittlungsschaltung 70 angelegt. Die Spaltenwahl­ ausführungsermittlungsschaltung 70 ist aus einem NAND-Schal­ tungen 72a und 72b enthaltenden Flipflop gebildet, das ge­ setzt ist, wenn das eine des Lesebetriebsauslösesignals ZR und des Schreibbetriebsauslösesignals ZW aktiviert ist, und zurückgesetzt ist, wenn das Vorladebetriebsauslösesignal ZPC aktiviert ist.

Die NAND-Schaltung 72a empfängt ein verzögertes Auslösesi­ gnal aus einer das Vorladebetriebsauslösesignal ZPC um eine vorbestimmte Zeit verzögernden Verzögerungsschaltung 71 und auch ein Ausgangssignal der NAND-Schaltung 72b. Die NAND- Schaltung 72b liefert das Spaltenwahlausführungsermittlungs­ signal COL. Die NAND-Schaltung 72b empfängt sowohl das Aus­ gangssignal der NAND-Schaltung 72a als auch das Lesebe­ triebsauslösesignal ZR und das Schreibbetriebsauslösesignal ZW. Nun wird der Betrieb der in Fig. 4A gezeigten Vorlade­ befehlsdecodiererschaltung nachstehend unter Bezugnahme auf die Timingdarstellung der Fig. 4B beschrieben.

Wenn zu einer Zeit T0 das Taktsignal CLK zunimmt, dann wer­ den die beiden externen Steuersignale extZRAS und extZWE auf einen L-Pegel gesetzt, wird das externe Steuersignal extZCAS auf einen H-Pegel gesetzt und ein Vorladebefehl angelegt. In diesem Zustand werden weder ein Lesebefehl noch ein Schreib­ befehl angelegt und weder eine Spaltenwahl noch eine Ein­ gabe/Ausgabe von Daten ausgeführt, so daß das Spaltenwahl­ ausführungsermittlungssignal COL einen L-Pegel erreicht und das Vorladebetriebsauslösesignal ZPC auf einem H-Pegel ge­ halten wird. Die das Vorladebetriebsauslösesignal ZPC emp­ fangende Schaltung arbeitet nicht.

Wenn zu einer Zeit T1 das Taktsignal CLK zunimmt, dann wird das externe Steuersignal extZRAS auf einen H-Pegel und das externe Steuersignal extZCAS auf einen L-Pegel gesetzt. Das externe Steuersignal extZWE wird auf einen H-Pegel oder einen L-Pegel gemäß dem vorzusehenden Betrieb (Lesebetrieb oder Schreibbetrieb) gesetzt. Somit wird zur Zeit T1 ein Lese- oder ein Schreibbefehl angelegt. Gemäß dem Lese- oder dem Schreibbefehl erreicht das Spaltenwahlausführungser­ mittlungssignal COL aus der NAND-Schaltung 72b einen H-Pe­ gel. Da in diesem Zustand der Lese- oder der Schreibbefehl, d. h. ein sich von dem Vorladebefehl unterscheidender Befehl, angelegt ist, erreicht das Vorladebetriebsauslösesignal ZPC einen H-Pegel.

Wenn zu einer Zeit T2 das Taktsignal CLK zunimmt, dann wer­ den die beiden externen Steuersignale extZRAS und extZWE auf einen L-Pegel gesetzt, wird das externe Steuersignal extZCAS auf einen H-Pegel gesetzt und ein Vorladebefehl angelegt. In diesem Zustand sind alle Eingänge der Vorladebefehlsdeco­ diererschaltung 42aa auf einem H-Pegel, so daß sie für einen vorbestimmten Zeitabschnitt das Vorladebetriebsauslösesignal ZPC in einen aktiven Zustand des L-Pegels setzt. Dadurch wird das interne Aktivsignal ACT zurückgesetzt und der Vor­ ladebetrieb intern ausgeführt. Wenn nach dem Abnehmen des Vorladebetriebsauslösesignals ZPC eine durch die Verzöge­ rungsschaltung 71 bestimmte Verzögerungszeit verstrichen ist, erreicht das Ausgangssignal der NAND-Schaltung 72a einen H-Pegel, so daß alle Eingänge der NAND-Schaltung 72b einen H-Pegel erreichen und das Spaltenwahlausführungser­ mittlungssignal COL einen L-Pegel erreicht. Als Reaktion auf das Abnehmen des Spaltenwahlausführungsermittlungssignals COL nimmt das Vorladebetriebsauslösesignal ZPC auf einen H- Pegel zu. Infolge der durch die Verzögerungsschaltung 71 vorgesehenen Verzögerungszeit ist es möglich, eine Zeit zu sichern, in welcher das Vorladebetriebsauslösesignal ZPC ak­ tiv ist.

Zum Zurückbringen des SDRAM in den Vorladezustand (Bereit­ schaftszustand) nach Abschluß des internen Schreibens oder Lesens von Daten wird bei dem SDRAM im allgemeinen der Vor­ ladebefehl angelegt. Daher kann durch Verwenden einer der­ artigen Struktur, bei der das Vorladebetriebsauslösesignal ZPC nur dann aktiviert wird, wenn der Vorladebefehl angelegt wird, nachdem der Lese- oder der Schreibbefehl angelegt ist, in einem derartigen Fall, daß in falscher Reihenfolge (d. h. vor dem Lese- oder dem Schreibbefehl) der Vorladebefehl ge­ liefert wird, das Vorladebefehlsbetriebsauslösesignal immer in einen inaktiven Zustand gesetzt werden, und somit kann ein unnötiger Schaltungsbetrieb verhindert werden.

Die die Schaltungen des Decodierers für einen anderen Befehl bildenden Abschnitte können dieselben Strukturen wie die­ jenigen der ersten Ausführungsform verwenden. Es kann eine derartige Struktur verwendet werden, bei welcher die Aktiv­ befehlsdecodiererschaltung, die Lesebefehlsdecodiererschal­ tung und die Schreibbefehlsdecodiererschaltung das Befehls­ decodieren unabhängig voneinander ausführen, wie es beim Stand der Technik getan wird. Das interne Aktivierungssignal ACT kann in die spaltenbezogene Steuerschaltung und die I/O- Steuerschaltung nicht geliefert werden.

Gemäß der zweiten Ausführungsform der Erfindung, wie vor­ stehend beschrieben, wird der Vorladebefehl nur dann gültig, wenn er nach dem Lese- oder dem Schreibbefehl angelegt und die Spaltenwahl intern ausgeführt wird. Daher ist es mög­ lich, selbst dann einen unnötigen Schaltungsbetrieb zu ver­ hindern, wenn der Vorladebefehl falsch angelegt ist, so daß eine Schaltungsfunktionsstörung verhindert und der Stromver­ brauch verkleinert werden kann.

Die dritte Ausführungsform

Fig. 5A zeigt die Struktur eines Hauptabschnitts eines SDRAM gemäß der dritten Ausführungsform der Erfindung. Bei der in Fig. 5A dargestellten Struktur enthält das SDRAM ein Befehlsregister 82, das eine Burstlänge, eine CAS-Latenz, einen Bursttyp und anderes angebende Daten speichert. Die Burstlänge gibt die Anzahl derjenigen Daten an, welche durch einen internen Zugriffsbetrieb kontinuierlich einge­ geben/ausgegeben werden können. Die CAS-Latenz gibt die An­ zahl derjenigen Zyklen des Taktsignals CLK an, welche vom Anlegen des Lesebefehls bis zur Ausgabe der gültigen Daten benötigt werden. Der Bursttyp gibt die Reihenfolge einer Änderung der Spaltenadresse an, welche sich zur Zeit einer kontinuierlichen Eingabe/Ausgabe von Daten nacheinander ändert. Im allgemeinen kann der Bursttyp klassifiziert wer­ den in zwei Typen, d. h. einen sequentiellen Bursttyp, gemäß dem sich das Spaltenadressensignal kontinuierlich ändert, und einen Interleave-Bursttyp, gemäß dem das Spaltenadres­ sensignal mit z. B. 8 Bit sich in der Ordnung 3-2-1-0-7-6-5-4 ändert.

Da die vorstehenden Daten die Betriebsform des SDRAM bestim­ men, wird vor dem Verwenden des SDRAM ein anfängliches Set­ zen derartiger Daten ausgeführt. Bei der dritten Ausfüh­ rungsform wird ein Zugriffsbefehl nur angenommen, nachdem ein Anfangsbetrieb zum Speichern der benötigten Daten in dem Befehlsregister 82 ausgeführt ist.

In Fig. 5B ist eine Modussetzbefehlsdecodiererschaltung 43 gebildet aus einer die internen Steuersignale RAS0, CAS0 und WE0 empfangenden NAND-Schaltung mit 3 Eingängen. Ein Regi­ stersetzbetriebsauslösesignal ZMC aus der Setzmodusbefehls­ decodiererschaltung 43 ist an eine Befehlssetzsteuerschal­ tung 80 angelegt. Als Reaktion auf eine Aktivierung des Be­ fehlssetzbetriebsauslösesignals ZMC verbindet die Befehls­ setzsteuerschaltung 80 das Befehlsregister 82 und einen externen Anschluß 84, um das Schreiben von Daten in das Be­ fehlsregister 82 auszuführen. Der externe Anschluß 84 kann nur einen Daten-I/O-Anschluß oder einen Adresseneingangsan­ schluß enthalten. Im allgemeinen wird bei dem Betrieb zum Setzen eines Modus der Typ des zu setzenden Modus bestimmt gemäß dem an diesen speziellen Adressensignalanschluß ange­ legten Adressensignal. Der Einfachheit halber ist in der Fi­ gur die Struktur eines Abschnitts zum Bestimmen des Modus nicht dargestellt. Wenn in dem Befehlsregister 82 notwendige Daten zu speichern sind, wird das Modussetzbetriebsauslöse­ signal ZMC aktiviert.

Eine Zugriffsbefehlsdecodiererschaltung 41a ist aus einer NAND-Schaltung mit 4 Eingängen gebildet, welche sowohl die internen Steuersignale RAS0, ZCAS0 und ZWE als auch ein Be­ fehlsregisterdatensetzabschlußsignal SCR empfängt. Das Be­ fehlsregisterdatensetzabschlußsignal SCR ist aus einem Aus­ gang Q eines Setz/Rücksetz-Flipflops 85 angelegt, welches als Reaktion auf eine Aktivierung des Modussetzbetriebsaus­ lösesignals ZMC gesetzt ist. Das Setz/Rücksetz-Flipflop 85 empfängt an seinem Rücksetzeingang R ein Signal aus einer Verzögerungsschaltung 87, die das interne Betriebsaktivie­ rungsauslösesignal ZA um eine vorbestimmte Zeit verzögert. Nun wird der Betrieb der in Fig. 5A gezeigten Struktur nachstehend unter Bezugnahme auf die in Fig. 5B gezeigte Timingdarstellung beschrieben.

Wenn zu einer Zeit T0 ein Zugriffsbefehl angelegt wird, dann wird das interne Steuersignal RAS0 auf einen H-Pegel gesetzt und werden die internen Steuersignale CAS0 und WE0 auf einem L-Pegel gehalten. Da das Befehlsregister 82 die notwendigen Daten nicht gespeichert hat, ist die Befehlsregisterdaten­ setzabschlußschaltung SCR auf einem L-Pegel und das interne Betriebsaktivierungsauslösesignal ZA auf einem H-Pegel. In diesem Zustand wird daher der interne Betrieb zur Speicher­ zellwahl nicht ausgeführt.

Wenn zu einer Zeit T1 ein Modussetzbefehl angelegt wird, dann werden die internen Steuersignale RAS0, CAS0 und WE0 auf einen H-Pegel gesetzt (Der Modussetzbefehl hält alle externen Steuersignale extZRAS, extZCAS und extZWE auf einem L-Pegel, was einer normalen WCBR-Bedingung entspricht.). Dabei wird das Modussetzbetriebsauslösesignal ZMC aus der Modussetzbefehlsdecodiererschaltung 43 für einen vorbe­ stimmten Zeitabschnitt auf einen L-Pegel gesetzt, wird das Setz/Rücksetz-Flipflop 85 gesetzt und das Signal SCR auf einen H-Pegel gesetzt. Gemäß diesem Modussetzbefehl wird die Befehlssetzsteuerschaltung 80 aktiviert und werden die an den externen Anschluß 84 angelegten notwendigen Daten in das Befehlsregister 82 geschrieben. Selbst nachdem die notwen­ digen Daten in das Befehlsregister 82 geschrieben worden sind, ist das Flipflop 85 im Setzzustand und behält das Be­ fehlsregisterdatenschreibabschlußsignal SCR den H-Pegel.

Wenn zu einer Zeit T2 ein Aktivbefehl angelegt wird, dann wird das interne Steuersignal RAS0 auf einen H-Pegel gesetzt und werden die beiden internen Steuersignale CAS0 und WE0 auf dem L-Pegel gehalten. Daher werden alle Eingänge der Aktivbefehlsdecodiererschaltung 41a auf einen H-Pegel ge­ setzt und wird das interne Betriebsaktivierungsauslösesignal ZA in einen aktiven Zustand des L-Pegels gesetzt. Gemäß dem aktivierten Auslösesignal ZA beginnt der interne Betrieb, obwohl in Fig. 5A ein Pfad für ihn nicht gezeigt ist. Nach­ dem nach dem Abnehmen des Auslösesignals ZA auf den L-Pegel die durch die Verzögerungsschaltung 87 bestimmte verzöge­ rungszeit verstrichen ist, nimmt das Ausgangssignal der Ver­ zögerungsschaltung 87 auf einen L-Pegel ab, wird das Setz/Rücksetz-Flipflop 85 zurückgesetzt, wird das Signal SCR auf einen L-Pegel gesetzt und das interne Betriebsaktivie­ rungsauslösesignal ZA auf einen H-Pegel gesetzt.

Bei der Anordnung der Fig. 5A geht das Signal SCR auf den Tiefpegel, sobald das Signal ZA aktiv gemacht wird. Somit ist es erforderlich, den Modussetzbefehl einzugegeben, bevor jedes Anlegen des Aktivbefehls ein Normalmodus des Betriebs ist. Diese Unzulänglichkeit konnte durch die mittels des strichliert umrahmten Blocks dargestellte Anordnung behoben werden. Eine weitere Verzögerungsschaltung empfängt den Aus­ gang der Verzögerungsschaltung 87, und ein AND-Gatter emp­ fängt den Ausgang der weiteren Verzögerungsschaltung und das Signal ZMC. Ein Ausgang des AND-Gatters wird in den Setzein­ gang S geliefert. Nachdem der Modussetzbefehl einmal gelie­ fert ist, bleibt gemäß dieser Anordnung das Signal SCR ak­ tiv, um die Aufnahme des Aktivbefehls zu erlauben.

Aufgrund der vorstehenden Struktur, bei welcher nur nach einem anfänglichen Setzen der für das Befehlsregister 82 be­ nötigten Daten der Aktivbefehl angenommen wird, ist es mög­ lich, eine Funktionsstörung des SDRAM zu verhindern, und kann eine große Zuverlässigkeit des SDRAM gesichert werden. Wenn vor dem anfänglichen Setzen des Befehlsregisters 82 der Zugriffsbefehl angelegt wurde, dann würde das herkömmliche SDRAM nicht richtig arbeiten, so daß die notwendigen Daten nicht erhalten werden würden und das SDRAM in einem in­ stabilen Zustand arbeiten würde. Mittels der vorstehend be­ schriebenen Struktur kann jedoch der Betrieb im instabilen Zustand verhindert werden, und somit ist es möglich, nicht nur eine Verbesserung der Zuverlässigkeit, sondern auch eine Verkleinerung des Stromverbrauchs zu erreichen.

Die vierte Ausführungsform

Fig. 6 zeigt die Struktur eines Hauptabschnitts eines SDRAM gemäß der vierten Ausführungsform der Erfindung. In Fig. 6 wird eine Annahme des Aktivbefehls gehemmt, wenn ein Selbst­ auffrischbefehl angelegt ist. Eine Selbstauffrischbefehlsde­ codiererschaltung 44 ist aus einer die internen Steuersi­ gnale ZRAS0, ZCAS0 und WE0 empfangenden NAND-Schaltung mit 3 Eingängen gebildet. Ein Auffrischbetriebsauslösesignal REF aus der Selbstauffrischbefehlsdecodiererschaltung 44 ist an eine Auffrischsteuerschaltung 90 angelegt. Als Reaktion auf eine Aktivierung des Auffrischbetriebsauslösesignals REF er­ zeugt die Auffrischsteuerschaltung 90 ein für einen vorbe­ stimmten Zeitabschnitt aktiv gehaltenes Auffrischbetriebsak­ tivierungssignal RACT in die zeilenbezogene Steuerschaltung. Die zeilenbezogene Steuerschaltung wird als Reaktion auf das Auffrischbetriebsaktivierungssignal RACT aktiviert und führt den Betrieb zum Wählen einer Zeile der Speicherzellen ähn­ lich wie bei dem Zeilenwahlbetrieb im Normalbetrieb aus. In diesem Fall wird gemäß einer Auffrischadresse aus einem nicht dargestellten Auffrischadressenzähler eine Speicher­ zellzeile gewählt. Ein aktiver Zeitabschnitt des Auffrisch­ betriebsaktivierungssignals RACT wird im voraus bestimmt.

Eine Aktivbefehlsdecodiererschaltung 41b ist aus einer NAND- Schaltung mit 4 Eingängen gebildet, welche sowohl das Auf­ frischbetriebsaktivierungssignal ZRACT als auch die internen Steuersignale RAS0, ZCAS0 und ZWE0 empfängt. Während das Auffrischen intern ausgeführt wird, ist das Auffrischbe­ triebsaktivierungssignal ZRACT aktiv und somit auf einem L- Pegel und ist das interne Betriebsaktivierungsauslösesignal ZA aus der Aktivbefehlsdecodiererschaltung 41b auf einen H- Pegel festgelegt. Selbst wenn daher der Aktivbefehl von außen angelegt ist, wird dieser Aktivbefehl nicht angenom­ men, so daß eine Änderung des Ausgangs der Aktivbefehlsdeco­ diererschaltung 41a verhindert wird, und somit wird ein unnötiger Schaltungsbetrieb verhindert.

Wenn das Selbstauffrischen abgeschlossen ist, kehrt das Auf­ frischbetriebsaktivierungssignal ZRACT auf den H-Pegel zu­ rück. Wenn dabei der Aktivbefehl von außen angelegt ist, wird das interne Betriebsaktivierungsauslösesignal ZA für einen vorbestimmten Zeitabschnitt gemäß diesem Aktivbefehl auf einen L-Pegel gesetzt.

Die erste bis vierte Ausführungsform können unabhängig von­ einander oder in geeigneter Kombination miteinander verwen­ det werden.

Da gemäß der vierten Ausführungsform, wie vorstehend be­ schrieben, die Annahme des Aktivbefehls gehemmt wird, wäh­ rend das Selbstauffrischen intern ausgeführt wird, ist es möglich, einen unnötigen Schaltungsbetrieb der Aktivbefehls­ decodiererschaltung zu verhindern, und somit ist es möglich, den Stromverbrauch zu verkleinern und eine Funktionsstörung infolge des unnötigen Schaltungsbetriebs zu verhindern.

Die fünfte Ausführungsform

Fig. 7 stellt die Gesamtstruktur eines SDRAM gemäß der fünften Ausführungsform der Erfindung schematisch dar. In Fig. 7 enthält das SDRAM eine Mehrzahl von (in Fig. 7 zwei) Banken #A und #B, in denen eine Aktivierung/Vorladung einzeln und unabhängig ausgeführt werden kann. Jede der Banken #A und #B enthält ein Speicherzellarray 50, eine Zei­ lenwahlschaltung 54, eine Spaltenwahlschaltung 56, einen Ab­ tastverstärker- und I/O-Block 58 und eine I/O-Schaltung 60, welche entsprechend denjenigen ähnlich sind, welche in Fig. 1 gezeigt sind, außer dem Abschnitt der I/O-Schaltung 60, in dem der I/O-Puffer direkt verbunden ist mit dem Daten-I/O- Anschluß. Im allgemeinen werden bei dem SDRAM in einem Regi­ ster (Schreib- oder Leseregister) Daten zwischengespeichert und mittels eines I/O-Puffers in Synchronisation mit dem Taktsignal CLK von außen eingegeben/nach draußen ausgegeben. Die sich von der Steuerung der Registerabschnitte unter­ scheidenden Operationen werden für die Banken #A und #B un­ abhängig voneinander ausgeführt.

Ein Bank-A-Controller 100a und ein Bank-B-Controller 100b, welche die Banken #A 110a und #B 110b unabhängig voneinander treiben, sind separat vorgesehen. Für den Bank-A-Controller 110a und den Bank-B-Controller 110b sind entsprechende Unterbefehlsdecodierer 120a und 120b vorgesehen. Jeder der Unterbefehlsdecodierer 120a und 120b wird selektiv akti­ viert, so daß er ein Auslösesignal aus einem Befehlsdeco­ dierer 4 gemäß einer aus einem Adressenpuffer 52 angelegten Bankadresse BA empfängt und das Auslösesignal in den ent­ sprechenden Bankcontroller überträgt, wenn er gewählt ist. Der Befehlsdecodierer 4 und der Eingangspuffer 1 in dieser Ausführungsform weisen dieselbe Struktur wie bei der ersten bis vierten Ausführungsform auf. Der Adressenpuffer 52 nimmt von außen angelegte Adressensignalbits A0-An in Synchronisa­ tion mit dem Taktsignal CLK auf und erzeugt die Bankadresse BA und ein internes Adressensignal Add aus ihnen. Das Adres­ sensignal Add ist an jede der Bank #A 100a und der Bank #B 100b angelegt. Die Strukturen, die denen ähnlich sind, wel­ che in Verbindung mit den vorhergehenden Ausführungsformen schon beschrieben sind, sind bei dem Befehlsdecodierer 4 und den Unterbefehlsdecodierern 120a und 120b vorgesehen. Somit wird das Auslösesignal nur dann aktiviert, wenn ein für die entsprechende Bank gültiger Befehl angelegt ist.

Fig. 8 zeigt die Struktur des Befehlsdecodierers, des Unterbefehlsdecodierers und des Bankcontrollers, welche in Fig. 7 dargestellt sind. Der Befehlsdecodierer 4 hat die­ selbe Struktur wie bei der ersten bis vierten Ausführungs­ form, und seine interne Struktur ist in der Figur nicht dar­ gestellt. Gemäß den aus der Eingangspufferschaltung 1 ange­ legten internen Steuersignalen RAS0, ZRAS0, CAS0, ZCAS0, WE0 und ZWE0 aktiviert der Befehlsdecodierer 4 das interne Be­ triebsaktivierungsauslösesignal ZA, das Vorladebetriebsakti­ vierungsauslösesignal ZPC, das Lesebetriebsauslösesignal ZR und das Schreibbetriebsauslösesignal ZW für einen vorbe­ stimmten Zeitabschnitt. Der Unterbefehlsdecodierer 120a ent­ hält einen Aktivbefehlsdecodierer 121, der aus einer das Bankadressensignalbit BA und das interne Betriebsaktivie­ rungsauslösesignal ZA empfangenden NOR-Schaltung mit 2 Ein­ gängen gebildet ist, eine Vorladebefehlsdecodiererschaltung 122, die aus einer das Bankadressensignalbit BA und das Vor­ ladebetriebsauslösesignal ZPC empfangenden NOR-Schaltung mit 2 Eingängen gebildet ist, eine Lesebefehlsdecodiererschal­ tung 123, die aus einer NOR-Schaltung mit 3 Eingängen gebil­ det ist, welche sowohl das Aktivsignal ACT(A), das aus einer in dem Bank-A-Controller 110a enthaltenen internen Aktivie­ rungsschaltung 110aa, die später zu beschreiben ist, ange­ legt ist, als auch das Bankadressensignalbit BA und das Lesebetriebsauslösesignal ZR empfängt, und eine Schreibbe­ fehlsdecodiererschaltung 124, die aus einer das Aktivsignal ACT(A), das Bankadressensignalbit BA und das Schreibbe­ triebsauslösesignal ZW empfangenden NOR-Schaltung mit 3 Ein­ gängen gebildet ist.

Die interne Aktivierungsschaltung 110aa enthält einen Inver­ ter 111, der ein internes Betriebsaktivierungsauslösesignal A(A) aus der Aktivbefehlsdecodiererschaltung 121 empfängt, einen Inverter 112, der ein Vorladebetriebsauslösesignal PC(A) aus der Vorladebefehlsdecodiererschaltung 122 emp­ fängt, eine NAND-Schaltung 113, die an dem einen ihrer bei­ den Eingänge ein Ausgangssignal des Inverters 111 empfängt, und eine NAND-Schaltung 114, die an dem einen ihrer Eingänge ein Ausgangssignal des Inverters 112 empfängt. Die NAND- Schaltung 114 erzeugt das Aktivsignal ACT(A), das die Bank #A 100a aktiviert (den Speicherzellwahlbetrieb startet). Das Aktivsignal ACT(A) ist auch an den anderen Eingang der NAND- Schaltung 113 angelegt. Das Ausgangssignal der NAND-Schal­ tung 113 ist in den anderen Eingang der NAND-Schaltung 114 rückgekoppelt.

Der für die Bank #B 100b vorgesehene Unterbefehlsdecodierer 120b hat dieselbe Struktur wie der Unterbefehlsdecodierer 120a, abgesehen davon, daß er das Bankadressensignalbit BA mittels eines Inverters 129 empfängt. Der Unterbefehlsdeco­ dierer 120b wird gewählt, wenn das mittels des Inverters 129 angelegte invertierte Bankadressensignalbit ZBA auf einem L- Pegel ist, und er liefert die Auslösesignale für die Bank #B 100b, welche den aus dem Befehlsdecodierer 4 angelegten Aus­ lösesignalen ZA, ZPC, ZR und ZW entsprechen, d. h. das Vor­ ladebetriebsauslösesignal PC(B), das interne Betriebsakti­ vierungsauslösesignal A(B), das Schreibbetriebsauslösesignal W(B) und das Lesebetriebsauslösesignal R(B) für die Bank #B.

Ähnlicherweise enthält der Bank-B-Controller 110b eine in­ terne Aktivierungsschaltung 110ba, die ein Aktivsignal ACT(B) für die Bank #B gemäß dem Vorladebetriebsauslöse­ signal PC(B) und dem internen Betriebsaktivierungsauslösesi­ gnal A(B) erzeugt. Die interne Aktivierungsschaltung 110ba hat dieselbe Struktur wie die interne Aktivierungsschaltung 110aa und enthält sowohl die Inverter 111 und 112 als auch die NAND-Schaltungen 113 und 114. Das Aktivsignal ACT(B) für die Bank #B 100b ist auch an den Unterbefehlsdecodierer 120b angelegt, um die Erzeugung des Schreibbetriebsauslösesignals W(B) und des Lesebetriebsauslösesignals R(B) für die Bank #B zu unterdrücken. Der Betrieb des Befehlsdecodierers und der Unterbefehlsdecodierer, welche in Fig. 8 gezeigt sind, wird nachstehend unter Bezugnahme auf die Timingdarstellung der Fig. 9 beschrieben.

Zu einer Zeit T0 werden alle externen Steuersignale extZRAS, extZCAS und extZWE auf einem H-Pegel gehalten. In diesem Zu­ stand ist kein Befehl angelegt, so daß das SDRAM den letzten Zustand behält. In Fig. 9 ist das SDRAM so dargestellt, daß es vor der Zeit T0 im Vorladezustand ist. In diesem Zustand sind die beiden Aktivsignale ZACT(A) und ZACT(B) im inak­ tiven Zustand des H-Pegels.

Zu einer Zeit T1 wird der Aktivbefehl angelegt. Eine externe Bankadresse extBA wird auf einen L-Pegel gesetzt, so daß die Bank #A vorgesehen ist. Somit wird zur Zeit T1 ein Aktivbe­ fehl für die Bank #A angelegt. Gemäß dem Aktivbefehl für die Bank #A wird das interne Betriebsaktivierungsauslösesignal A(A), das aus der Aktivbefehlsdecodiererschaltung 121 des in Fig. 8 gezeigten Unterbefehlsdecodierers 120a erzeugt wird, für einen vorbestimmten Zeitabschnitt in einen aktiven Zu­ stand des H-Pegels gesetzt, wird das Ausgangssignal der NAND-Schaltung 113 der internen Aktivierungsschaltung 110aa auf einen H-Pegel gesetzt und somit das Aktivsignal ZACT(A) in einen aktiven Zustand des L-Pegels gesetzt. Dadurch be­ ginnt für die Bank #A der Speicherzellwahlbetrieb.

Zu einer Zeit T2 wird der Lesebefehl für die Bank #B ange­ legt. In diesem Zustand ist die Bankadresse BA auf einem H- Pegel und sind alle Auslösesignale für die Bank #A aus dem Unterbefehlsdecodierer 120a in einem inaktiven Zustand des L-Pegels. Inzwischen wird in dem für die Bank #B vorgesehe­ nen Unterbefehlsdecodierer 120b das Bankadressensignal ZBA auf einen L-Pegel gesetzt und er somit betriebberechtigt. Doch das Aktivsignal ZACT(B) aus der internen Aktivierungs­ schaltung 110ba ist auf einem H-Pegel, und die Unterlesebe­ fehlsdecodiererschaltung für die Bank #B ist noch nicht be­ triebsberechtigt. Daher behält das Lesebetriebsauslösesignal R(B) den inaktiven Zustand des L-Pegels bei. Dadurch wird der Lesebetrieb für die Bank #B gehemmt.

Zu einer Zeit T3 wird ein Schreibbefehl für die Bank #B an­ gelegt. In diesem Zustand ist das Aktivsignal ZACT(B) für die Bank #B noch auf dem H-Pegel und somit inaktiv, ist der Unterbefehlsdecodierer 120b der Bank #B nicht betriebsbe­ rechtigt (inaktiv) und behält das Schreibbetriebsauslösesi­ gnal W(B) den inaktiven Zustand des L-Pegels bei.

Ein Vorladebefehl für die Bank #B wird zu einer Zeit T4 an­ gelegt. Selbst wenn in diesem Zustand das Vorladebetriebs­ auslösesignal ZPC aus dem Befehlsdecodierer 4 für einen vorbestimmten Zeitabschnitt aktiv und somit auf einem L-Pe­ gel ist, ist der Unterbefehlsdecodierer 120b der Bank #B in­ aktiv, da das Aktivsignal ZACT(B) inaktiv ist, so daß das Vorladebetriebsauslösesignal PC(B) den inaktiven Zustand des L-Pegels behält.

Ein Lesebefehl für die Bank #A wird zu einer Zeit T5 ange­ legt. In diesem Zustand aktiviert als Reaktion auf das Ab­ nehmen des aus dem Befehlsdecodierer 4 angelegten Auslöse­ signals ZR der Unterbefehlsdecodierer 120a das Lesebetriebs­ auslösesignal R(A) auf einen H-Pegel und wird in der Bank #A ein Datenlesebetrieb ausgeführt.

Ein Schreibbefehl wird zu einer Zeit T6 an die Bank #A an­ gelegt. In diesem Zustand ist das interne Aktivierungssignal ZA(A) auf einem L-Pegel und somit aktiv, und der Unterbe­ fehlsdecodierer 120a aktiviert als Reaktion auf die Akti­ vierung des aus dem Befehlsdecodierer 4 angelegten Schreib­ betriebsauslösesignals ZW das Schreibbetriebsauslösesignal W(A) für die Bank #A auf einen H-Pegel.

Wenn zu einer Zeit T7 ein Vorladebefehl für die Bank #A an­ gelegt wird, dann wird das vorladebetriebsauslösesignal PC(A) aus dem Unterbefehlsdecodierer 120a so aktiviert, daß es ähnlich wie vorstehend einen H-Pegel erreicht. Als Reak­ tion auf die Aktivierung des Vorladebetriebsauslösesignals PC(A) wird die interne Aktivierungsschaltung 110aa zurück­ gesetzt und das Aktivsignal ZACT(A) so deaktiviert, daß es einen H-Pegel erreicht.

Wie vorstehend beschrieben, sind für die jeweiligen Banken die Unterbefehlsdecodierer vorgesehen und werden die sich von dem Aktivbefehl unterscheidenden Befehle (die Lese-, die Schreib- und die Vorladebefehle) nicht beachtet, wenn sie angelegt werden, bevor der Aktivbefehl für die entsprechende Bank angelegt ist. Daher kann ein unnötiger Schaltungsbe­ trieb verhindert werden.

Diese fünfte Ausführungsform ist dazu vorgesehen, nur dann irgendeinen der Lese-, der Schreib- und der Vorladebefehle anzunehmen, wenn die entsprechende Bank aktiv ist (d. h., wenn der Aktivbefehl angelegt und das Aktivsignal ZACT aktiv ist). Es kann jedoch eine derartige Struktur verwendet wer­ den, bei welcher nur dann nur eines oder zwei der Lese-, der Schreib- und der Vorladebefehle angenommen werden, wenn die entsprechende Bank aktiv ist.

Wie vorstehend beschrieben, werden gemäß der fünften Ausfüh­ rungsform der Erfindung die Lese-, die Schreib- und die Vor­ ladebefehle nur für diejenige Bank als gültiger Befehl ange­ nommen, für welche der Aktivbefehl geliefert ist, so daß ein unnötiger Schaltungsbetrieb verhindert wird und es möglich ist, den Stromverbrauch zu verkleinern und eine Schaltungs­ funktionsstörung zu verhindern.

Die sechste Ausführungsform

Fig. 10 zeigt die Struktur eines Hauptabschnitts eines SDRAM gemäß der sechsten Ausführungsform der Erfindung. Bei der in Fig. 10 dargestellten Struktur ist gemäß einer Akti­ vierung eines Signals R/W(A) aus einer Lese/Schreibbefehls­ decodiererschaltung 125a, die der Reihe nach die Lese- und die Schreibbefehle decodiert, eine Vorladebefehlsdecodierer­ schaltung 122a in einem für eine Bank #A vorgesehenen Unter­ befehlsdecodierer 120a betriebsberechtigt. Ähnlicherweise ist eine Vorladebefehlsdecodiererschaltung 122b in einem für eine Bank #B vorgesehenen Unterbefehlsdecodierer 120b nur betriebsberechtigt gemäß einer Aktivierung eines Lese/Schreibbetriebsaktivierungssignals R/W(B), das aus einer Lese/Schreibbefehlsdecodiererschaltung 125b gesendet wird, welche die Lese- und die Schreibbefehle für die Bank #B der Reihe nach decodiert.

Die Aktivierungssignale R/W(A) und R/W(B) aus den entspre­ chenden Lese/Schreibbefehlsdecodiererschaltungen 125a und 125b werden aus Flipflops erzeugt, die mittels der in Ver­ bindung mit den vorhergehenden Ausführungsformen schon be­ schriebenen Auslösesignale gesetzt/zurückgesetzt werden. Diese Struktur ist einer Struktur äquivalent, bei der für jede Bank die Struktur der zweiten Ausführungsform vorge­ sehen ist.

Bei dieser Struktur wird der Vorladebefehl nur dann angenom­ men und der Vorladebetrieb nur dann ausgeführt, wenn in der entsprechenden Bank der Lese- oder der Schreibbetrieb ausge­ führt wird. Daher kann ein unnötiger Schaltungsbetrieb ver­ hindert werden.

Die in Fig. 10 gezeigte Struktur kann eine Struktur verwen­ den, bei welcher die Lese/Schreibbefehlsdecodiererschaltung 125a nur dann aktiviert wird, wenn an die Lese/Schreibbe­ fehlsdecodiererschaltung 125a das Aktivsignal ZACT(A) ange­ legt und das Aktivsignal ZACT(A) aktiv ist, wie ähnlich wie bei der vorhergehenden Ausführungsform durch die strichlier­ te Linie dargestellt. Auch die Lese/Schreibbefehlsdeco­ diererschaltung 125b kann mit dem Aktivsignal ZACT(B) für die Bank #B beliefert werden. Die Lese/Schreibbefehlsdeco­ diererschaltungen 125a und 125b können so aufgebaut sein, daß sie das Decodieren ohne Rücksicht auf die Zustände der entsprechenden Aktivsignale ZACT(A) und ZACT(B) ausführen.

Bei der sechsten Ausführungsform kann anstelle des Vorlade­ befehls ein Burststoppbefehl, der das kontinuierliche Lesen oder das kontinuierliche Schreiben von Daten unterbricht, verwendet werden. Dieser Burststoppbefehl kann so vorgesehen sein, daß er nur dann gültig ist, wenn an die entsprechende Bank ein Lese- oder ein Schreibbefehl angelegt ist.

In Fig. 10 bedeutet das Auslösesignal ZR/ZW aus dem Be­ fehlsdecodierer 4 sowohl das Lesebetriebsauslösesignal ZR als auch das Schreibbetriebsauslösesignal ZW.

Gemäß der sechsten Ausführungsform der Erfindung, wie vor­ stehend beschrieben, sind für die jeweiligen Banken die Unterbefehlsdecodierer vorgesehen und wird der Vorladebefehl für gültig erklärt, um das Vorladen nur dann auszuführen, wenn für die entsprechende Bank ein Lese- oder ein Schreib­ befehl angelegt ist. Daher kann ein unnötiger Schaltungsbe­ trieb verhindert werden und ist es möglich, den Stromver­ brauch zu verkleinern und eine Funktionsstörung der Schal­ tungen zu verhindern.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die­ selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An­ sprüche beschränkt sind.

Claims (9)

1. Synchronhalbleiterspeichereinrichtung, die in Synchro­ nisation mit einem von außen, periodisch und wiederholt an­ gelegten Taktsignal arbeitet, welche umfaßt:
einen ersten Befehlsdecodierer (41: 42a, 42b, 42c; 43; 121; 125a, 125b) zum Bestimmen von Zuständen einer Mehrzahl von von außen in Synchronisation mit dem Taktsignal angelegten externen Steuersignalen und Erzeugen eines Aktivierungssi­ gnals, das einen vorbestimmten ersten internen Betrieb akti­ viert, wenn eine erste Kombination von Zuständen der exter­ nen Steuersignale erkannt ist; und
einen zweiten Befehlsdecodierer (42: 42aa; 41a; 122, 123, 124; 122a, 122b), der als Reaktion auf das Aktivierungssi­ gnal aus dem ersten Befehlsdecodierer dazu berechtigt ist, die Zustände der Mehrzahl von in Synchronisation mit dem Taktsignal angelegten externen Steuersignalen zu bestimmen und einen sich von dem ersten internen Betrieb unterschei­ denden zweiten internen Betrieb zu aktivieren, wenn eine sich von der ersten Kombination von Zuständen unterscheiden­ de zweite Kombination von Zuständen der externen Steuersi­ gnale erkannt ist.

2. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, welche ferner eine Mehrzahl von Speicherzellen umfaßt, von denen jede Informationen speichert, bei welcher
der erste Befehlsdecodierer einen Betrieb von gewählten Speicherzellen aus der Mehrzahl von Speicherzellen aktiviert und
der zweite Befehlsdecodierer einen Betrieb zum Eingeben von Daten in die gewählten Speicherzellen von außen oder zum Ausgeben von Daten aus denselben nach draußen aktiviert.

3. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, welche ferner eine Mehrzahl von Speicherzellen umfaßt, von denen jede Informationen speichert, bei welcher
der erste Befehlsdecodierer einen Betrieb zum Wählen von Speicherzellen in der Mehrzahl von Speicherzellen aktiviert und
der zweite Befehlsdecodierer einen Betrieb zum Beenden des Betriebs zum Wählen der Speicherzellen aktiviert.

4. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, welche ferner einen dritten Befehlsdecodierer (42aa) umfaßt, der als Reaktion auf ein den zweiten internen Betrieb akti­ vierendes Aktivierungssignal aus dem zweiten Befehlsdeco­ dierer dazu berechtigt ist, die Zustände der Mehrzahl von in Synchronisation mit dem Taktsignal angelegten externen Steu­ ersignalen zu bestimmen und einen Betrieb zum Beenden des ersten internen Betriebs zu aktivieren, wenn eine sich von der ersten und der zweiten Kombination von Zuständen unter­ scheidende dritte Kombination von Zuständen der Mehrzahl von externen Steuersignalen erkannt ist.

5. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, welche ferner eine Mehrzahl von Speicherzellen umfaßt, von denen jede Informationen speichert, bei welcher
der erste Befehlsdecodierer (42b, 42c; 125a, 125b) einen Be­ trieb zum Zugriff auf die gewählten Speicherzellen aus der Mehrzahl von Speicherzellen aktiviert und
der zweite Befehlsdecodierer (42aa; 122a, 122b) einen Be­ trieb zum Setzen der Mehrzahl von Speicherzellen in einen Bereitschaftszustand aktiviert.

6. Synchronhalbleiterspeichereinrichtung nach Anspruch 1, welche ferner eine Mehrzahl von Banken (100a, 100b) umfaßt, von denen jede eine Mehrzahl von Speicherzellen aufweist, von denen jede Informationen speichert, wobei Speicherwahl­ operationen in der Mehrzahl von Banken unabhängig voneinan­ der ausgeführt werden, bei welcher entsprechend jeder der Mehrzahl von Banken der erste und der zweite Befehlsdecodierer (120a, 120b) vorgesehen sind.

7. Synchronhalbleiterspeichereinrichtung nach Anspruch 4, welche ferner eine Mehrzahl von Banken (100a, 100b) umfaßt, von denen jede eine Mehrzahl von Speicherzellen hat, von denen jede Informationen speichert, wobei Speicherwahlopera­ tionen in der Mehrzahl von Banken unabhängig voneinander ausgeführt werden, bei welcher entsprechend jeder der Mehrzahl von Banken Sätze des ersten, des zweiten und des dritten Befehlsdecodierers (121, 122, 123, 124) vorgesehen sind.

8. Synchronhalbleiterspeichereinrichtung, die in Synchro­ nisation mit einem von außen, periodisch und wiederholt an­ gelegten Taktsignal arbeitet, welche umfaßt:
eine Mehrzahl von Speicherzellen, von denen jede Informa­ tionen speichert;
einen ersten Befehlsdecodierer (41a) zum Bestimmen von Zu­ ständen einer Mehrzahl von von außen angelegten externen Si­ gnalen in Synchronisation mit dem Taktsignal und Aktivieren eines Betriebs zum Wählen der Mehrzahl von Speicherzellen, wenn eine erste Kombination von Zuständen der Mehrzahl von externen Signalen erkannt ist;
ein Befehlsregister (82) zum Speichern von Daten, die eine Betriebsform der Synchronhalbleiterspeichereinrichtung fest­ legen; und
einen zweiten Befehlsdecodierer (43, 85), der die Zustände der Mehrzahl von externen Signalen in Synchronisation mit dem Taktsignal bestimmt und so arbeitet, daß er den Bestim­ mungsbetrieb des ersten Befehlsdecodierers hemmt, den Wahl­ betrieb für die Mehrzahl von Speicherzellen deaktiviert und eine Betriebsart zum Speichern von die Betriebsform festle­ genden von außen angelegten Daten in dem Befehlsregister ak­ tiviert, wenn eine sich von der ersten Kombination von Zu­ ständen unterscheidende zweite Kombination von Zuständen der Mehrzahl von externen Signalen erkannt ist.

9. Synchronhalbleiterspeichereinrichtung, die in Synchro­ nisation mit einem von außen, periodisch und wiederholt an­ gelegten Taktsignal arbeitet, welche umfaßt:
eine Mehrzahl von Daten speichernden Speicherzellen (50);
einen ersten Befehlsdecodierer (44), der eine Mehrzahl von in Synchronisation mit dem Taktsignal angelegten externen Steuersignalen decodiert, um ein Auffrischanweisungssignal zu aktivieren, das einen Auffrischbetrieb von Speicherdaten in den Speicherzellen gemäß dem Ergebnis des Decodierens an­ weist;
einen Auffrischcontroller (90), der als Reaktion auf das Auffrischanweisungssignal ein den Auffrischbetrieb aktivie­ rendes Auffrischbetriebsaktivierungssignal (ZRACT) erzeugt;
einen zweiten Befehlsdecodierer (41b), der als Reaktion auf das Auffrischbetriebsaktivierungssignal dazu berechtigt ist, die externen Steuersignale zu decodieren, um ein einen Spei­ cherzellwahlbetrieb aktivierendes Aktivsignal gemäß dem Er­ gebnis des Decodierens zu aktivieren.