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Diese
Erfindung bezieht sich auf ein Synchronhalbleitergerät, wie in
dem Oberbegriff von Anspruch 1 gekennzeichnet, und wie zum Beispiel
aus US 2002/0149993 bekannt. Insbesondere bezieht sich diese Erfindung
auf ein Synchronhalbleiterspeichergerät, das mit dynamischen Speicherzellen
versehen ist, die einen Aktualisierbetrieb benötigen, und wird synchron betrieben
mit einem externen Taktsignal und einem Betriebsverfahren für dasselbe.
Beispielsweise kann diese Erfindung angewandt werden auf einen Schnell-Zyklus-Synchron-DRAM (SDR-FCRAM),
Doppeldatenraten-Synchron-DRAM (DDR-FCRAM) mit der Datentransferrate,
die zweimal die von dem älteren
Gerät ist
und ähnlichem.
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In
dem herkömmlichen
SDRAM (Synchron-Dynamischer-Schreiblesespeicher)
wird der Speicherzellenarray bzw. die Speicherzellenanordnung in
eine Mehrzahl von Bänken
aufgeteilt und führt
nachfolgend die Datenlese/Schreib-Operationen synchron mit einem Taktsignal
von außen
durch, während
die Bänke
umgeschaltet werden. In den letzten Jahren ist ein Speicher vorherrschend
geworden, der entworfen ist zum Erlangen der Hochgeschwindigkeitsdatenrate,
beispielsweise ein Doppeldatenraten-DDR-SDRAM, der entworfen ist
zum Erreichen der Datentransferrate, die zweimal die von dem obigen
Gerät ist.
Jedoch ist es nötig,
in einer Anwendung, in der Zufallszykluszeit wichtig ist, wie in
einem Netzwerksystem oder ähnlichem,
die Betriebsgeschwindigkeit der Bank selbst zu verbessern.
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Das
obige Problem kann gelöst
werden durch Verwendung des DDR-FCRAM (Schnell-Zyklus-Schreiblesespeicher).
Wie beim DDR-SDRAM wird in dem DDR-FCRAM der Speicherzellenarray
in eine Mehrzahl von Bänken
aufgeteilt. In diesem Fall können
die Datenlese/Schreibe-Operationen nacheinander synchron mit einem
externen Taktsignal ausgeführt
werden, und Daten können
mit hoher Geschwindigkeit der doppelten Datenrate transferiert werden.
Zusätzlich
zum obigen Merkmal kann eine Zufallszykluszeit verkürzt werden
durch Verbessern des Zugriffsbetriebs auf den Speicherzellenarray
und unter Verwendung eines neuen Schreibesystems. Deshalb hat das
Gerät viel
Beachtung in der Anwendung des Netzwerksystems oder ähnlichem
gefunden. Jedoch benötigt
die DRAM-Zelle den Aktualisierungsbetrieb. Deshalb wird es wichtig,
um die Anwendungseffizienz des Busses in dem gesamten System weiter
zu verbessern, die Aktualisierungszykluszeit zu verkürzen und
die Störzeit
aufgrund des Aktualisierungsbetriebs zu reduzieren.
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Als
nächstes
wird der Betrieb des FCRAM schematisch mit Bezug auf die 1, 2A, 2B und 3 erklärt. 1 zeigt
ein Zustandsübergangsdiagramm
des FCRAM, 2A und 2B sind
Befehlstabellen und 3 zeigt ein Zeitdiagramm von
jedem Befehl. Wie in den 2A, 2B und 3 gezeigt,
wird das Befehlssystem des FCRAM eingerichtet durch eine Kombination
eines ersten Befehls und eines zweiten Befehls. Der Befehl wird
gesteuert gemäß den Niveaus
der zwei Pins, einschließlich
einem Chip-Auswahlpin (Chip-Auswahlsignal/CS)
und einem Funktionspin (Funktionssignal FN). Daher kann eine große Anzahl von
Befehlen bestimmt werden durch eine Verwendung einer kleinen Anzahl
von Steuerpins durch Bestimmen eines Befehls gemäß einer Kombination der Niveaus
der Steuerpins (Chip-Auswahlpin und Funktionspin) bei einem Eingangs-Timing
des ersten Befehls und der Niveaus der obigen Steuerpins bei einem
Eingangs-Timing
des zweiten Befehls.
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Wie
in der Befehlstabelle der 2A gezeigt,
ist beispielsweise der erste Befehl ein Leseaktivbefehl RDA und Schreibeaktivbefehl
WRA. Wie in der Befehlstabelle von 2B gezeigt,
ist der zweite Befehl ein Untere-Adresse-Zwischenspeicher-Befehl bzw. Untere-Adresse-Latch-Befehl
LAL, Auto-Aktualisier-Befehl REF und Modus-Register-Befehl MRS.
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Wie
in dem Zustandsübergangdiagramm von 1 gezeigt,
wird der Lesebetrieb bzw. die Lese-Operation (READ) wie folgt ausgeführt. In
dem Bereithaltezustand (STANDBY), wird zuerst Chip-Auswahlsignal/CS
auf das "L"-Niveau gesetzt und
das Funktionssignal wird auf das "H"-Niveau
gesetzt bei dem Eingangs-Timing des ersten Befehls, um einen Lese-Aktiv-Befehl RDA
(Lese-mit-Auto-Schließen)
zu setzten. Dann wird eine obere Adresse UA verwendet zum Auswählen einer
Spalte und eine Bankadresse BA, verwendet zum Auswählen einer
Bank, eingegeben. Als nächstes
wird das Chip-Auswahlsignal/CS
auf das "H"-Niveau bei dem Input-Timing
des zweiten Befehls gesetzt, ein Takt (tCK) nach dem Eingabe-Timing
des ersten Befehls. Dann wird ein Spaltenadress-Latch-Befehl LAL
(Untere-Adresse-Latch) gesetzt, der eine Reihenadresse sperrt bzw.
verriegelt, und eine untere Adresse LA, die eine Reihe auswählt, wird
eingegeben. Nach diesem kehrt der Zustand automatisch zu dem Bereithaltezustand
zurück,
und die Lese-Operation wird beendet.
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Die
Schreibe-Operation (WRITE) wird ausgeführt durch Setzen eines Schreib-Aktiv-Befehls WAR
(Schreibe-mit-Auto-Schließen), in
dem nur das logische Niveau des Funktionssignals FN unterschiedlich
ist, verglichen mit dem, der in dem Fall der Lese-Operation als
der erste Befehl verwendet wird, und durch Eingeben einer oberen
Adresse UA und Bankadresse BA. Dann wird ein Spaltenadress-Latch-Befehl LAL
gesetzt durch Setzen des Chip-Auswahlsignals/CS
auf das "H"-Niveau bei dem Eingangs-Timing des zweiten
Befehls, ein Takt nach dem Eingangs- Timing des ersten Befehls, und eine untere
Adresse LA wird eingegeben. Nach diesem kehrt der Zustand automatisch
zu dem Bereithalte-Zustand zurück,
und die Schreibe-Operation wird beendet.
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In
dem Betrieb des FCRAM internen Teils detektiert, wie in dem Blockdiagramm
von 4 gezeigt, ein interner Befehlsdecodierer 100 die
Lese-Operation und liefert ein Detektionssignal an eine Steuerlogik 101,
wenn ein Lese-Aktiv-Befehl
RDA bei dem Eingangs-Timing des ersten Befehls empfangen wird. Die
Steuerlogik 101 bestimmt das Operations-Timing der internen
Schaltung gemäß einer
Information, wie zum Beispiel einer Latenz der Schreibe/Lese-Operation
von einem Modusregister 102 und gibt ein Steuersignal CS
aus. Eine Bankadresse und obere Adresse, die zu dieser Zeit empfangen werden,
werden durch einen Adressempfänger 103 geholt,
der die empfangenen Adressniveaus logisch konvertiert. Dann wird
ein Obere-Adresse-Latch 104 gesteuert
durch das Steuersignal CS, das von der Steuerlogik 101 ausgegeben
wird, um eine der Bänke
A, B, C, D, ... auszuwählen,
sowie eine Wortleitung WL und Zelldaten auszulesen. Nachdem die
Zelldaten ausgelesen sind, wird die Operation eines Transferierens
von Ladung (Information), eingeschrieben in die Zelle, an die Bit-Leitung und ein Verstärken der Daten
durch Verwenden eines Bit-Leitungs-Lese-Verstärkers ausgeführt.
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Wenn
ein Untere-Adresse-Latch-Befehl LAL als der zweite Befehl empfangen
wird, wird eine untere Adresse LA, die eine Spaltenadresse ist,
die zu dieser Zeit empfangen wurde, logisch durch den Adressempfänger 103 konvertiert,
und eine untere Adresse, die von diesem ausgegeben wird, wird durch
einen Untere-Adresse-Latch 105 verriegelt, der wiederum
eine interen Y-Adresse generiert. Ferner wählt ein Spaltendecodierer 106 eine
Spaltenauswahlleitung CSL aus, um Daten auf der Bit-Leitung zu einer
Datenleitung zu transferieren. Dann werden Daten logisch bestimmt
durch einen zweiten Lese-Verstärker 107 und
temporär
in einer Daten-Latch-Steuerung 108 gehalten. Ein Burst-Zähler 109 und
eine Sync.-Schaltung 110 werden verwendet zum Steuern eines
Ausgangs-Timings der Burst-Daten und Operations-Timings eines Ausgabepuffers (Eingabe/Ausgabe-Puffer 111)
und Daten werden nach Außen
gemäß der Lese-Latenz
ausgegeben.
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In
diesem Fall wird, da die DRAM-Zelle eine Zelle eines destruktiven
Lese-Typs ist, die Ladung in die Zelle geschrieben, durch Verwenden
des Bit-Leitungs-Lese-Verstärkers, sogar
nachdem die Spaltenauswahlleitung CSL in den Nicht-Auswahlzustand gesetzt
wird. Nach diesem wird die Wortleitung WL neu gesetzt, durch Verwenden
eines Bank-Zeitgebers,
der den Betrieb der Bank steuert, der in dem internen Teil gesetzt
wird, der Betrieb kehrt automatisch zurück zu dem Bit-Leitungsvorladungsbetrieb und
der Zustand wird auf den Bereithaltezustand gesetzt.
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Hinsichtlich
der FCRAM-Schreibe-Operation hat der Anmelder dieser Erfindung ein
Datenschreibesystem vorgeschlagen von einem "Delayed Write"-System (das hier im folgenden als ein
Spätschreibesystem
bezeichnet wird) in "Semiconductor
Memory Device" der
japanischen Patentanmeldung KOKAI Veröffentlichungsnummer P2000-137983.
In dem Datenschreibesystem wird ein System eines temporären Haltens
einer empfangenen Adresse und Schreibdaten und ein Schreiben von
Daten in eine Zelle in einem nächsten
Zyklus unter Verwendung der Adresse- und Schreibdaten, empfangen
in dem vorhergehenden Zyklus, verwendet, um die Zufallszykluszeit
tRC (Random Cycle Time) zu verkürzen. Daher
wird die Zufallszykluszeit verkürzt.
Falls das Spätschreibesystem
nicht verwendet wird, ist es nötig,
die Spaltenauswahlleitung CSL zu betreiben und die Schreibe-Operation auszuführen, bezüglich der Zelle,
nach einem Empfangen der Schreibe-Daten von einem Burst, und es
wird unmöglich,
die Zufallszykluszeit tRC zu verkürzen.
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Als
nächstes
wird der interne Betrieb in dem Schreibe-Zyklus des FCRAM erklärt. Wenn
ein Schreibe-Aktiv-Befehl WRA empfangen wird, als der erste Befehl,
detektiert der Befehlsdecodierer 100 die Schreibe-Operation
und gibt ein Detektionssignal an die Steuerlogik 101 aus.
Die Steuerlogik 101 bestimmt das Operations-Timing der
internen Schaltung, gemäß einer
Information, wie zum Beispiel einer Schreibe/Lese-Latenz von dem
Modusregister 102 und gibt ein Steuersignal CS aus. Des
Weiteren werden eine Bankadresse BA und eine obere Adresse UA, die
zu dieser Zeit zugeführt
werden, geholt, und die Niveaus der geholten Adressen werden logisch
konvertiert durch den Adressempfänger 103. Dann
hält der
Obere-Adresse-Latch 104 die logisch konvertierte Adresse
temporär
und gibt eine obere Adressinformation aus, die in dem vorhergehenden Schreibe-Zyklus als eine interne
X-Adresse gehalten wurde, um eine der Bänke A, B, C, D, ... und eine Wortleitung
WL auszuwählen.
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Wenn
ein Spaltenadresse-Latch-Befehl LAL empfangen wird als zweiter Befehl,
wird eine untere Adresse LA, die eine Spaltenadresse ist, zugeführt für diese
Zeit, logisch konvertiert durch den Adressempfänger 103. Dann wird
die untere Adresse temporär
gehalten in dem Untere-Adresse-Latch 105, der
wiederum eine untere Adresse LA ausgibt, die in dem vorhergehenden
Schreibe-Zyklus als eine interne Y-Adresse gehalten wurde, an den Spaltendecodierer 106.
Daher wählt
der Spaltendecodierer 106 eine Spaltenauswahlleitung CSL
aus. Des Weiteres werden die Operationen eines temporären Haltens von
Schreibe-Daten, empfangen von dem Daten-Latch-Steuerabschnitt 108,
und die Operation eines Schreibens von Daten in die Zelle, ausgeführt. Die
Operation eines Schreibens von Daten in die Zelle wird ausgeführt durch
Ausgeben von Schreibe-Daten, die in dem vorhergehenden Schreibe-Zyklus
gehalten wurden, an die Datenleitung, Zuführen der Daten an die Bit-Leitung über die
Spaltenauswahlleitung CSL und Einschreiben der Daten in die Zelle
durch Verwenden des Bit-Leitungs-Lese-Verstärkers. Nach diesem wird die
Wortleitung WL zurückgesetzt
unter Verwendung des Bankzeitgebers, der in dem internen Teil gesetzt
ist, und der Betrieb kehrt automatisch zurück zu der Bit-Leitungs-Vorladungsoperation.
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Wie
oben beschrieben ist das Spätschreibesystem
dazu da zum temporären
Halten einer Adresse und Schreibe-Daten, die in dem Schreibe-Zyklus
in dem Latch-Schaltungsabschnitt empfangen werden, und Ausführen der
Schreibe-Operation in die Zelle in einem nächsten Zyklus durch Verwenden
von der so gehaltenen Adresse und Schreibe-Daten. Als Ergebnis kann
die Zufallszykluszeit verkürzt
werden.
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In
soweit wurde die Lese- oder Schreibe-Operation beschrieben, in der
der erste Befehl der Lese-Aktiv-Befehl RDA ist oder Schreibe-Aktiv-Befehl
WRA ist und der zweite Befehl der Untere-Adresse-Latch-Befehl LAL
ist.
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Jedoch
werden, wie oben beschrieben, in einem Fall, wo das Chipauswahlsignal/CS
auf das "L"-Niveau gesetzt ist,
ein Auto-Aktualisierungs-Befehl REF und ein Modusregisterbefehl
MRS bereitgestellt als der zweite Befehl, der anders ist als der
Untere-Adress-Latch-Befehl. Da der Modusregisterbefehl MRS nicht
direkt mit der vorliegenden Erfindung in Zusammenhang steht, wird
die detaillierte Erklärung
desselben weggelassen, und der Auto-Aktualisierungs-Befehl REF, der direkt
mit der vorliegenden Erfindung in Zusammenhang steht, wird im Detail
erklärt.
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Wie
in der Befehlstabelle von 5A gezeigt,
kann die Auto-Aktualisierungs-Operation (Auto-Aktualisierung) ausgeführt werden,
wenn der Schreibe-Aktiv-Befehl WRA, der als der erste Befehl verwendet
wird und der Auto-Aktualisierungs-Befehl REF,
der als der zweite Befehl verwendet wird, kombiniert werden. Dies
bedeutet, dass die Auto-Aktualisierungs-Operation ausgeführt werden
kann, durch Eingeben des Schreibe-Aktiv-Befehls WRA als der erste
Befehl, wie in dem Fall der Schreibe-Operation und der Auto-Aktualisierungs-Befehl
REF, der unterschiedlich ist von dem Fall der Schreibe-Operation als
der zweite Befehl. Da der Schreibe-Aktiv-Befehl WRA eingegeben wird
in jedem Fall der Schreibe-Operation und der Auto-Aktualisierungs-Operation als der
erste Befehl, ist es in diesem Fall unmöglich zu bestimmen, ob die
Operation die Schreibe-Operation
oder die Auto-Aktualisierungs-Operation durch einfaches Empfangen
des ersten Befehls ist. Falls die Schreibe-Operation gestartet wird,
nachdem der zweite Befehl empfangen wird, wird der Start der Operation
verzögert
durch einen Zyklus, so dass ein Verkürzen der Zufallszykluszeit,
welches das Merkmal des FCRAM ist, behindert wird. Deshalb wird,
um ein Verkürzen
der Zufallszykluszeit nicht zu behindern, das System entworfen,
um zuerst die Schreibe-Operation auszuführen, sogar in der Auto-Aktualisierungs-Operation,
und dann die tatsächliche
Auto-Aktualisierungs-Operation zu starten, nach dem Ende der obigen
Schreibe-Operation.
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Als
Nächstes
wird die Auto-Aktualisierungs-Operation erklärt werden, mit Bezug auf das Zeitdiagramm
von 6. 6 zeigt ein Zeitdiagramm in
einem Fall, wo die Auto-Aktualisierungs-Operation
ausgeführt
wird, nach der Schreibe-Operation, und einen Fall, wo die Lese-Latenz
CL "4" ist, und die Burst-Länge BL "4" ist, ist als ein Beispiel gezeigt.
Zuerst werden, um einen Schreibe-Aktiv-Befehl WRA in die Schreibe-Operation
einzugeben, die Bankadresse BA und die obere Adresse UA als der
erste Befehl zu dem Timing eingegeben, bei dem ein externes Taktsignal
auf "0" gesetzt ist. Dann werden
ein Untere-Adresse-Latch-Befehl
LAL und eine Untere-Adresse LA als zweiter Befehl bei einem Timing
eingegeben, ein Takt nach dem obigen Timing. Da die Schreibe-Latenz
gleich ist zu "(Lese-Latenz) – 1", wird das Eingangs-Timing
der Schreibe-Daten
so gesetzt, dass die Datenelemente D0 bis D3 mit der Burst-Länge von "4" eingegeben werden bei der doppelten
Datenrate, synchron mit sowohl dem der Vorderflanke und der Hinterflanke
des externen Taktsignals, drei Zyklen nach der Eingabe des zweiten
Befehls.
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Wie
oben beschrieben, werden in der Schreibe-Operation des FCRAM die
empfangenen Adresse und Schreibe-Daten temporär in dem internen Latch-Schaltungsabschnitt
gehalten. In der Schreibe-Operation wird die späte Schreibe-Operation eines
Schreibens von Daten in die Zelle unter Verwendung der Adresse und
Schreibe-Daten, die tatsächlich
in dem vorhergehenden Zyklus empfangen werden und temporär in dem
Latch-Schaltungsabschnitt gehalten werden, ausgeführt. Dies
bedeutet, dass eine Wortleitung WLa und Spaltenauswahlleitung CSa
ausgewählt
werden unter Verwendung der Adresse, die in der vorhergehenden Schreibe-Operation empfangen
wird, und der späten
Schreibe-Operation eines Schreibens von Schreibe-Daten, die in der
Schreibe-Operation
in dem vorhergehenden Zyklus empfangen werden, in die Zelle, ausgewählt durch
die obigen Leitungen, wird ausgeführt. Nach diesem wird die Wortleitung
WL zurückgesetzt
unter Verwendung des Bankzeitgebers, der in dem internen Teil gesetzt
wird, die Operation kehrt automatisch zurück zu der Bit-Leitungsvorladungsoperation und
der Zustand wird auf den Bereithaltezustand gesetzt.
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In
dem obigen Beispiel wird die Zufallszykluszeit tRC gleich fünf Takte
der Taktzykluszeit tCK gesetzt. Da es erlaubt ist, den Auto-Aktualisierungs-Befehl
einzugeben, nachdem die Zufallszykluszeit tRC abgelaufen ist, wird
der Schreibe-Aktiv-Befehl WRA eingegeben bei einem Timing, bei dem
fünf Takte
des externen Taktsignals vergangen sind, und der Auto-Aktualisierungs-Befehl
REF wird eingegeben, wenn als nächstes
ein Takt verstrichen ist.
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Wie
vorher beschrieben, wird zuerst in dem herkömmlichen FCRAM die Schreibe-Operation
ausgeführt,
sogar in der Auto-Aktualisierungs-Operation. Dann
wird die Späte-Schreib-Operation einer Adresse
und Schreib-Daten, die in der Schreibe-Operation in dem vorhergehenden
Zyklus empfangen werden, zuerst in der Auto-Aktualisierungs-Operation
ausgeführt.
Eine Wortleitung WLb und Spaltenauswahlleitungen CSLb werden in
der Schreibe-Operation
ausgewählt.
Nach diesem wird die Wortleitung WL automatisch zurückgesetzt,
unter Verwendung des Bankzeitgebers, die Operation kehrt automatisch
zu der Bit-Leitungsvorladungsoperation
zurück,
und die Schreibe-Operation
wird beendet. Als nächstes
wird eine Wortleitung WLc ausgewählt,
unter Verwendung eines Aktualisierungsadresszählers, der für jede Aktualisierungs-Operation vorwärts zählt. Dann
wird die Aktualisierungs-Operations-Periode
gesteuert durch einen Aktualisierungszeitgeber, der die Aktualisierungs-Operations-Periode
steuert, und der Zustand kehrt automatisch zu dem Bereithaltezustand
zurück.
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Die
Operation tritt in die Selbst-Aktualisierungs-Operation (SELF-REFRESH)
ein, die in 5B gezeigt ist, durch Eingeben
des gleichen Auto-Aktualisierungs-Befehls REF als den zweiten Befehl
in der Auto-Aktualisierungs-Operation und Setzen eines Leistungsrunterfahrsignals/PD
auf das "L"-Niveau. Die Selbst-Aktualisierungs-Operation folgt
mehr oder weniger nach der Auto-Aktualisierungs-Operation und führt automatisch
die Aktualisierungs-Operation fort, gemäß der Periode eines Selbst-Aktualisierungs-Zeitgebers,
der in dem internen Teil gesetzt wird.
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Wie
vorher beschrieben, wird eine Auto-Aktualisierungs-Zykluszeit tREFC,
wie von außen
betrachtet, bestimmt durch die Summe der ersten Spät-Schreibe-Operationszeit
und der tatsächlichen Aktualisierungs-Operationszeit.
Deshalb wird die Auto-Aktualisierungs-Zykluszeit tREFC in dem herkömmlichen
FCRAM länger
durch die Zeit der Spät-Schreibe-Operation.
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In
dem Auto-Aktualisierungs-Befehlssystem in dem herkömmlichen
Synchronhalbleiterspeichergerät
und dem Betriebsverfahren desselben, wird der erste Befehl (Schreibe-Aktiv-Befehl
WRA), welches der gleiche ist, wie der, der in der Schreibe-Operation verwendet
wird, verwendet, und der zweite Befehl (Auto-Aktualisierungs-Befehl REF), welcher
verschieden ist von dem, der in der Schreibe-Operation verwendet
wird, wird eingegeben. Da der Schreibe-Aktiv-Befehl WRA als der
erste Befehl in beiden Fällen
von der Schreibe-Operation und der Auto-Aktualisierungs-Operation eingegeben
wird, ist es deshalb wichtig zu bestimmen, ob der Betrieb der Schreibe-Betrieb
oder der Auto-Aktualisierungs-Betrieb ist, durch einfaches Empfangen
des ersten Befehls.
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Daher
wird, in der Auto-Aktualisierungs-Operation, die Aktualisierungs-Operation
ausgeführt nachdem
die Schreibe-Operation
zuerst ausgeführt wird,
und es tritt ein Problem auf, dass ein Verkürzen der Auto-Aktualisierungs-Zykluszeit
behindert wird.
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Falls
die Schreibe-Operation gestartet wird, nachdem der zweite Befehl
empfangen wird, wird ferner ein Start der Operation verzögert, um
einen Zyklus, und es tritt ein Problem auf, dass ein Verkürzen der
Zufallszykluszeit, die das Merkmal des FCRAM ist, behindert wird.
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Eine
Aufgabe dieser Erfindung ist es, ein Synchronhalbleiterspeichergerät bereitzustellen,
das den Auto-Aktualisierungs-Zyklus verkürzen kann, sowie ein Verfahren
für ein
Betreiben des Halbleiterspeichergeräts.
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Eine
andere Aufgabe der Erfindung ist es, ein Synchronhalbleiterspeichergerät bereitzustellen, das
die Störzeit
verkürzen
kann, die durch den Auto-Aktualisierungs-Zyklus
bestimmt ist, und ein Verfahren für ein Betreiben dieses Halbleiterspeichergeräts.
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Ein
Synchronhalbleiterspeichergerät
nach einem Aspekt der Erfindung umfasst ein Speicherzellen-Array
mit dynamischen Speicherzellen, angeordnet in einer Matrixform,
und einen Befehlsdecodierer, konfiguriert zum Decodieren einer Mehrzahl
von Befehlen synchron mit einem externen Taktsignal, wobei die Mehrzahl
der Befehle, die durch Kombinationen von logischen Niveaus einer
Mehrzahl von Steuerpins bei einem Eingangs-Timing eines ersten Befehls
gesetzt werden und bei einem Eingangs-Timing eines zweiten Befehls,
ein Zyklus nach dem Eingangs-Timing des ersten Befehls, wobei die
Mehrzahl der Steuerpins ein Chipauswahlpin enthält, sowie einen Funktionspin
und einen Leistungsherunterfahrpin, und der Befehlscodierer einen
ersten Decodierabschnitt enthält,
der eine Lese-Operation bestimmt, einen zweiten Decodierabschnitt,
der eine Schreibe-Operation bestimmt und einen dritten Decodierabschnitt,
der eine Auto-Aktualisierungs-Operation bestimmt, wobei ein Setzen
eines Auto-Aktualisierungs-Befehls
ausgeführt
wird bei dem Eingangs-Timing bzw. Eingangstakt des ersten Befehls und
nur bestimmt wird durch eine Kombination der logischen Niveaus des
Chipauswahlpins, Funktionspins und Leistungsherunterfahrpins bei
dem Eingangs-Timing des ersten Befehls.
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Ein
Betriebsverfahren eines Synchronhalbleiterspeichergeräts nach
einem Aspekt der Erfindung, das einen Speicherzellen-Array mit dynamischen
Speicherzellen, angeordnet in einer Matrixform enthält, und
synchron mit einem externen Taktsignal betrieben wird, und in dem
eine Mehrzahl von Befehlen durch Kombinieren von logischen Niveaus eines
Chipauswahlpins, eines Funktionspins und eines Leistungsherunterfahrpins
gesetzt bzw. eingestellt wird, bei einem Eingangs-Timing eines ersten Befehls
und eines Eingangs-Timings eines zweiten Befehls, ein Zyklus nach
dem Eingangs-Timing des ersten Befehls, wobei das Synchronhalbleiterspeichergerät ferner
einen ersten und zweiten Befehlsdecodierer enthält, konfiguriert zum Decodieren
der Mehrzahl von Befehlen synchron mit dem externen Taktsignal,
wobei die Mehrzahl von Befehlen eingestellt bzw. gesetzt wird durch
Kombinieren des Chipauswahlpins, des Funktionspins und des Leistungsherunterfahrpins
bei dem Eingangs-Timing des ersten Befehls und dem Eingangs-Timing
des zweiten Befehls, ein Zyklus nach dem Eingangs-Timing des ersten
Befehls, und Setzen eines Auto-Aktualisierungs-Befehls wird nur
bestimmt durch eine Kombination der logischen Niveaus des Chipauswahlpins, des
Funktionspins und des Leistungsherunterfahrpins bei dem Eingangs-Timing
des ersten Befehls, wobei der erste Befehlsdecodierer einen ersten
Decodierabschnitt enthält,
der eine Lese-Operation bestimmt, einen zweiten Decodierabschnitt,
der einen Schreibe-Betrieb bestimmt und einen dritten Decodierabschnitt,
der eine Auto-Aktualisierungs-Operation bestimmt, wobei der zweite
Befehlsdecodierer einen vierten Decodierabschnitt enthält, der
decodiert, dass der erste Befehl ein Schreib-Aktiv-Befehl ist und der
zweite Befehl ein Untere-Adresse-Latch-Befehl ist, ein fünfter Decodierabschnitt,
der detektiert, dass der erste Befehl ein Lese-Aktiv-Befehl ist
und der zweite Befehl ein Untere-Adresse-Latch-Befehl
ist, einen sechsten Decodierabschnitt, der detektiert, dass der
erste Befehl ein Lese-Aktiv-Befehl ist und der zweite Befehl ein
Modusregisterbefehl ist, und ein siebter Decodierabschnitt, der
detektiert, dass der erste Befehl ein Auto-Aktualisierungs-Befehl
ist und der zweite Befehl ein Selbst-Aktualisier-Befehl ist, wobei
das Betriebsverfahren umfasst: Setzen eines Auto-Aktualisierungs-Befehls durch die Kombination der
logischen Niveaus des Chipauswahlpins, des Funktionspins und des
Leistungsherunterfahrpins bei dem Eingangs-Timing des ersten Befehls
und Setzen eines Selbst-Aktualisierungs-Befehls durch eine unterschiedliche
Kombination der logischen Niveaus des Chipauswahlpins, des Funktionspins
und des Leistungsherunterfahrpins bei dem Eingangs-Timing des zweiten
Befehls.
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In
den Speichergeräten
und den Verfahren eines Betreibens derselben, die alle oben beschrieben
wurden, ist das Befehlssystem so entworfen, dass der erste Befehl
einen Auto-Aktualisierungs-Befehl ausführt. Daher wird bestimmt, wenn
der erste Befehl eingegeben wird, ob die Schreibe-Operation oder die
Auto-Aktualisierungs-Operation ausgeführt wird. Dies macht es leicht,
den Auto-Aktualisierungs-Zyklus
zu verkürzen,
und letztendlich die Störzeit
zu verkürzen,
die von dem Auto-Aktualisierungs-Zyklus
abhängt.
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Diese
Zusammenfassung der Erfindung beschreibt nicht notwendigerweise
alle notwendigen Merkmale, so dass die Erfindung auch eine Teilkombination
dieser beschriebenen Merkmale sein kann.
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Die
Erfindung kann vollständiger
verstanden werden aus der folgenden detaillierten Beschreibung,
wenn diese in Zusammenhang mit den begleitenden Zeichnungen gesehen
wird, in denen:
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1 ein
Zustandübergangsdiagramm
eines FCRAM zeigt, zum Darstellen des herkömmlichen Synchronhalbleiterspeichergeräts und eines Betriebsverfahren
desselben,
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2A eine
Befehlstabelle eines ersten Befehls zeigt, zum Darstellen des herkömmlichen
Synchronhalbleiterspeichergeräts
und eines Betriebsverfahrens desselben,
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2B eine
Befehlstabelle eines zweiten Befehls zeigt, zum Darstellen des herkömmlichen Synchronhalbleiterspeichergeräts und eines
Betriebsverfahrens desselben,
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3 ein
Zeitdiagramm von jedem Befehl zeigt, zum Darstellen des herkömmlichen
Synchronhalbleiterspeichergeräts
und eines Betriebsverfahrens desselben,
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4 ein
Blockdiagramm eines herausgenommenen Hauptteils zeigt, zum Darstellen
des herkömmlichen
Synchronhalbleiterspeichergeräts
und eines Betriebsverfahrens desselben,
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5A eine
Befehlstabelle einer Auto-Aktualisierungs-Operation zeigt, zum Darstellen des
herkömmlichen
Synchronhalbleiterspeichergeräts
und eines Betriebsverfahrens desselben,
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5B eine
Befehlstabelle einer Selbst-Aktualisierungs-Operation zeigt, zum Darstellen des herkömmlichen
Synchronhalbleiterspeichergeräts und
eines Betriebsverfahrens desselben,
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6 ein
Zeitdiagramm in einem Fall zeigt, wo die Auto-Aktualisierungs-Operation
ausgeführt wird,
nachdem die Schreibe-Operation ausgeführt wird, zum Darstellen des
herkömmlichen
Synchronhalbleiterspeichergeräts
und eines Betriebsverfahrens desselben,
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7A eine
Befehlstabelle eines ersten Befehls zeigt, zum Darstellen eines
Synchronhalbleiterspeichergeräts
gemäß einer
Ausführungsform
der vorliegenden Erfindung und eines Betriebsverfahrens desselben,
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7B eine
Befehlstabelle eines zweiten Befehls zeigt, zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben,
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7C eine
Befehlstabelle eines Selbst-Aktualisierungs-Befehls zeigt, zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben,
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8 ein
Zustandsübergangsdiagramm
von jedem Befehl zeigt, zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben,
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9 ein
Zeitdiagramm in einem Fall zeigt, wo die Auto-Aktualisierungs-Operation
ausgeführt wird,
nachdem die Schreibe-Operation ausgeführt wird, zum Darstellen des
Synchronhalbleiterspeichergeräts
gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben,
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10 ein
Schaltungsdiagramm zeigt, das eine externe Pin-Logikbestimmungsschaltung
zeigt, zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben,
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11 ein
Schaltungsdiagramm zeigt, das eine erste Befehlsbestimmungsschaltung
(erster Befehlsdecodierer) zeigt, die ein ersten Befehl bestimmt,
zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform der vorliegenden
Erfindung und des Betriebsverfahrens desselben,
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12 ein
Schaltungsdiagramm zeigt, das einen zweiten Befehlsdecodierer zeigt,
zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform der vorliegenden
Erfindung und des Betriebsverfahrens desselben,
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13 ein
Zeitdiagramm in einem Fall zeigt, wo ein Eintrag in den Auto-Aktualisierungs-Befehl gemacht
wird, zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben,
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14 ein
Zeitdiagram in einem Fall zeigt, wo ein Eintrag in dem Selbst-Aktualisierungsbefehl gemacht
wird, zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben,
und
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15 ein
Zeitdiagramm der Schreibe-Operation und Lese-Operation zeigt, zum Darstellen des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung und des Betriebsverfahrens desselben.
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Da
das herkömmliche
Auto-Aktualisierungs-Befehlssystem ein System ist, das den Betriebsmodus
bzw. Operationsmodus bestimmt, in Ansprechen auf eine Eingabe des
zweiten Befehls, kann nicht bestimmt werden, ob die Operation die Schreibe-Operation
oder die Auto-Aktualisierungs-Operation ist, bis der zweite Befehl
eingegeben wird. Deshalb wird, in den Ausführungsformen der vorliegenden
Erfindung, das Befehlssystem neu überprüft, so dass ein Auto-Aktualisierungs-Befehl akzeptiert
wird, wenn der erste Befehl eingegeben wird, und die Schreibe-Operation
an einem Ausführen
in der Auto-Aktualisierungs-Operation gehindert wird.
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Dies
bedeutet, dass die Ausführungsformen der
vorliegenden Erfindung dadurch gekennzeichnet sind, dass eine Bestimmung
des Auto-Aktualisierungs-Befehls durchgeführt wird, gemäß nur einer Eingabe
des ersten Befehls in ein Synchronhalbleiterspeichergerät, das einen
Speicherzellen-Array enthält, mit
dynamischen Speicherzellen, angeordnet in einer Matrixform, und
eine Mehrzahl von Befehlen setzt bzw. einstellt, basierend auf einer
Mehrzahl von Befehlsteuersignalen unter Verwendung von Kombinationen
von logischen Niveaus der Eingabe des ersten Befehls und der Eingabe
des zweiten Befehls, der ein Zyklus nach Eingabe des ersten Befehls
synchron mit einem externen Taktsignal eingegeben wird.
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Als
Ergebnis kann die Auto-Aktualisierungs-Operation bei dem Input-Timing
des ersten Befehls bestimmt werden, und ob die herkömmliche Schreibe-Operation
ausgeführt
wird, oder nicht, kann bestimmt werden. Daher kann, da die Auto-Aktualisierungs-Operation
gestartet werden kann in Ansprechen auf die Eingabe des ersten Befehls,
die Auto-Aktualisierungs-Zykluszeit
verkürzt
werden, und die Anwendungseffizienz des Busses kann verbessert werden.
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Als
nächstes
wird die Konfiguration und das Betriebsverfahren eines konkreten
Synchronhalbleiterspeichergeräts
zum Realisieren der vorliegenden Erfindung, wie oben beschrieben,
unter Bezugnahme auf eine Ausführungsform
erklärt.
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Die 7A, 7B und 7C sind
Befehlssystemdiagramme eines Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung. Die 7A zeigt
eine Befehlstabelle eines ersten Befehls, 7B zeigt
eine Befehlstabelle eines zweiten Befehls und 7C zeigt eine
Befehlstabelle eines Selbst-Aktualisierungs-Befehls. 8 zeigt
ein Zustandsübergangsdiagramm von
jedem Befehl. Wie es klar durch Vergleichen mit den Befehlstabellen
von den 2A und 2B verstanden
wird, wird das Befehlssystem des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung so gemacht, dass die Systeme des Auto-Aktualisierungs-Befehls REF
und Selbst-Aktualisierungs-Befehls voneinander unterschiedlich sind.
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Dies
bedeutet, dass der Auto-Aktualisierungs-Befehl REF bestimmt wird
durch Einstellen eines Chipauswahlpins (Chipauswahlsignal/CS), eines Funktionspins
(Funktionssignal FN) und eines Leistungsherunterfahrpins (Leistungsherunterfahrsignal/PD)
auf das logische Niveau von "L"-Niveau bei dem Eingangs-Timing
des ersten Befehls. Andererseits wird der Selbst-Aktualisierungs-Befehl
bestimmt durch Aufrechterhalten des Leistungsherunterfahrsignals/PD
auf dem "L"-Niveau bei dem Eingangs-Timing
des zweiten Befehls.
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Daher
wird durch Neuüberprüfen des
Befehlssystems die Auto-Aktualisierungs-Operation
gestartet, durch Detektieren des Auto-Aktualisierungs-Befehls REF,
wenn der Auto-Aktualisierungs-Befehl
REF eingegeben wird bei dem Eingangs-Timing des ersten Befehls in
dem Bereithaltezustand, wie in dem Zustandübergangsdiagramm von 8 gezeigt.
Falls detektiert wird, dass das Leistungsherunterfahrsignal/PD auf
dem "H"-Niveau ist, wenn
der zweite Befehl eingegeben wird, wird der Selbst-Aktualisierungs-Befehl
dann nicht bestimmt, der Zustand kehrt automatisch zu dem Bereithaltezustand
zurück
unter Verwendung eines Aktualisierungszeitgebers, der vorher in
dem internen Teil bereitgestellt wird, und die Auto-Aktualisierungs-Operation
wird beendet. Falls detektiert wird, dass das Leistungsherunterfahrsignal/PD
auf dem "L"-Niveau ist, wenn der zweite Befehl eingegeben
wird, wird der Selbst-Aktualisierungs-Befehl bestimmt, und die Selbst-Aktualisierungs-Operation
wird ausgeführt, nachdem
die Auto-Aktualisierungs-Operation beendet wird. In der Selbst-Aktualisierungs-Operation wird
die Aktualisierungs-Operation
kontinuierlich ausgeführt,
gemäß einer
Periode, die durch einen Selbst-Aktualisierungs-Zeitgeber eingestellt
wird, der vorher in dem internen Teil bereitgestellt wird.
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9 zeigt
das Betriebsverfahren des Synchronhalbleiterspeichergeräts gemäß der Ausführungsform
der vorliegenden Erfindung verglichen mit dem Betriebsverfahren,
das gezeigt ist durch das Zeitdiagramm der 6. In diesem
Fall wird das Zeitdiagramm in einem Fall gezeigt, wo die Lese-Latenz CL "4" ist, die Burst-Länge
BL "4" ist und die Auto-Aktualisierungs-Operation
ausgeführt
wird, nach der Schreibe-Operation. Um die Schreibe-Operation wie in
dem herkömmlichen
Fall zu bestimmen, wird ein Schreibe-Aktiv-Befehl WRA bei einem
Eingangs-Timing des ersten Befehls gesetzt, und ein Untere-Adresse-Latch-Befehl
LAL wird gesetzt bei einem Eingangs-Timing des zweiten Befehls.
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Die
Schreibe-Operation des FCRAM-Internen-Teils wird ausgeführt, basierend
auf einem Spät-Schreibe-System,
in dem die Schreibe-Operation bezüglich der Speicherzelle ausgeführt wird,
unter Verwendung einer Adresse und Schreibe-Daten, die in dem Schreibe-Betrieb
empfangen werden in dem vorhergehenden Zyklus durch einen Halteschaltungsabschnitt.
Dann kehrt der Zustand automatisch zu dem Bereithaltezustand zurück, durch
Verwenden eines Bankzeitgebers, der vorher in dem internen Teil bereitgestellt
wird, und die Schreibe-Operation wird beendet. Nach diesem wird
der Auto-Aktualisierungs-Befehl REF eingegeben, und falls der Auto-Aktualisierungs-Befehl
REF bestimmt wird, wird die Aktualisierungs-Operation sofort gestartet.
Dann wird das Potential einer ausgewählten Wortleitung WLb durch
Verwenden eines Aktualisierungs-Adress-Zählers angehoben, der vorher
in dem internen Teil gesetzt wird, um die Speicherzelle zu aktualisieren. Nach
diesem wird das Potential der ausgewählten Wortleitung WLb verringert
durch Verwenden eines Aktualisierungszeitgebers, der vorher in dem
internen Teil gesetzt wird, um die Aktualisierungs-Operations-Periode zu steuern,
die Operation wird auf die Vorladungsoperation gesetzt, der Zustand
kehrt automatisch zu dem Bereithaltezustand zurück und der Auto-Aktualisierungs-Befehl
wird beendet.
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Wie
oben beschrieben, kann bei dem Eingangs-Timing des ersten Befehls
bestimmt werden, ob die Operation die Schreibe-Operation oder die
Auto-Aktualisierungs-Operation ist, durch Neuüberprüfen des Befehlssystems, so
dass der Auto-Aktualisierungs-Befehl bei dem Eingangs-Timing des
ersten Befehls bestimmt wird. Als Ergebnis kann die Auto-Aktualisierungs-Zykluszeit
leicht verkürzt
werden.
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Als
nächstes
wird ein Beispiel der Konfiguration des Befehlsdecodierers detailliert
erklärt,
um das obige Aktualisierungsbefehlssystem zu realisieren.
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10 zeigt
eine externe Pin-Logikbestimmungsschaltung, die durch einen Eingangsempfänger konfiguriert
ist, der das Eingangs-Niveau von jedem Steuerpin logisch bestimmt,
sowie durch eine Latch-Schaltung, die ein Signal zwischengespeichert bzw.
latcht, das durch den Eingangsempfänger empfangen wird. Wie in 10 gezeigt,
werden externe Taktsignale CLK,/CLK in einen Eingabeempfänger 10-1 eingegeben,
die in die externen Taktpins eingegeben werden. Das Spannungsniveau
von jedem der externen Taktsignale CLK,/CLK wird logisch konvertiert
durch den Eingangsempfänger 10-1 und
als ein internes Taktsignal CLKIN ausgegeben. Des Weiteren wird
das Ausgangssignal des Eingangsempfängers 10-1 durch einen
Invertierer 11-1 invertiert und als ein internes Taktsignal
bCLKIN ausgegeben.
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Ein
Chipauswahlsignal/CS, das in ein Chipauswahlpin eingegeben wird,
und eine Referenzspannung VREF, die in einen Logische-Niveaubestimmungsreferenzpin
eingegeben wird, werden in einen Eingangsempfänger 20-1 eingegeben.
Der Eingangsempfänger 20-1 vergleicht
die Spannungsniveaus des Chipauswahlsignals/CS und der Referenzspannung
VREF, um eine logische Bestimmung durchzuführen und ein internes Signal
bCSIN auszugeben. Das interne Signal bCSIN, das von dem Eingangsempfänger 10-1 ausgegeben
wird, wird an eine Latch-Schaltung 25-1 eingegeben. Die
Latch-Schaltung 25-1 ist konfiguriert durch getaktete Invertierer 21-1, 23-1,
dessen Operationen gesteuert werden durch die internen Taktsignale
CLKIN, bCLKIN und Invertierer 22-1, 24-1. Die
Latch-Schaltung 25-1 hält den
Zustand des internen Signals bCSIN synchron mit einer Vorderflanke
des externen Taktsignals und gibt ein Latch-Bestimmungssignal bCSLTC
aus, als ein Ausgangssignal von dem Invertierer 22-1. Ferner wird
ein invertiertes Signal CSLTC des Signals bCSLTC von dem Invertierer 24-1 ausgegeben.
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In
dem Fall des Funktionspins und des Leistungsherunterfahrpins, wird
die gleiche Schaltungskonfiguration, wie in dem Fall des Chipauswahlpins erhalten,
und die grundlegende Operation derselben ist die gleiche.
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Dies
bedeutet, dass ein Funktionssignal FN, das in dem Funktionspin eingegeben
wird, und die Referenzspannung VREF, die in einen Logische-Niveau-Bestimmungsreferenzpin
eingegeben wird, in einen Eingangsempfänger 30-1 eingegeben
werden. Der Eingangsempfänger 30-1 vergleicht
die Spannungsniveaus des Funktionssignals FN und der Referenzspannung
VREF, um eine logische Bestimmung durchzuführen und ein internes Signal
FNIN auszugeben. Das interne Signal FNIN, das von dem Eingangsempfänger 30-1 ausgegeben
wird, wird eingegeben in eine Latch-Schaltung 35-1. Die Latch-Schaltung 35-1 ist
konfiguriert durch getaktete Invertierer 31-1, 33-1,
deren Operationen gesteuert werden durch die internen Taktsignale
CLKIN, bCLKIN und Invertierer 32-1, 34-1. Die
Latch-Schaltung 35-1 hält
den Zustand des internen Signals FNIN synchron mit einer Vorderflanke
des externen Taktsignals, gibt ein Latch-Bestimmungssignal FNLTC
als ein Ausgabesignal von dem Invertierer 32-1 aus und gibt
ein invertiertes Signal bFNLTC des Signals FNLTC von dem Invertierer 34-1 aus.
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Ferner
werden ein Leistungsherunterfahrsignal/PD, das in den Leistungsherunterfahrpin
eingegeben wird, und eine Referenzspannung VREF, die in einen Logische-Niveau-Bestimmungsreferenzpin eingegeben
wird, in einen Eingangsempfänger 40-1 eingegeben.
Der Eingangsempfänger 40-1 vergleicht die
Spannungsniveaus des Leistungsherunterfahrsignals/PD und der Referenzspannung
VREF, um eine logische Bestimmung durchzuführen und ein internes Signal
bPDIN auszugeben. Das interne Signal bPDIN, das von dem Eingangsempfänger 40-1 ausgegeben
wird, wird in eine Latch-Schaltung 45-1 eingegeben. Die
Latch-Schaltung 45-1 ist konfiguriert durch getaktete Invertierer 41-1, 43-1,
deren Operationen gesteuert werden durch die internen Taktsignale
CLKIN, bCLKIN und die Invertierer 42-1, 44-1. Die
Latch-Schaltung 45-1 hält
den Zustand des internen Signals bPDIN synchron mit einer Vorderflanke des
externen Taktsignals, gibt ein Latch-Bestimmungssignal bPDLTC als
ein Ausgabesignal von dem Invertierer 42-1 aus und gibt
ein invertiertes Signal PDLTC des Signals bPDLTC von dem Invertierer 44-1 aus.
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11 zeigt
eine erste Befehlsbestimmungsschaltung (erster Befehlsdecodierer),
der einen ersten Befehl bestimmt. Ausgangssignale der externen Pin-Logische-Bestimmungsschaltung,
die in 10 gezeigt ist, werden eingegeben
in die Befehlsbestimmungsschaltung, die wiederum interne Befehlsbestimmungssignale
ausgibt. Beispielsweise enthält
eine Befehlsbestimmungsschaltung CMD1, die einen Schreibe-Aktiv-Befehl
WRA bestimmt, NAND-Gatter 10-2, 12-2, 13-2, 14-2 und
Invertierer 11-2, 15-2. Die internen Steuersignale
CSLTC, bFNLTC, bPDLTC des gleichen logischen Niveaus, wie das von
dem Schreibe-Aktiv-Befehl WRA, werden in das NAND-Gatter 10-2 eingegeben.
Der Ausgangsanschluss des NAND-Gatters 10-2 ist mit dem
Eingangsanschluss des Invertierers 11-2 verbunden, und
der Ausgangsanschluss des Invertierers 11-2 ist mit dem
ersten Eingangsanschluss des NAND-Gatters 12-2 verbunden.
Das interne Taktsignal CLKIN wird eingegeben in den zweiten Eingangsanschluss des
NAND- Gatters 12-2 und
ein Signal bCLKIND wird eingegeben in den dritten Eingangsanschluss desselben.
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Ein
Eingangsanschluss des NAND-Gatters 13-2 ist verbunden mit
dem Ausgangsanschluss des NRND-Gatters 12-2 und der andere
Eingangsanschluss desselben ist mit dem Ausgangsanschluss des NAND-Gatters 14-2 verbunden.
Der Ausgangsanschluss des NAND-Gatters 13-2 ist mit dem
ersten Eingangsanschluss des NAND-Gatters 14-2 verbunden,
das interne Taktsignal CLKIN wird zugeführt zu dem zweiten Eingangsanschluss
des NAND-Gatters 14-2 und ein Signal PWRON wird zugeführt zu dem dritten
Eingangsanschluss desselben. Die NAND-Gatter 13-2 und 14-2 konfigurieren
eine NAND-ähnliche
Flip-Flop-Schaltung 16-2. Die Initialisierungssteueroperation
der NAND-ähnlichen Flip-Flop-Schaltung 16-2 wird
ausgeführt
durch das Signal PWRON. Das Signal PWRON wird auf das "L"-Niveau gesetzt, sofort nachdem die
Leitungsversorgung angeschaltet ist, und wird auf das "H"-Niveau gesetzt und dort gehalten, nachdem
detektiert wird, dass der Potentialzustand in im chipinternen Teil
stabil wird. Der Eingangsanschluss des Inverters 15-2 ist
verbunden mit dem Ausgangsanschluss des NAND-Gatters 13-2 und
ein Signal bWRAINT, das kennzeichnet, dass ein interner Schreibe-Aktiv-Befehl
detektiert wird, wird von dem Ausgangsanschluss des Invertierers 15-2 ausgegeben.
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Eine
Befehlsbestimmungsschaltung CMD2, die einen Lese-Aktiv-Befehl RDA bestimmt, enthält NAND-Gatter 20-2, 22-2, 23-2, 24-2 und
Invertierer 21-2, 25-2. Die Konfigurierung der
Befehlsbestimmungsschaltung CMD2 ist ungefähr die gleiche, wie die von
der Befehlsbestimmungsschaltung CMD1. Die Befehlsbestimmungsschaltung
CMD2 ist unterschiedlich von der Befehlsbestimmungsschaltung CMD1,
dadurch dass das interne Funktionssignal FNLTC zugeführt wird
an den Eingangsanschluss des NAND-Gatters 20-2 und ein
Signal bRDAINT, das kennzeichnet, dass der Lese-Aktiv-Befehl RDA detektiert
wird, wird als ein Ausgabesignal der Befehlsbestimmungsschaltung
CMD2 ausgegeben.
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Eine
Befehlsbestimmungsschaltung CMD3, die einen Auto-Aktualisierungs-Befehl REF bestimmt,
enthält
NAND-Gatter 30-2, 32-2, 33-2, 34-2 und
Invertierer 31-2, 35-2. Die Konfigurierung der
Befehlsbestimmungsschaltung CMD3 ist ungefähr die gleiche, wie die von
jeweils den Befehlsbestimmungsschaltungen CMD1, CMD2. Die Befehlsbestimmungsschaltung
CMD3 unterscheidet sich dadurch von der Befehlsbestimmungsschaltung
CMD1, CMD2, dass die Signale CSLTC, bFNLTC, PDLTC von dem gleichen
logischen Niveau, wie dem des Auto-Aktualisierungs-Befehls, zugeführt werden
zu den Eingangsanschlüssen
des NAND-Gatters 30-2, und ein Signal (Auto-Aktualisierungs-Detektionssignal) bREFAINT,
das kennzeichnet, dass der Auto-Aktualisierungs-Befehl REF detektiert wird, als ein
Ausgangssignal der Befehlsbestimmungsschaltung CMD3 ausgegeben wird.
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Das
Signal bWRAINT, das kennzeichnet, dass der Schreib-Aktiv-Befehl WRA
detektiert wird, und das Signal bRDAINT, das kennzeichnet, dass der
Lese-Aktiv-Befehl RDA detektiert wird, werden in eine NAND-ähnliche
Flip-Flop-Schaltung 43-2 eingegeben, die konfiguriert wird
durch NAND-Gatter 40-2 und 41-2, in Ansprechen
auf die Eingabe des ersten Befehls. Die Signale READ, WRITE, die
entsprechend informieren, dass der Lese-Zustand zu starten ist,
und dass der Schreibe-Zustand
gestartet hat, werden ausgegeben, basierend auf den obigen Signalen,
und die Signale READ, WRITE werden als ein Bestimmungssteuersignal
des zweiten Befehlsdecodierers ausgegeben.
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Das
Signal bCLKIND, zugeführt
zu den Eingangsanschlüssen
der NAND-Gatter 12-2, 22-2 und 32-2 der
Befehlsbestimmungsschaltung CMD1, CMD2, CMD3 wird von einer Logik-Schaltung
LOG erzeugt. Die Logik-Schaltung LOG enthält die Invertierer 50-2, 51-2, 52-2, 54-2, 58-2, 61-2, 62-2, NAND-Gatter 53-2, 55-2 und
getaktete Invertierer 56-2, 57-2, 59-2, 60-2.
Das interne Taktsignal CLKIN wird eingegeben in die Logik-Schaltung
LOG und einem Eingangsanschluss des NAND-Gatters 53-2 zugeführt über die
Invertierer 50-2, 51-2, 52-2. Ein Signal
b1STENB wird zugeführt
zu dem anderen Eingangsanschluss des NAND-Gatters 53-2.
Das Signal b1STENB wird gebildet durch Verwenden des NAND-Gatters 50-2,
getaktete Invertierer 56-2, 57-2, 59-2, 60-2 und
Invertierer 58-2, 61-2, 62-2. Die getakteten
Invertierer 56-2, 57-2, 59-2, 60-2 und
Invertierer 58-2, 61-2, 62-2 werden kombiniert
zum Konfigurieren eines Schieberegisters 63-2. Die Zustände der Signale
bWRAINT, bRDAINT werden detektiert durch ein Verwenden des NAND-Gatters 55-2,
und das Signals b1STENB wird transferiert über das Schieberegister 63-2.
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Die
Signale CK,/CK, die die getakteten Invertierer 56-2, 57-2, 59-2, 60-2 des
Schieberegisters 63-2 steuern, werden gebildet durch Verwenden
einer Verzögerungsschaltung 70-2,
zu der das interne Taktsignal CLKIN eingegeben wird und einem Invertierer 71-2.
Ein Ausgangssignal der Verzögerungsschaltung 70-2 ist
das Signal CK und ein Ausgangssignal des Invertierers 71-2 ist
das Signal/CK.
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Die 12 zeigt
ein Beispiel der Konfigurierung des zweiten Befehlsdecodierers.
Ein Decodierabschnitt CD1 wird verwendet, um intern zu detektieren,
dass der erste Befehl der Schreib-Aktiv-Befehl WRA ist, und der
zweite Befehl der Untere-Adresse-Latch-Befehl LAL ist. Der Decodierabschnitt
CD1 enthält
ein NOR-Gattor 10-3, NAND-Gatter 11-3, 12-3, 13-3 und
Invertierer 14-3. Ein Signal bCSLTC entsprechend zu dem
logischen Niveau des Untere-Adresse-Latch-Befehls LAL wird eingegeben
in den ersten Eingangsanschluss des NAND-Gatters 11-3.
Ein Ausgangssignal CLKPLS einer Pulserzeugungsschaltung PGC wird
zugeführt
zu dem zweiten Eingangsanschluss des NAND-Gatters 11-3.
Des Weiteren ist der dritte Eingangsanschluss des NAND-Gatters 11-3 verbunden
mit dem Ausgangsanschluss des NOR-Gatters 10-3 und die
Signale READ und b1STENB, die in 10 beschrieben sind,
werden eingegeben in die Eingangsanschlüsse des NOR-Gatters 10-3.
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Die
NAND-Gatter 12-3, 13-3 konfigurieren eine NAND-ähnliche
Flip-Flop-Schaltung 15-3. Ein Eingangsanschluss des NAND-Gatters 12-3 ist
verbunden mit Ausgangsanschluss des NAND-Gatters 11-3 und der andere
Eingangsanschluss desselben ist verbunden mit dem Ausgangsanschluss
des NAND-Gatters 13-3. Der erste Eingangsanschluss des
NAND-Gatters 13-3 ist verbunden mit dem Ausgangsanschluss
des NAND-Gatters 12-3, der zweite Eingangsanschluss desselben
wird versorgt mit dem internen Taktsignal CLKIN und der dritte Eingangsanschluss
desselben wird versorgt mit einem Signal PWRON, das die NAND-ähnliche
Flip-Flop-Schaltung 15-3 initialisiert. Der Ausgangsanschluss
(der Ausgangsanschluss des NAND-Gatters 12-3) der NAND-ähnlichen
Flip-Flop-Schaltung 15-3 ist
verbunden mit dem Eingangsanschluss des Invertierers 14-3,
und ein Befehlsdetektionssignal bWLALINT wird ausgegeben von dem
Ausgangsanschluss des Invertierers 14-3.
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Ein
Decodierabschnitt CD2, der intern detektiert, dass der erste Befehl
der Lese-Aktiv-Befehl RDA ist, und der zweite Befehl der Untere-Adresse-Latch-Befehl
LAL ist, enthält
ein NOR-Gatter 20-3, NAND-Gatter 21-3, 22-3, 23-3 und
Invertierer 24-3. Der Decodiererabschnitt CD2 unterscheidet sich
dadurch von dem Decodierabschnitt CD1, dass ein Signal, das zu dem
Eingangsanschluss des NOR-Gatters 20-3 zugeführt wird,
verändert
wird von dem Signal READ zu dem Signal WRITE.
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Ein
Decodierabschnitt CD3, der detektiert, dass der erste Befehl der
Lese-Aktiv-Befehl RDA ist und der zweite Befehl der Modusregisterbefehl
MRS ist, enthält
ein NOR-Gatter 30-3, NAND-Gatter 31-3, 32-3, 33-3 und
ein Invertierer 34-3. Der Decodierabschnitt CD3 unterscheidet
sich von jeweils dem Decodierabschnitt CD1, DC2 nur dadurch, dass
das logische Niveau des internen Chipauswahlsignals, das in das
NAND-Gatter 31-3 eingegeben wird, unterschiedlich ist.
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Ein
Decodierabschnitt CD4, der detektiert, dass der erste Befehl der
Auto-Aktualisierungs-Befehl REF ist, und der zweite Befehl wird
auf den Selbst-Aktualisierungs-Befehl REF gesetzt, basierend auf
dem "L"-Niveau des Leistungsherunterfahrpins/PD,
enthält
NAND-Gatter 50-3, 51-2, 51-3, Invertierer 40-3, 43-3, 47-3, 48-3, 49-3, 53-3,
und getaktete Invertierer 41-3, 42-3, 45-3, 46-3.
Ein Teil, das durch die Invertierer 40-3, 43-3, 47-3, 48-3, 49-3 und getaktete
Invertierer 41-3, 42-3, 45-3, 46-3 konfiguriert
ist, funktioniert als eine Halteschaltung 54-3, die den
logischen Zustand des Signals bREFAINT hält, der kennzeichnet, dass
der Auto-Aktualisierungs-Befehl detektiert wird, in Ansprechen auf
den ersten Befehl, der in 11 beschrieben
ist, synchron mit dem internen Taktsignal für einen Takt. Der obige Teil
setzt einen Zustand, in dem der Selbst-Aktualisierungs-Befehl REF
akzeptiert werden kann in Ansprechen auf den zweiten Befehl. Die
NAND-Gatter 50-3, 51-3, 52-3 und der
Invertierer 53-3 konfigurieren einen Befehlslogikdetektierabschnitt
und ein internes Leistungsherunterfahrsignal PDLTC, ein interner Taktpuls
CLKPLS (Ausgangssignal der Pulserzeugungsschaltung PGC) und ein
Signal 1STREFENB, das den Zustand kennzeichnet, in dem der Auto-Aktualisierungs-Befehl
akzeptiert wird, in Ansprechen auf den ersten Befehl, werden darin
eingegeben. Wenn alle der Signale PDLTC, CLKPLS, 1STREFENB auf das "H"-Niveau
gesetzt werden, wird ein Ausgangssignal des NAND- Gatters auf das "L"-Niveau
gesetzt. Deshalb wird Ausgangssignal des NAND-Gatters 51-3 auf
das "H"-Niveau gesetzt durch
eine NAND-ähnliche
Flip-Flop-Schaltung 55-3, die durch die NAND-Gatter 51-3, 52-3 konfiguriert
ist. Als Ergebnis wird ein Internetsignal bSELF, das kennzeichnet,
dass der Selbst-Aktualisierungs-Befehl REF akzeptiert wurde, auf
das "L"-Niveau gesetzt durch
den Invertierer 53-3, und die Selbst-Aktualisierungs-Operation
wird gestartet, nachdem die Auto-Aktualisierungs-Operation beendet
ist, die akzeptiert wird in Ansprechen auf den ersten Befehl. Wenn
die Selbst-Aktualisierungs-Operation freigegeben wird, nach dem
zweiten Befehl, wird die NAND-ähnliche
Flip-Flop-Schaltung
zurückgesetzt durch
das interne Leistungsherunterfahrsignal PDLTC, das eingegeben wird
in das NAND-Gatter 52-3 der NAND-ähnlichen Flip-Flop-Schaltung 55-3, da
der Leistungsherunterfahrpin/PD auf das "H"-Niveau gesetzt wird
und dann das Signal bSELF zurückkehrt
auf das "H"-Niveau.
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Die
Pulserzeugungsschaltung PGC enthält die
Invertierer 60-3, 61-3, 63-3, 65-3,
die Verzögerungsschaltung 62-3 und
das NAND-Gatter 64-3. Die Pulserzeugungsschaltung PDC erzeugt
ein Pulssignal (Signal CLKPLS) synchron mit einer Vorderflanke des
internen Taktsignals CLKIN.
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Als
Nächstes
wird die Operation des Befehlsdecodierers für eine Eingabe in verschiedene
Befehle detailliert mit Bezug auf das Zeitdiagramm von 13 erklärt. 13 zeigt
ein Zeitdiagramm von jedem Befehl, wenn eine Eingabe bzw. Eintrag
in den Auto-Aktualisierungs-Befehl REF durchgeführt wird. Wie in der Befehlstabelle
von 7A gezeigt, kann ein Eintrag in den Auto-Aktualisierungs-Befehl
REF durchgeführt
werden durch Setzen des Chipauswahlpins (Chipauswahlsignal/CS),
Funktionspins (Funktionssignal FN) und Leistungsherunterfahrpins
(Leistungsherunterfahrsignal/PD) auf das "L"-Niveau
synchron mit der Vorderflanke des externen Taktsignals. Wie mit
Bezug auf 10 beschrieben, werden die Niveaus
der Signale, die in die Eingangsempfänger 20-1, 30-1, 40-1 eingegeben
werden, logisch konvertiert gemäß den logischen
Niveaus der obigen drei Steuerpins und interne Signale bCSLTC, FNLTC, bPDLTC
werden ausgegeben von den Latch-Schaltungen 25-1, 35-1, 45-1.
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Da
die Signale bCSLTC, FNLTC, bPDLTC, die in das NAND-Gatter 30-2 eingegeben
werden, das ein Auto-Aktualisierungs-Befehl-Detektionsabschnitt
in dem ersten Befehlsdecodierer ist, der in 11 gezeigt
ist, alle auf das "H"-Niveau gesetzt werden,
wird ein Ausgangssignal des Invertierers 31-2 auf das "H"-Niveau gesetzt. Deshalb wird ein internes
Taktsignal CLKIN, das in das NAND-Gatter 32-2 eingegeben
wird, auf das "H"-Niveau gesetzt synchron
mit der Vorderflanke des externen Taktsignals. Ähnlich wird ein Signal bCLKIND,
das in das NAND-Gatter 32-2 eingegeben wird, von dem "H"-Niveau auf das "H"-Niveau
verändert, über eine ODD-Stage-Gatterverzögerungsschaltung,
die gebildet ist aus den Invertierern 50-2, 51-2, 52-2,
dem NAND-Gatter 53-2 und dem Invertierer 54-2,
synchron mit der Vorderflanke des externen Taktsignals. In anderen
Worten wird der Befehlszustand durch das NAND-Gatter 32-2 geholt,
synchron mit der Vorderflanke des externen Taktsignals in einer
Periode, in der die internen Taktsignale CLKIN und bCLKIND beide
auf den "H"-Niveauzustand sind,
und ein "L"-Niveausignal wird von dem NAND-Gatter 32-2 ausgegeben.
Wenn das Ausgangssignal des NAND-Gatters 32-2 auf das "L"-Niveau gesetzt wird, wird die Nächste-Abschnitt-NAND-Ähnliche-Flip-Flop-Schaltung 36-2 gesetzt
und ein internes Auto-Aktualisierungs-Detektionssignal
bREFAINT des "L"-Niveaus wird von
dem Invertierer 35-2 ausgegeben.
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Nach
diesem wird das interne Taktsignal CLKIN auf das "L"-Niveau
gesetzt, synchron mit der hinteren Flanke des externen Taktsignals.
Dann wird die NAND-ähnliche
Flip-Flop-Schaltung 36-2 zurückgesetzt,
und das interne Auto-Aktualisierungs-Detektionssignal
bREFAINT, das von dem "L"-Niveau auf das "H"-Niveau
zurückkehrt,
wird von dem Invertierer 35-2 ausgegeben. Dies bedeutet,
dass der erste Befehlsdecodierer eines der folgenden decodiert,
den Schreibe-Aktiv-Befehl WRA, den Lese-Aktiv-Befehl RDA und Auto-Aktualisierungs-Befehl
REF, synchron mit dem externen Taktsignal. In diesem Fall detektiert,
da der Auto-Aktualisierungs-Befehl
REF eingegeben wird, nur der Decodierabschnitt für den Auto-Aktualisierungs-Befehl
den Befehl, um einen negativen Puls als das internen Auto-Aktualisierungs-Detektionssignal
bREFAINT auszugeben. Als Ergebnis startet die Nächste-Abschnitt-Steuerschaltung
die Auto-Aktualisierungs-Operation, in Ansprechen auf eine Flanke,
die von dem "H"-Niveau auf das "L"-Niveau übergeht.
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Wenn
der erste Befehl der Auto-Aktualisierungs-Befehl ist, wird der zweite
Befehl verwendet, um zu bestimmen, ob oder ob nicht der Selbst-Aktualisierungs-Befehl
akzeptiert wird. Der Zustand des internen Auto-Aktualisierungs-Signals
bREFAINT, der bei dem Eingangs-Timing des ersten Befehls detektiert
wird, wird als ein Signal 1STREFENB ausgegeben, unter Verwendung
der Ein-Takt-Halteschaltung 54-3, die die Steueroperation
ausführt,
um den Selbst-Aktualisierungs-Befehl
zu empfangen oder zu akzeptieren, wie in 12 gezeigt.
Daher kann ein Selbst-Aktualisierungs-Befehl detektierbarer Zustand
durch das NAND-Gatter 50-3 gesetzt werden.
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Da
das Zeitdiagramm von 13 einen Fall kennzeichnet,
wo der Selbst-Aktualisierungs-Befehl nicht akzeptiert wird, wird
ein "H"-Niveausignal eingegeben
als das Leistungsherunterfahrsignal/PD bei dem Eingangs-Timing des
zweiten Befehls. Deshalb wird das interne Leistungsherunterfahrsignal
PDLTC auch auf das "L"-Niveau gesetzt,
gemäß der obigen Bedingung
und der Befehlszustand wird geholt in einer "H"-Niveauperiode
des internen Taktpulses CLDKLS, der synchron mit dem externen Taktsignal
erzeugt wird. Als Ergebnis wird ein Ausgangssignal des NAND-Gatters 50-3 auf
das "H"-Niveau gesetzt.
Zu dieser Zeit wird auch ein Ausgangssignal des NAND-Gatters 52-3 der
NAND-ähnlichen Flip-Flop-Schaltung 55-3 auf
das "H"-Niveau gesetzt, und
das interne Selbst-Aktualisierungs-Befehlsdetektionssignal bSELF, ausgegeben über das NAND-Gatter 51-3 und
Invertierer 53-3, wird auf dem "H"-Niveauzustand gehalten.
Als Ergebnis wird der Selbst-Aktualisierungs-Befehl
nicht akzeptiert, und der FCRAM interne Teil detektiert den Auto-Aktualisierungs-Befehl,
der akzeptiert wird in Ansprechen auf den ersten Befehl, um die
Auto-Aktualisierungs-Operation zu starten, und der Operationszustand
bzw. Betriebszustand desselben kehrt automatisch zu dem Bereitschaftszustand
zurück,
nachdem die Auto-Aktualisierungs-Operation beendet ist.
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14 zeigt
ein Zeitdiagramm des Selbst-Aktualisierungs-Befehls. Falls der Auto-Aktualisierungs-Befehl
des ersten Befehls empfangen wird, und das "L"-Niveau
des Leistungsherunterfahrsignals/PD erhalten wird bei dem Eingangs-Timing des
zweiten Befehls, wird der Selbst-Aktualisierungs-Befehl
akzeptiert.
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Wie
in 12 gezeigt, wird das interne Leistungsherunterfahrsignal
PDLTC, das in das NAND-Gatter 50-3 eingegeben wird, auf
das "H"-Niveau gesetzt.
Deshalb wird detektiert, dass der logische Zustand des Leistungsherunterfahrsignals
auf das "L"-Niveau in einer
Periode gesetzt ist, in der der interne Taktpuls CLKPLS, der synchron
mit der Vorderflanke des externen Taktsignals erzeugt wird, auf dem "H"-Niveau gehalten wird. Dann wird ein
Ausgangssignal des NAND-Gatters 50-3 auf das "L"-Niveau gesetzt. Die NAND-ähnliche
Flip-Flop-Schaltung 55-3 wird durch ein "L"-Niveauausgangssignal von dem NAND-Gatter 50-3 eingestellt.
Das "L"-Niveausignal wird
zu dem Invertierer 53-3 so zugeführt, dass das interne Selbst-Aktualisierungs-Signal bSELH dazu
bewegt wird, sich von dem "H"-Niveau auf das "L"-Niveau zu ändern. Dann wird, nach dem Ende
der Auto-Aktualisierungs-Operation, die Selbst-Aktualisierungs-Operation gestartet.
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Die
Selbst-Aktualisierungs-Operation wird freigegeben durch Setzen des
Leistungsherunterfahrsignals/PD auf das "H"-Niveau nach dem zweiten Befehl.
Die NAND-ähnliche
Flip-Flop-Schaltung 55-3 wird
zurückgesetzt
durch Setzen des Signals PDLTC, das in das NAND-Gatter 52-3 eingegeben
wird, auf das "L"-Niveau, um das Signal
bSELF auf das "H"-Niveau zurückzubringen,
und daher wird die Selbst-Aktualisierungs-Operation beendet.
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15 zeigt
ein Zeitdiagramm der Schreibe-Operation und der Lese-Operation.
In dem Fall der Schreibe-Operation werden das Chipauswahlsignal/CS
and das Funktionssignal FN auf das "L"-Niveau
gesetzt und das Leistungsherunterfahrsignal/PD wird auf das "H"-Niveau bei dem Eingangs-Timing des
ersten Befehls gesetzt. Als Ergebnis wird der Schreibe-Aktiv-Befehl
WRA detektiert durch den ersten Befehlsdecodierer, der in 11 gezeigt
ist, der wiederum ein internes Schreibe-Aktiv-Befehls-Detektionssignal
bWRAINT ausgibt. Deshalb werden die Ausgangssignale READ und WRITE
der NAND-ähnlichen
Flip-Flop-Schaltung 43-2 entsprechend
auf das "L"-Niveau bzw. "H"-Niveau so gesetzt, dass ein zweiter
Befehlsakzeptierbarer Zustand gesetzt wird. Dann wird der Zustand
des Ausgangssignals bWRAINT, bRDAINT des ersten Befehlsdecodierers
so gehalten, das detektiert wird gemäß dem Schreibe-Aktiv-Befehl
WRA oder Lese-Aktiv-Befehl RDA, so dass das Signal b1STENB bei dem "L"-Niveau gehalten wird, bis der zweite
Befehl detektiert wird durch Verwenden des Schieberegisters 63-2.
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Da
das Eingangssignal READ und das Signal b1STENB beide auf das "L"-Niveau gesetzt werden, wird das Ausgangssignal
des NOR-Gates 10-3 auf das "H"-Niveau
gesetzt und ein decodierbarer Zustand kann gesetzt werden durch
das NAND-Gatter 11-3.
Wenn der zweite Befehl eingegeben wird, werden das Chipauswahlsignal/CS,
das Funktionssignal FN und Leistungsherunterfahrsignal/PD auf das "H"-Niveau so gesetzt, dass der Untere-Adresse-Latch-Befehl
LAL gesetzt wird. Als Ergebnis wird das interne Signal bCSLTC auf
das "H"-Niveau gesetzt,
entsprechend zu dem "H"-Niveau des externen Chipauswahlsignals/CS.
Ein Ausgangssignal des NAND-Gatters 11-3 wird auf das "L"-Niveau gesetzt durch das "H"-Niveau des Taktpulses CLKPLS, der synchron
mit der Vorderflanke des externen Taktsignals erzeugt wird. Deshalb
wird das Ausgangssignal der Nächste-Abschnitt-NAND-ähnlichen Flip-Flop-Schaltung 15-3 auf
das "H"-Niveau gesetzt, und
ein "L"-Niveaupuls wird
von dem Invertierer 14-3 als das Untere-Adresse-Latch-Detektionssignal bWRAINT
der internen Schreibe-Operation ausgegeben, um die interne Schaltung
zu steuern.
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Auch
in dem Fall der Schreibe-Operation wird das interne Signal bRDINT,
das zum Detektieren des Lese-Aktiv-Befehls RDA verwendet wird, der
der erste Befehl ist, erzeugt, und ein Ausgangssignal des NOR-Gatters 20-3 und
das interne Chipauswahlsignal bCSLTC werden auf das "H"-Niveau gesetzt, in Ansprechen auf die
Eingabe des zweiten Befehls. Als Ergebnis wird ein "L"-Niveaupuls als das interne Detektionssignal
bRDLALINT ausgegeben, um die interne Schaltung zu steuern.
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Wie
oben beschrieben, kann bestimmt werden, bei dem Eingangs-Timing
des ersten Befehls, ob die Operation die Schreibe-Operation oder
die Auto-Aktualisierungs-Operation ist, durch Neuüberprüfen des
Befehlssystems, um den Auto-Aktualisierungs-Befehl
bei dem Eingangs-Timing des ersten Befehls zu bestimmen. Als Ergebnis
kann die Auto-Aktualisierungs-Zykluszeit
leicht verkürzt
werden. Ferner kann eine Störzeit
aufgrund der Auto-Aktualisierungs-Zykluszeit verkürzt werden, und die Busanwendungseffizienz
kann verbessert werden.
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Wie
oben beschrieben, kann, gemäß einem Aspekt
dieser Erfindung, ein Synchronhalbleiterspeichergerät und ein
Betriebsverfahren desselben, in dem die Auto-Aktualisierungs-Zykluszeit verkürzt werden
kann, erhalten werden.
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Ferner
kann ein Synchronhalbleiterspeichergerät und ein Betriebsverfahren
desselben, in dem eine Störzeit
aufgrund der Auto-Aktualisierungs-Zykluszeit verkürzt werden
kann und die Busanwendungseffizienz verbessert werden kann, erhalten werden.