DE60121720T2 - Halbleiterspeicheranordnung mit einer Vielzahl von Moden für geringen Stromverbrauch - Google Patents

Halbleiterspeicheranordnung mit einer Vielzahl von Moden für geringen Stromverbrauch Download PDF

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Description

  • Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und, im besonderen, ein kombiniertes Speichersystem, das aus einem DRAM und einem nichtflüchtigen Speicher gebildet ist und hauptsächlich in Mobilvorrichtungen installiert wird.
  • Tragbare Vorrichtungen, wie etwa ein Mobiltelefon, ein Personal Handyphone System (PHS) oder ein Personal Digital Assistant (PDA), die mit Kommunikationsfunktionen versehen sind, sind kompakt geworden. Ferner hat die Menge der Kommunikationsdaten, die durch tragbare Terminals verarbeitet wird, zugenommen. Zum Beispiel hat ein Mobiltelefon zusätzlich zu Gesprächsfunktionen die Funktion zum Übertragen von Textdaten und Bilddaten. Ferner wird vorhergesagt, daß ein Mobiltelefon als Informationsterminal verwendet werden wird, welches das Internet nutzt (tragbarer Personalcomputer).
  • Zusätzlich hat die Kommunikationsgeschwindigkeit einer tragbaren Vorrichtung zugenommen, und die Miniaturisierung der tragbaren Vorrichtungen hat zu dem Einbau von kleineren Batterien geführt. Dementsprechend muß ein in einer tragbaren Vorrichtung installierter Speicher eine hohe Operationsgeschwindigkeit, eine große Kapazität und einen niedrigen Energieverbrauch haben. Weiterhin müssen die Kosten von Komponenten des Mobiltelefons reduziert werden, damit der Preis des Mobiltelefons wettbewerbsfähiger wird. Daher ist es erforderlich, daß ein Arbeitsspeicher preiswert ist und eine große Kapazität hat.
  • Ein SRAM mit einer vorbestimmten Speicherkapazität (z. B. etwa vier Megabits) ist in ein tragbares Terminal wie etwa ein Mobiltelefon installiert worden, um als Arbeitsspeicher zu fungieren, der während der Operation erforderliche Daten speichert. Jedoch ist der Einsatz eines Flash- Speichers und eines DRAM anstelle des SRAM vorgeschlagen worden, um die Menge der Kommunikationsdaten zu erhöhen und die Kommunikationsgeschwindigkeit zu steigern. Ein DRAM ist mit einem SRAM eines asynchronen Speichersystems kompatibel.
  • Der DRAM ist insofern vorteilhaft, als seine Kosten pro Bit niedrig sind und er Lese-/Schreiboperationen mit hohen Geschwindigkeiten ausführt. Jedoch verbraucht der DRAM Energie, um Daten zu halten, wenn er im Bereitschaftszustand ist. Der Energieverbrauch im Bereitschaftszustand beträgt einige hundert Mikroampere, wenn der DRAM in einem Zellenauffrischmodus ist, bei dem der DRAM die Daten des gesamten Speichers automatisch und kontinuierlich hält. Wenn der DRAM in einem Bereitschaftsmodus ist, bei dem geschriebene Daten nicht gehalten zu werden brauchen, beträgt der Energieverbrauch mehrere zehn Mikroampere.
  • Ein Flash-Speicher ist insofern vorteilhaft, als er nicht aufgefrischt werden muß und sein Energieverbrauch im Bereitschaftsmodus einige Mikroampere beträgt. Jedoch benötigt der Flash-Speicher einige Mikrosekunden bis mehrere zehn Mikrosekunden zum Schreiben von Daten. Somit erfordert das Schreiben von Daten Zeit.
  • Daher wird der DRAM während der Kommunikation als Speicher mit großer Kapazität verwendet, der mit hoher Geschwindigkeit arbeitet. Die Daten, die im Bereitschaftszustand zu halten sind, werden vor dem Deaktivieren des DRAM von dem DRAM zu dem Flash-Speicher übertragen. Durch den Betrieb auf solch eine Weise verringert sich der Energieverbrauch eines Mobiltelefons.
  • Wenn das Mobiltelefon von einem Bereitschaftszustand in einen Gesprächszustand wechselt, müssen die Daten in dem Flash-Speicher nach dem Reaktivieren des DRAM zurück in den DRAM geschrieben werden. Durch solch eine Operation ergibt sich eine Wartezeit (in der das System belegt ist), wodurch dann wieder die Leistung des gesamten Systems (des Mobiltelefons) verringert wird.
  • Um solch einen Mangel zu beheben, kann ein DRAM eingesetzt werden, der mit einer partiellen Auffrischfunktion versehen ist. Durch die partielle Auffrischfunktion werden Daten nur von vorbestimmten Speichersektionen aufgefrischt. In einem Mobiltelefon brauchen dann, wenn die Energie ein ist, solange einige Daten gehalten werden, die übrigen Daten nicht gehalten zu werden. Deshalb kann der Speicherbereich, worin Daten zu halten sind, bezeichnet werden. Alternativ dazu können die Daten, die zu halten sind, in eine Speichersektion geschrieben werden, die aufgefrischt wird. Der Energieverbrauch von solch einem DRAM ist niedriger als jener eines DRAM, der die gesamten Speicherzellen auffrischt. Weiterhin verringert sich die Wartezeit, die erforderlich ist, um die Daten in dem Flash-Speicher zurück in den DRAM zu schreiben. Daher nimmt die Leistung des Mobiltelefons nicht ab.
  • Wenn jedoch ein niedriger Energieverbrauch ein wichtiger Faktor in einer tragbaren Vorrichtung ist, ist es besser, wenn der DRAM während des Bereitschaftsmodus vollständig deaktiviert wird. Weiterhin kann ein System, das selektiv ein partielles Auffrischen oder eine vollständige Deaktivierung des DRAM gemäß dem Zustand der tragbaren Vorrichtung ausführt, dafür ausgelegt sein, um die Wartezeit und den Energieverbrauch zu verringern. Auf solch eine Weise wird eine Halbleiterspeichervorrichtung gewünscht, die es einem Nutzer ermöglicht, verschiedene Modi mit niedrigem Energieverbrauch einzustellen.
  • US 5404543 offenbart eine Halbleiterspeichervorrichtung, wie sie in der Präambel von Anspruch 1 angegeben ist. Sie beschreibt ein Verfahren zum Verwalten des Energieverbrauchs in einem Speichersubsystem mit einer oder mehreren Speicherbänken. Die Energie, die zur Operation von jeder der Vorrichtungen benötigt wird, wird überwacht, und, wenn möglich, wird die Energie verringert, die einer oder mehreren der Vorrichtungen zugeführt wird. Eine Wertungsübersicht, die in einem Speichercontroller vorgesehen ist, speichert die verfügbaren Energiemodi für jede Vorrichtung, und die Wertungsübersicht wird verwendet, um zu bestimmen, ob die Energie, die irgendeiner der Vorrichtungen zugeführt wird, verringert werden kann.
  • Eine Überlegung der vorliegenden Erfindung ist das Vorsehen einer Halbleiterspeichervorrichtung, die den Energieverbrauch verringert und die Leistung erhöht.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung vorgesehen, die eine Vielzahl von Speicherzellen enthält, die in einer Vielzahl von Speichersektionen angeordnet sind. Die Speicherzellen werden einem Auffrischen unterzogen, um Daten zu halten. Die Halbleiterspeichervorrichtung enthält einen Auffrischmodus zum Auffrischen der Speicherzellen in wenigstens einer der Speichersektionen. Jede der Speichersektionen hat eine inhärente Auffrischcharakteristik (Leckstrom von ihren Speicherzellen). Eine Selektionsschaltung selektiert auf der Basis eines niedrigen Leckstroms ihrer Speicherzellen wenigstens eine der Speichersektionen zum Auffrischen im Auffrischmodus.
  • Gemäß einer ersten Ausführungsform der vorliegenden Erfindung enthält die Halbleiterspeichervorrichtung einen normalen Operationsmodus zum Ausführen einer normalen Operation mit den Speicherzellen und eine Vielzahl von Modi mit niedrigem Energieverbrauch zum Verringern des Energieverbrauchs, wenn die Halbleiterspeichervorrichtung in einem Bereitschaftszustand ist, wobei der Auffrischmodus einer der Modi mit niedrigem Energieverbrauch ist. Die Halbleiterspeichervorrichtung enthält eine Moduseinstellschaltung zum Einstellen von einem der Modi mit niedrigem Energieverbrauch.
  • In einer zweiten Ausführungsform der vorliegenden Erfindung ist eine interne Energiezufuhrschaltung mit den Speichersektionen verbunden, um den Speichersektionen eine Betriebsspannung zuzuführen. Eine Vielzahl von Modi mit niedrigem Energieverbrauch enthält einen von einem ersten Modus mit niedrigem Energieverbrauch und einem zweiten Modus mit niedrigem Energieverbrauch; und den Auffrischmodus. Der erste Modus mit niedrigem Energieverbrauch stoppt das Auffrischen der Speicherzellen in allen Speichersektionen und stoppt die Operation der internen Energiezufuhrschaltung. Der zweite Modus mit niedrigem Energieverbrauch stoppt das Auffrischen der Speicherzellen in allen Speichersektionen und setzt die Operation der internen Energiezufuhrschaltung fort. Der Auffrischmodus frischt die Speicherzellen in wenigstens einer der Speichersektionen auf und setzt die Operation der internen Energiezufuhrschaltung fort. Die Halbleiterspeichervorrichtung enthält eine Moduseinstellschaltung zum Einstellen von einem der Modi mit niedrigem Energieverbrauch.
  • In einer dritten Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung vorgesehen, die eine erste Halbleiterspeichervorrichtung enthält, die das Halten von Daten nicht erfordert, und eine zweite Halbleiterspeichervorrichtung, die mit der ersten Halbleiterspeichervorrichtung verbunden ist, welche zweite Halbleiterspeichervorrichtung eine Halbleiterspeichervorrichtung gemäß dem oben beschriebenen Aspekt oder den Ausführungsformen der Erfindung ist.
  • In einer vierten Ausführungsform der vorliegenden Erfindung enthält die Halbleiterspeichervorrichtung einen Befehlsdecodierer, der einen Befehl empfängt und ein erstes Programmodussignal und ein Normaloperationsmodussignal auf der Basis des Befehls erzeugt. Eine Eintrittssteuerschaltung ist mit dem Befehlsdecodierer zum Empfangen des ersten Programmodussignals von dem Befehlsdecodierer und Erzeugen eines Programmoduseintrittssignals auf der Basis des ersten Programmodussignals verbunden. Eine Moduseinstellschaltung ist mit der Eintrittssteuerschaltung verbunden, um einen von einer Vielzahl von Modi mit niedrigem Energieverbrauch als Antwort auf das Programmoduseintrittssignal einzustellen.
  • In einer fünften Ausführungsform der vorliegenden Erfindung hat die Halbleiterspeichervorrichtung eine Moduseinstellschaltung, die ein Auffrischoperationsmodussignal erzeugt, das einem von einer Vielzahl von Modi mit niedrigem Energieverbrauch entspricht. Eine Auffrischsteuerschaltung ist mit der Moduseinstellschaltung verbunden, um eine Einstelladresse der Speicherzellen, die aufzufrischen sind, mit der Auffrischzähleradresse als Antwort auf das Auffrischoperationsmodussignal zu vergleichen und das Auffrischsignal zu erzeugen, wenn die Einstelladresse und die Auffrischzähleradresse übereinstimmen.
  • Die Aspekte und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor, die die Prinzipien der Erfindung beispielhaft darstellen.
  • Nun folgt beispielhaft eine eingehende Beschreibung der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen, in denen:
  • 1 eine schematische Blockansicht einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
  • 2 ein Diagramm ist, das einen Zustandswechsel in der Halbleiterspeichervorrichtung von 1 zeigt;
  • 3 eine Tabelle ist, die die Zustände einer internen Energiezufuhr und einer Auffrischoperation während eines Niedrigenergiemodus zeigt;
  • 4 ein schematisches Blockdiagramm eines Mobiltelefons ist, das die Halbleiterspeichervorrichtung von 1 enthält;
  • 5 ein Diagramm ist, das die Operation des Mobiltelefons von 4 zeigt;
  • 6 ein Wellenformdiagramm ist, das den Wechsel von Modi in der Halbleiterspeichervorrichtung von 1 darstellt;
  • 7 ein Wellenformdiagramm ist, das einen Moduseinstellzyklus der Halbleiterspeichervorrichtung von 1 darstellt;
  • 8 eine Tabelle mit Befehlen ist, die für die Halbleitersbeichervorrichtuna von 1 vorgesehen sind;
  • 9 ein Wellenformdiagramm ist, das den Moduseinstellzyklus der Halbleiterspeichervorrichtung von 1 darstellt;
  • 10A bis 10C Tabellen mit Moduseinstelladreßcodes sind;
  • 11A ein schematisches Schaltungsdiagramm einer Eintrittssteuerschaltung der Halbleiterspeichervorrichtung von 1 ist und 11B ein schematisches Schaltungsdiagramm einer Impulserzeugungsschaltung der Eintrittssteuerschaltung ist;
  • 12 ein schematisches Schaltungsdiagramm einer Modusverriegelungsschaltung der Halbleiterspeichervorrichtung von 1 ist;
  • 13 ein schematisches Schaltungsdiagramm einer Niedrigenergiemodusbestimmungsschaltung der Halbleiterspeichervorrichtung von 1 ist;
  • 14 ein schematisches Schaltungsdiagramm einer Auffrischsteuerschaltung der Halbleiterspeichervorrichtung von 1 ist;
  • 15A und 15B Diagramme sind, die die Wellenformen der Eintrittssteuerschaltung von 11A zeigen;
  • 16 ein Diagramm ist, das die Wellenform der Eintrittssteuerschaltung von 11A zeigt;
  • 17A und 17B Diagramme sind, die die Wellenformen einer Erzeugungsschaltung eines synthetischen Eintrittssignals der Modusverriegelungsschaltung von 12 zeigen;
  • 18 ein Diagramm ist, das die Wellenform eines Moduseinstelladreßpuffers der Modusverriegelungsschaltung von 12 zeigt;
  • 19 ein Diagramm ist, das die Wellenform eines Moduseinstelladreßpuffers der Modusverriegelungsschaltung von 12 zeigt;
  • 20 ein Diagramm ist, das die Wellenform eines Moduseinstelldecodierers der Modusverriegelungsschaltung von 12 zeigt;
  • 21 ein Diagramm ist, das die Wellenform der Niedrigenergiemodusbestimmungsschaltung von 13 zeigt;
  • 22 ein Diagramm ist, das die Wellenform der Auffrischsteuerschaltung von 14 zeigt;
  • 23 ein Diagramm ist, das die Wellenform der Auffrischsteuerschaltung von 14 zeigt;
  • 24 ein schematisches Schaltungsdiagramm einer Adreß-Scramble-Schaltung ist;
  • 25 ein Diagramm ist, das ein Adreß-Scrambeln zeigt; und
  • 26 ein schematisches Blockdiagramm eines Speicherarrays ist.
  • In den Zeichnungen werden durchgehend gleiche Bezugszeichen für gleiche Elemente verwendet.
  • Unter Bezugnahme auf 1 bis 23 wird nun eine Halbleiterspeichervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung beschrieben.
  • Die Halbleiterspeichervorrichtung der bevorzugten Ausführungsform ist ein DRAM, der mit einer SRAM-Schnittstelle versehen ist. Der DRAM enthält einen Speicherkern, der dynamische Speicherzellen zum Speichern von Informationen hat, eine Reihendecodierer, einen Spaltendecodierer und einen Leseverstärker. Der DRAM ist ein asynchroner Speicher, der keine Signale oder Befehle erfordert, die einer Schnittstelle zuzuführen sind, die mit einer externen Vorrichtung verbunden ist, um Speicherzellen aufzufrischen. Ferner ist der DRAM mit einer Selbstauffrischfunktion versehen, die die Informationen von Speicherzellen während eines normalen Operationsmodus hält. Daher ersetzt der DRAM einen SRAM ohne zusätzliche Schaltung zum Ausführen des Auffrischens.
  • 2 ist ein Diagramm, das den Wechsel von Zuständen in der Halbleiterspeichervorrichtung (DRAM) der bevorzugten Ausführungsform zeigt. Der DRAM arbeitet in einem normalen Operationsmodus, während dessen normale Lese- und Schreiboperationen ausgeführt werden, und in einem Niedrigenergiemodus, während dessen der Energieverbrauch niedrig it. Während des Niedrigenergiemodus wird einer von den Modi mit niedrigem Energieverbrauch selektiert, die einen Sleep-Modus, einen Auffrischstoppmodus (Nap-Modus) und einen partiellen Selbstauffrischmodus (S-Ref-Modus) enthalten. Die Steuerung einer vorrichtungsinternen Energiezufuhr und die Steuerung der Speicherkernauffrischung werden kombiniert, um jeden der Energieverbrauchsmodi einzustellen.
  • Wenn die Energie eingeschaltet wird, tritt der DRAM in einen der Niedrigenergiemodi (in der bevorzugten Ausführungsform in den Sleep-Modus) ausgehend von einem Kaltstartzustand (CST) ein und wechselt dann in einen Bereitschaftsmodus (STB) des normalen Operationsmodus. Der Niedrigenergiemodus, in den der DRAM ausgehend von dem Kaltstartzustand eintritt, kann der Nap-Modus oder der S-Ref-Modus sein. Der DRAM hat eine Selbstauffrischfunktion, die während des normalen Operationsmodus Daten in jeder Speicherzellensektion automatisch hält.
  • Wenn ein Lesebefehl oder ein Schreibbefehl während des Bereitschaftsmodus vorgesehen wird, wechselt der DRAM in einen Lesemodus (RD) oder einen Schreibmodus (WR) und führt eine Leseoperation oder eine Schreiboperation aus. Nach dem Ausführen der Leseoperation oder der Schreiboperation tritt der DRAM in einen Bereitschaftsmodus oder einen Ausgabesperrmodus (OD) auf der Basis des empfangenen Befehls ein, oder er geht von dem Ausgabesperrmodus zu dem Bereitschaftsmodus über. Der DRAM kann auch von dem Lesemodus in den Schreibmodus auf der Basis des empfangenen Befehls wechseln (Lese- nach Schreibbefehl).
  • Wenn ein Programmbefehl während des Bereitschaftsmodus vorgesehen wird, wechselt der DRAM in einen ersten Programmodus (PRO). Wenn der DRAM während des Bereitschaftsmodus ferner ein Programmodussignal /PE detektiert, wechselt der DRAM in einen zweiten Programmodus (PE). In den ersten und zweiten Programmodi selektiert der DRAM einen der Modi mit niedrigem Energieverbrauch des Niedrigenergiemodus auf der Basis eines Einstellcodes, der von einer externen Vorrichtung vorgesehen wird, und stellt den selektierten Modus mit niedrigem Energieverbrauch auf der Basis eines spezifischen Einstellcodes ein. Nachdem die Einstellung vollendet ist, wechselt der DRAM automatisch in den Bereitschaftsmodus.
  • Wenn der DRAM während des Bereitschaftsmodus ein Chipfreigabesignal CE2 detektiert, tritt der DRAM sofort in den selektierten Modus mit niedrigem Energieverbrauch ein. Die Energieverbrauchsmenge und die Wartezeit, die für den Wechsel von dem Niedrigenergiemodus in den normalen Operationsmodus erforderlich ist, sind in jedem der Modi mit niedrigem Energieverbrauch verschieden. Daher kann ein Nutzer den gewünschten Energieverbrauch selektieren, indem er einen von den Modi mit niedrigem Energieverbrauch selektiert. Weiterhin wird der Modus mit niedrigem Energieverbrauch zuvor während des normalen Operationsmodus (Programmodus) eingestellt. Daher wechselt der DRAM innerhalb einer kurzen Zeitperiode ab der Veränderung des Chipfreigabesignals CE2 von dem normalen Operationsmodus in den Modus mit niedrigem Energieverbrauch.
  • 3 ist eine Tabelle, die die interne Energiezufuhr und die Auffrischoperation zeigt, die gemäß dem Modus eingestellt werden. Der DRAM schaltet die internen Energiezufuhrschaltungen und die Auffrischoperation gemäß jedem Modus mit niedrigem Energieverbrauch um.
  • Wenn das Chipfreigabesignal CE2, das für einen Modusanschluß des DRAM vorgesehen ist, H ist, arbeitet der DRAM in dem normalen Operationsmodus. In dem normalen Operationsmodus aktiviert der DRAM alle internen Energiezufuhrschaltungen, von denen jede während eines zugeordneten Modus mit niedrigem Energieverbrauch aktiviert wird, und führt eine Selbstauffrischung der Speicherzellen von jeder Speichersektion in dem Speicherkern aus.
  • Der DRAM enthält zum Beispiel fünf interne Energiezufuhrschaltungen. Die erste interne Energiezufuhrschaltung liefert Energie für den Speicherkern. Die zweite interne Energiezufuhrschaltung liefert Energie für die peripheren Schaltungen, die den Speicherkern antreiben. Die dritte interne Energiezufuhrschaltung liefert Energie für eine externe Vorrichtung und eine Schnittstelle. Die vierte interne Energiezufuhrschaltung liefert Energie für eine Schaltung zum Bestimmen des Modus zum Beispiel während des Niedrigenergiemodus. Die fünfte interne Energiezufuhrschaltung versieht das Substrat mit einem negativen Potential oder einem Step-up-Potential.
  • Wenn das Chipfreigabesignal CE2, das für den Modusanschluß des DRAM vorgesehen ist, L wird, tritt der DRAM in einen der Modi mit niedrigem Energieverbrauch ein. Der DRAM deaktiviert die ersten, zweiten und fünften internen Ener giezufuhrschaltungen während des Sleep-Modus und aktiviert diese Schaltungen während des Nap-Modus oder des S-Ref-Modus. Der DRAM stoppt die Auffrischoperation während des Sleep-Modus und des Nap-Modus und führt eine selektive Auffrischoperation auf der Basis eines vorbestimmten Programms aus, wenn er im S-Ref-Modus ist.
  • Während des Sleep-Modus deaktiviert der DRAM einige von den internen Energiezufuhrschaltungen und stoppt die Auffrischoperation, um den Energieverbrauch weiter zu verringern. Wenn der DRAM von dem Sleep-Modus in den normalen Operationsmodus wechselt, ist jedoch eine erste Wartezeit erforderlich, bis das Lesen und Schreiben von Daten in dem Speicherkern freigegeben ist, und ist eine zweite Wartezeit erforderlich, um Daten in die Speicherzellen zu schreiben. Die erste Wartezeit ist die Zeit ab der Aktivierung der internen Energiezufuhrschaltungen bis zum Versehen des Speicherkerns mit einer internen Energiezufuhr, die eine vorbestimmte Spannung hat.
  • In dem Nap-Modus stoppt der DRAM die Auffrischoperation und verringert den Energieverbrauch. In diesem Fall ist die erste Wartezeit nicht erforderlich, da die internen Energiezufuhrschaltungen aktiviert sind. Daher ist nur die zweite Wartezeit erforderlich, bis die Operation des DRAM freigegeben ist.
  • In dem S-Ref-Modus führt der DRAM die Selbstauffrischoperation nur in vorbestimmten Speichersektionen aus. Somit wird der Energieverbrauch im Vergleich zum Auffrischen von jeder Speichersektion verringert. In diesem Fall speichert der DRAM Daten auf der Basis eines vorbestimmten Programms in den Speichersektionen, die während des Niedrigenergie modus einem Selbstauffrischen zu unterziehen sind. Daher wird die Zeit zum Zugreifen auf den DRAM verkürzt.
  • Nun wird der DRAM 10 der bevorzugten Ausführungsform unter Bezugnahme auf 1 erläutert, die nur die Schaltungen zeigt, die den Niedrigenergiemodus des DRAM 10 betreffen.
  • Der DRAM 10 enthält einen Befehlsdecodierer 11, eine Eintrittsschaltung des externen Signals 12, eine Eintrittssteuerschaltung 13, einen Moduseinstelladreßpuffer 14, eine Modusverriegelungsschaltung 15, einen Puffer 16, eine Niedrigenergiemodusbestimmungsschaltung 17, eine Auffrischoperationsbestimmungsschaltung 18, einen Selbstauffrischoszillator 19, eine Auffrischsteuerschaltung 20, eine Reihensteuerschaltung 21, eine interne Energiezufuhrschaltung 22 und einen DRAM-Kern 23.
  • Der DRAM-Kern 23 enthält ein Speicherzellenarray, eine Spaltensteuerschaltung und eine Eingangs-/Ausgangs-(E/A)-Schaltung. Das Speicherzellenarray hat eine Vielzahl von Speicherzellen 23a, die matrixartig an Schnittpunkten zwischen Wortleitungen und Bitleitungen angeordnet sind. Die Spaltensteuerschaltung selektiert Bitleitungen, und die E/A-Schaltung gibt den Speicherzellen Daten ein und gibt Daten von ihnen aus.
  • Eine externe Vorrichtung beliefert den Befehlsdecodierer 11 mit einem ersten Chipfreigabesignal /CE1, einem Schreibfreigabesignal /WE, einem Ausgangsfreigabesignal/OE, einem Bitsignal höherer Ordnung /UB und einem Bitsignal niedrigerer Ordnung /LB. Der "/" vor einem alphabetischen Zeichen gibt an, daß das Signal eine negative Logik hat.
  • Das erste Chipfreigabesignal /CE1 wird während der Leseoperation oder der Schreiboperation L und aktiviert den DRAM 10. Das Schreibfreigabesignal /WE wird während der Schreiboperation L und gibt das Schreiben von Daten frei. Das Ausgangsfreigabesignal /OE wird während der Leseoperation L und gibt den Ausgang von Daten frei. Die Bitsignale höherer und niedrigerer Ordnung /UB, /LB sind Signale zum Maskieren von Eingangs-/Ausgangsdaten.
  • Der Befehlsdecodierer 11 decodiert diese Signale und erzeugt verschiedene Typen von Befehlen. Wenn ein Befehl zum Ausführen einer normalen Operation (Lese-/Schreiboperation) erzeugt wird, erzeugt der Befehlsdecodierer 11 ein entsprechendes Lese-/Schreibsignal RD/WR. Der Befehlsdecodierer 11 sieht das Lese-/Schreibsignal RD/WR für die Reihensteuerschaltung 21 und die Eintrittssteuerschaltung 13 vor.
  • Wenn ein Befehl zum Einstellen des Niedrigenergiemodus erzeugt wird, erzeugt der Befehlsdecodierer 11 ein entsprechendes erstes Programmodussignal Pro und führt das erste Programmodussignal Pro der Eintrittssteuerschaltung 13 zu. Das erste Programmodussignal Pro wird verwendet, um den Eintrittsmodus des DRAM 10 auf der Basis des externen Befehls einzustellen.
  • Die Kombination der Signale /CE1, /WE, /OE, /UB, /LB, durch die Operationen gesperrt werden oder die keine Bedeutung für normale Operationen hat (illegales Muster), wird als Befehl zum Einstellen des Niedrigenergiemodus verwendet. Ein Befehl, der aus solch einer Kombination gebildet ist, wird als illegaler Befehl bezeichnet.
  • Wenn das erste Chipfreigabesignal /CE1 die normale Operation sperrt, verstärkt die Eintrittsschaltung des externen Signals 12 ein zweites Programmodussignal /PE, das von einer externen Vorrichtung vorgesehen wird, und führt das verstärkte zweite Programmodussignal /PE der Eintrittssteuer schaltung 13 zu. Genauer gesagt, wenn das erste Chipfreigabesignal /CE1 H ist, führt die Eintrittsschaltung des externen Signals 12 das zweite Programmodussignal /PE der Eintrittssteuerschaltung 13 zu. Das zweite Programmodussignal /PE wird verwendet, um einen Eintrittsmodus des DRAM 10 auf der Basis des externen Signals einzustellen.
  • Der DRAM 10 wechselt in einem Moduseinstellzyklus, der durch einen externen Befehl bestimmt wird, von dem normalen Operationsmodus in einen der Modi mit niedrigem Energieverbrauch des Niedrigenergiemodus.
  • Auf der Basis des ersten Programmodussignals Pro und des Lese-/Schreibsignals RD/WR erzeugt die Eintrittssteuerschaltung 13 ein erstes Adreßfreigabesignal proaddz und ein erstes Eintrittssignal proentz. Die Eintrittssteuerschaltung 13 führt dann das erste Adreßfreigabesignal proaddz und das erste Eintrittssignal proentz dem Moduseinstelladreßpuffer 14 und der Modusverriegelungsschaltung 15 zu.
  • Genauer gesagt, die Eintrittssteuerschaltung 13 zählt die Anzahl der Male, wie oft das erste Programmodussignal Pro eingegeben wird, und erzeugt das erste Adreßfreigabesignal proadzz und das erste Eintrittssignal proentz, wenn der Zählwert einen vorbestimmten Wert erreicht. Wenn das Lese-/Schreibsignal RD/WD vorgesehen wird, bevor der Zählwert den vorbestimmten Wert erreicht, löscht die Eintrittssteuerschaltung 13 den Zählwert. Daher erzeugt die Eintrittssteuerschaltung 13 das erste Adreßfreigabesignal proaddz und das erste Eintrittssignal proentz, wenn das erste Programmodussignal Pro konsekutiv vorbestimmte Male vorgesehen wird (d. h., wenn der Befehlsdecodierer 11 konsekutiv einen illegalen Befehl vorbestimmte Male empfängt). Die Eintritts steuerschaltung 13 verhindert einen fälschlichen Eintritt in einen Programmodus aufgrund von Rauschen oder dergleichen.
  • Das erste Programmodussignal Pro kann erzeugt werden, wenn der Befehlsdecodierer 11 konsekutiv einen illegalen Befehl vorbestimmte Male empfängt. In diesem Fall erzeugt die Eintrittssteuerschaltung 13 das erste Adreßfreigabesignal proaddz und das erste Eintrittssignal proentz auf der Basis des Programmodussignals Pro.
  • Die Eintrittssteuerschaltung 13 erzeugt ein zweites Adreßfreigabesignal peaddz und ein zweites Eintrittssignal peentz auf der Basis des zweiten Programmodussignals /PE und führt das zweite Adreßfreigabesignal peaddz und das zweite Eintrittssignal peentz dem Moduseinstelladreßpuffer 14 und der Modusverriegelungsschaltung 15 zu.
  • Genauer gesagt, die Eintrittssteuerschaltung 13 detektiert, ob sich das zweite Programmodussignal /PE gemäß einem vorbestimmten Muster verschoben hat, und erzeugt das Adreßfreigabesignal peaddz und das zweite Eintrittssignal peentz, wenn solch eine Verschiebung detektiert worden ist. In der bevorzugten Ausführungsform ist das zweite Programmodussignal /PE normalerweise auf H. Wenn das zweite Programmodussignal /PE von H auf L und dann auf H wechselt, werden das zweite Adreßfreigabesignal peaddz und das zweite Eintrittssignal peentz erzeugt. Die Eintrittssteuerschaltung 13 gibt den Eintritt in den Programmodus durch ein externes Eingangssignal frei.
  • Daher tritt der DRAM 10 auf der Basis eines externen Befehls oder eines externen Signals von einem externen Anschluß 101 in die Programmodi PRO, PE ein. Solch ein Eintritt ermöglicht es, daß den Bedürfnissen des Nutzers entsprochen wird.
  • Der Moduseinstelladreßpuffer 14 empfängt ein Adreßsignal ADD von einer externen Vorrichtung und führt ein Adreßsignal A<0:3>, das aus den Bits des Adreßsignals ADD gebildet ist, die für die Moduseinstellung erforderlich sind (in diesem Fall vier Bits), der Modusverriegelungsschaltung 15 als Antwort auf erste und zweite Adreßfreigabesignale proaddz, peaddz zu. Der Code A<0:3> verkörpert die Bits A0 bis A3 des Adreßsignals ADD.
  • Die Modusverriegelungsschaltung 15 verriegelt das Adreßsignal A<0:3> auf der Basis der ersten und zweiten Adreßfreigabesignale proaddz, peaddz und der ersten und zweiten Eintrittssignale proentz, peentz und führt ein Auffrischadreßsignal paz<0:3> der Auffrischsteuerschaltung 20 zu. Das Auffrischadreßsignal paz<0:3> enthält Informationen über die Speichersektionen, die während des S-Ref-Modus einem selektiven Auffrischen unterzogen werden sollen.
  • Ferner decodiert die Modusverriegelungsschaltung 15 das Auffrischadreßsignal paz<0:3> und erzeugt ein Auffrischstoppmodussignal (Nap-Modus-Signal) napz, ein Selektivauffrischmodussignal (S-Ref-Modus-Signal) srefz und ein Sleep-Modus-Signal sleepz.
  • Genauer gesagt, die Modusverriegelungsschaltung 15 verriegelt das Adreßsignal A<0:3> als Code als Antwort auf die ersten und zweiten Adreßfreigabesignale proaddz, peaddz. Der Code enthält Informationen über den Eintrittsmodus und Informationen zum Einstellen der Operation des Eintrittsmodus (Speichersektionsselektionsinformationen während des Selektivauffrischmodus).
  • In der bevorzugten Ausführungsform sind Adreßsignale A0, A1 Modusselektionsinformationen, und Adreßsignale A2, A3 sind Speichersektionsselektionsinformationen. Daher teilt in dem S-Ref-Modus der DRAM 10 den DRAM-Kern 23 in vier Speichersektionen und frischt selektiv eine der Speichersektionen auf der Basis der Adreßsignale A2, A3 auf.
  • Die Modusverriegelungsschaltung 15 bewirkt, daß eines von dem Nap-Modus-Signal napz, dem S-Ref-Modus-Signal srefz und dem Sleep-Modus-Signal sleepz auf der Basis des verriegelten Codes (Modusselektionsinformationen) H wird.
  • Die Modusverriegelungsschaltung 15 führt das Nap-Modus-Signal napz und das S-Ref-Modus-Signal srefz der Auffrischsteuerschaltung 20 zu und führt das Sleep-Modus-Signal sleepz der internen Energiezufuhrschaltung 22 zu.
  • Der Puffer 16 verstärkt ein zweites Chipfreigabesignal CE2, das von einer externen Vorrichtung empfangen wird, und führt das verstärkte zweite Chipfreigabesignal CE2 der Niedrigenergiemodusbestimmungsschaltung 17 zu. Das zweite Chipfreigabesignal CE2 wird für den Wechsel zwischen dem normalen Operationsmodus und dem Niedrigenergiemodus verwendet. Die Niedrigenergiemodusbestimmungsschaltung 17 empfängt auch ein Auffrischaufforderungssignal psrtz, das von der Auffrischoperationsbestimmungsschaltung 18 ausgegeben wird.
  • Die Auffrischoperationsbestimmungsschaltung 18 erzeugt das Auffrischaufforderungssignal psrtz auf der Basis eines Taktsignals CLK, das von dem Selbstauffrischoszillator 19 ausgegeben wird. Der Selbstauffrischoszillator 19 erzeugt ein Taktsignal CLK mit einer vorbestimmten Frequenz und führt das Taktsignal CLK der Auffrischoperationsbestimmungsschaltung 18 zu. Die Auffrischoperationsbestimmungsschaltung 18 teilt oder zählt das Taktsignal CLK und erzeugt das Auffrisch-(REF)-Aufforderungssignal psrtz, das einen vorbestimmten Zyklus hat. Das Auffrischaufforderungssignal psrtz hat einen Zyklus entsprechend der Zeit, die benötigt wird, um die Informationen von allen Speicherzellen in dem DRAM-Kern 23 aufzufrischen. Die Auffrischoperationsbestimmungsschaltung 18 führt das Auffrischaufforderungssignal psrtz der Niedrigenergiemodusbestimmungsschaltung 17 und der Auffrischsteuerschaltung 20 zu.
  • In dem S-Ref-Modus kann das Auffrischaufforderungssignal gemäß der Informationshaltecharakteristik der Speicherzellensektion, in der ein selektives Auffrischen auszuführen ist, verändert werden. Ferner kann das Auffrischaufforderungssignal während des Adreß-Scrambelns, das später beschrieben ist, genauso verändert werden.
  • Die Niedrigenergiemodusbestimmungsschaltung 17 bestimmt den Modus auf der Basis des zweiten Chip-Freigabesignals CE2 und verschiebt ein Niedrigenergie-(PD)-Modus-Signal pdmodez auf einen Pegel entsprechend dem Bestimmungsmodus synchron mit dem Auffrischaufforderungssignal psrtz. Beim Übergang von dem normalen Operationsmodus zu dem Niedrigenergiemodus (wenn das zweite Chipfreigabesignal CE2 L wird), bewirkt die Niedrigenergiemodusbestimmungsschaltung 17 zum Beispiel, daß das PD-Modus-Signal pdmodez H wird, und zwar synchron damit, wenn das Auffrischaufforderungssignal psrtz L wird. Beim Übergang von dem Niedrigenergiemodus zu dem normalen Operationsmodus bewirkt die Niedrigenergiemodusbestimmungsschaltung 17, daß das PD-Modus-Signal pdmodez L wird, und zwar synchron damit, wenn das Auffrischaufforderungssignal psrtz L wird. Durch derartiges Erzeugen des PD-Modus-Signals wird verhindert, daß die Selbstauffrischoperation, die gerade ausgeführt wird, gestoppt wird und dadurch die Informationen der Speicherzellen beschädigt werden, auch wenn das Auffrischaufforderungssignal psrtz, das zu einer externen Vorrichtung asynchron ist, in dem DRAM 10 erzeugt wird.
  • Im normalen Operationsmodus erzeugt die Auffrischsteuerschaltung 20 ein Auffrischsignal srtz, dessen Impulse im wesentlichen dieselben wie beim Auffrischaufforderungssignal psrtz sind, als Antwort auf das Niedrigenergiemodussignal pdmodez.
  • Die Reihensteuerschaltung 21 aktiviert eine Wortleitung des DRAM-Kerns 23, die durch einen Auffrischadreßzähler (nicht gezeigt) selektiert wird, als Antwort auf das Auffrischsignal srtz, das von der Auffrischsteuerschaltung 20 vorgesehen wird. Auf diese Weise werden die Informationen der Speicherzelle aufgefrischt, die mit der aktivierten Wortleitung verbunden ist.
  • In dem Niedrigenergiemodus erzeugt die Auffrischsteuerschaltung 20 das Auffrischsignal srtz gemäß dem Auffrischaufforderungssignal psrtz auf der Basis des Nap-Modus-Signals napz, des S-Ref-Modus-Signals srefz und des Auffrischadreßsignals paz<0:3> als Antwort auf das Niedrigenergiemodussignal pdmodez.
  • Genauer gesagt, die Auffrischsteuerschaltung 20 bewirkt, daß das Auffrischsignal srtz L wird, wenn das Nap-Modus-Signal napz H ist. Die Reihensteuerschaltung 21 aktiviert keine Wortleitungen als Antwort auf das niedrige Auffrischsignal srtz. Daher wird in dem Nap-Modus, bei dem das Nap-Modus-Signal napz H ist, das Auffrischen des DRAM-Kerns 23 gestoppt.
  • Wenn das S-Ref-Modus-Signal srefz H ist, erzeugt die Auffrischsteuerschaltung 20 das Auffrischsignal srtz, das Impulse hat, auf der Basis der Speichersektionsinformationen des Auffrischadreßsignals paz<0:3>. Genauer gesagt, wenn die Ausgabe des Auffrischadreßzählers (d. h., die Adresse des DRAM-Kerns 23) mit den Sektionsinformationen (den Adreßsi gnalen A2, A3) des Auffrischadreßsignals paz<0:3> übereinstimmt, erzeugt die Auffrischsteuerschaltung 20 das Auffrischsignal srtz, dessen Impulse im wesentlichen dieselben wie die Auffrischaufforderungssignale psrtz sind. Die Reihensteuerschaltung 21 aktiviert Wortleitungen als Antwort auf das Auffrischsignal srtz. Dadurch werden die Speicherzellen der Speichersektionen aufgefrischt, die durch die Speichersektionsinformationen (Adreßsignale A2, A3) bezeichnet werden.
  • Die interne Energiezufuhrschaltung 22 steuert die Energiezufuhr zu Schaltungen, die den DRAM-Kern 23 enthalten. Die interne Energiezufuhrschaltung 22 wird aktiviert und deaktiviert, als Antwort auf das Sleep-Modus-Signal sleepz, das von der Modusverriegelungsschaltung 15 empfangen wird. Die aktivierte interne Energiezufuhrschaltung 22 erzeugt eine interne Spannung, die Schaltungen zugeführt wird, die den DRAM-Kern 23 enthalten. Die deaktivierte interne Energiezufuhrschaltung 22 stoppt das Erzeugen der internen Spannung.
  • Zusätzlich zu der internen Energiezufuhrschaltung 22, die durch das Sleep-Modus-Signal sleepz gesteuert wird, enthält der DRAM 10 eine interne Energiezufuhrschaltung, die nicht durch das Sleep-Modus-Signal sleepz gesteuert wird.
  • 4 ist ein schematisches Blockdiagramm eines Mobiltelefons 30, das den DRAM 10 enthält. Das Mobiltelefon 30 enthält eine CPU 31 und eine MCP 32, die jeweils auf einem Halbleiterschaltungssubstrat angeordnet sind. Die MCP 32 enthält den DRAM 10 und einen Flash-Speicher 33. Die MCP ist eine Multichippackung, die aus einer Vielzahl von Chips mit verschiedenen Funktionen wie etwa einem DRAM und einem Flash-Speicher gebildet ist.
  • Die CPU 31 steuert das Schreiben von Daten in den DRAM 10 und den Flash-Speicher 33 und das Lesen von Daten aus denselben. Der DRAM 10 wird als Arbeitsspeicher verwendet, und der Flash-Speicher 33 wird als Sicherungsspeicher verwendet, wenn die Energie des Mobiltelefons 30 ausgeschaltet wird oder wenn das Mobiltelefon 30 in dem Bereitschaftsmodus ist.
  • 5 ist ein Diagramm, das die Operation des Mobiltelefons 30 zeigt.
  • Die CPU 31 überträgt die erforderlichen Daten von dem DRAM 10 zu dem Flash-Speicher 33, wenn die Energie des Mobiltelefons 30 ausgeschaltet wird.
  • Das Mobiltelefon 30 tritt in den Bereitschaftsmodus ein, wenn die Energie eingeschaltet wird. In diesem Zustand versetzt die CPU 31 den DRAM 10 in einen der Modi mit niedrigem Energieverbrauch. Wenn der DRAM 10 in dem Sleep-Modus ist, ist die durch den DRAM 10 verbrauchte Energie im wesentlichen dieselbe wie die Energie, die durch den Flash-Speicher 33 im Bereitschaftsmodus verbraucht wird. Die erforderlichen Daten werden in dem Flash-Speicher 33 gespeichert.
  • Wenn das Mobiltelefon 30 anschließend von dem Bereitschaftsmodus zu einem Gesprächsmodus übergeht, bewirkt die CPU 31, daß das Chipfreigabesignal CE2 H wird. Nachdem der DRAM 10 in den Bereitschaftsmodus eintritt (2), überträgt die CPU 31 die in dem Flash-Speicher 33 gespeicherten Daten. Das Gespräch enthält das Übertragen von Daten.
  • Wenn ein Wechsel von dem Gesprächsmodus zu dem Bereitschaftsmodus erfolgt, sichert die CPU 31 die erforderlichen Daten des DRAM 10 in dem Flash-Speicher 33. Dann bewirkt die CPU 31, daß das Chipfreigabesignal CE2 L wird, und sie versetzt den DRAM 10 in den Niedrigenergiemodus. Wenn der Niedrigenergiemodus auf den Sleep-Modus oder den Nap-Modus eingestellt wird, führt der DRAM 10 die Auffrischoperation nicht aus. Somit werden alle Daten in dem DRAM 10 gelöscht. Wenn der Niedrigenergiemodus auf den S-Ref-Modus eingestellt wird, wird die Auffrischoperation an den selektierten Speichersektionen ausgeführt. Somit hält der DRAM 10 nötige Daten und löscht unnötige Daten. Dadurch wird der Energieverbrauch im Bereitschaftsmodus des Mobiltelefons 30 verringert.
  • Wenn das Mobiltelefon 30 von dem Bereitschaftsmodus zu dem Gesprächsmodus übergeht, bewirkt die CPU 31, daß das Chipfreigabesignal CE2 H wird. Als Resultat tritt der DRAM 10 in den Bereitschaftsmodus ein. Wenn in diesem Zustand der DRAM 10 von dem Sleep-Modus zu dem normalen Operationsmodus übergeht, aktiviert der DRAM 10 die interne Energiezufuhrschaltung 22 und startet die Energiezufuhr zu dem DRAM-Kern 23 neu. Nach Ablauf der Zeit t1 ab Beginn der Energiezufuhr überträgt die CPU 31 die in dem Flash-Speicher 33 gespeicherten Daten zu dem DRAM 10. Die Zeit t2 wird zur Datenübertragung benötigt. Demnach ist die Zeit t1 + t2 erforderlich, um ein Gespräch im Sleep-Modus zu ermöglichen. In diesem Fall ist jedoch die interne Energiezufuhrschaltung 22 im Sleep-Modus deaktiviert. Daher ist der Energieverbrauchsverringerungseffekt hoch.
  • Wenn der DRAM 10 von dem Nap-Modus zu dem normalen Operationsmodus übergeht, ist die interne Energiezufuhrschaltung 22 bereits aktiviert worden. Daher überträgt die CPU 31 die in dem Flash-Speicher 33 gespeicherten Daten sofort zu dem DRAM 10. Die Zeit t2 wird zur Datenübertragung benötigt. Demnach ist der Energieverbrauch in dem Nap-Modus kleiner als wenn alle Daten in dem DRAM 10 gehalten werden. Da die Zeit t1 nicht benötigt wird, wird die Leistung des Mobiltelefons im Vergleich zum Sleep-Modus verbessert.
  • Wenn der DRAM 10 von dem S-Ref-Modus zu dem normalen Operationsmodus übergeht, werden nur die nötigen Daten in dem DRAM 10 gehalten. Daher wird das Gespräch sofort freigegeben. Demnach bleibt in dem S-Ref-Modus die Leistung des Mobiltelefons 30 im wesentlichen dieselbe, da die Wartezeit zwischen dem Bereitschaftsmodus und dem Gesprächsmodus null (oder im wesentlichen null) ist. Durch das Selektieren des zweckmäßigen Modus mit niedrigem Energieverbrauch werden daher der Energieverbrauchsverringerungseffekt und die Leistung des Mobiltelefons 30 verbessert.
  • Anstelle der CPU 31 kann ein exklusiver Speichercontroller zum Steuern des DRAM 10 und des Flash-Speichers 33 verwendet werden. Ferner ist die Übertragung von Daten nicht darauf begrenzt, wenn ein Wechsel zwischen den Bereitschafts- und Gesprächsmodi erfolgt, und sie kann bei Bedarf während eines Gesprächs ausgeführt werden. Des weiteren kann ein SRAM als Datensicherungsspeicher anstelle des Flash-Speichers 33 verwendet werden. Weiterhin können im Bereitschaftsmodus Daten in einem Server einer lokalen Basis oder dergleichen des Mobiltelefons 30 gesichert werden.
  • 6 ist ein Wellenformdiagramm, das den Moduswechsel zeigt.
  • Der DRAM 10 steuert den Wechsel zwischen dem normalen Operationsmodus und dem Niedrigenergiemodus auf der Basis des zweiten Chipfreigabesignals CE2, das für den Modusanschluß vorgesehen ist. Durch das Einstellen des nächsten Niedrigenergiemodus während des normalen Operationsmodus wird die Zeit verringert, die für den Wechsel von dem norma len Operationsmodus zu dem Niedrigenergiemodus benötigt wird.
  • Der DRAM 10 bestimmt den Modus als Antwort auf das Auffrischaufforderungssignal psrtz. Die Bestimmung wird vorgenommen, um ein fälschliches Auffrischen zu verhindern, das verursacht wird, wenn das zweite Chipfreigabesignal CE2 und das Auffrischaufforderungssignal psrtz zueinander asynchron sind. Das heißt, falls der Modus auf den Niedrigenergiemodus umgestellt wird, wenn der DRAM-Kern 23 als Antwort auf das Auffrischaufforderungssignal psrtz während des normalen Operationsmodus gerade aufgefrischt wird, kann das Auffrischen unterbrochen werden und können Informationen gelöscht werden.
  • Der DRAM 10 hält die Moduseinstellinformationen, wenn der Niedrigenergiemodus verlassen wird (Austritt aus dem Niedrigenergiemodus). Indem zuerst der Modus im normalen Operationsmodus eingestellt wird, wird durch das Halten der Moduseinstellinformationen die Mühe des Zurücksetzens des Modus eliminiert. Die Moduseinstellinformationen können während des Austritts aus dem Niedrigenergiemodus automatisch auf einen Standardwert eingestellt werden. In diesem Fall kann der Standardwert variabel sein. Solch eine Einstellung eliminiert die Mühe des Zurücksetzens des Modus auf den Originalmodus, wenn das System den Modus mit niedrigem Energieverbrauch temporär wechselt.
  • 7 ist ein Wellenformdiagramm, das den Moduseinstellzyklus zeigt.
  • Der DRAM 10 empfängt die Daten, die für den Niedrigenergiemodus erforderlich sind, über einen externen Moduseinstellanschluß 101. Durch den Empfang der Informationen auf derartige Weise ist ein sicherer Betrieb während des normalen Operationsmodus garantiert.
  • Genauer gesagt, der DRAM 10 führt keine normale Operation aus, wenn das erste Chipfreigabesignal /CE1 H ist. Der DRAM 10 erfaßt den Adreßcode auf der Basis des Adreßsignals ADD als Antwort auf das zweite Programmodussignal /PE, das dem exklusiven Anschluß 101 zugeführt wird, wenn das erste Chipfreigabesignal /CE1 H ist. Mit anderen Worten, der DRAM 10 aktiviert die Adreßcodeeingangsschaltung, wenn das zweite Programmodussignal /PE L wird, und verriegelt die Adreßcodeinformationen, wenn das zweite Programmodussignal /PE H wird.
  • Der DRAM 10 erfaßt das Adreßsignal ADD auf der Basis des Lesebefehls, wenn das erste Chipfreigabesignal /CE1 L ist.
  • In 7 sind t1 bis t5 Zeitlagenbedingungen mit externer Spezifikation.
  • In der Zeitlage von 7 wird eine Eingangsschaltung (nicht gezeigt), die mit einem externen exklusiven Anschluß verbunden ist, aktiviert, wenn das zweite Programmodussignal /PE L wird. Dadurch wird ein Decodierprozeß des Adreßsignals gestartet. Wenn das zweite Programmodussignal /PE H wird, wird das Decodierresultat bestimmt und wird die Eingangsschaltung deaktiviert. Durch selektives Aktivieren der Eingangsschaltung auf diese Weise wird der Energieverbrauch verringert. In dem Moduseinstellzyklus kann der Logikpegel des zweiten Programmodussignals invertiert sein. Ferner kann der Adreßcode an einem Datenanschluß (DQ) vorgesehen werden.
  • 8 ist eine Tabelle mit Befehlen. Die Befehle C1 bis C6 und C8 bis C10 werden während des normalen Operationsmodus verwendet. Die Befehle C7, C11 haben im normalen Operationsmodus keine Bedeutung. Obwohl der Befehl C7 während der Schreib-(WR)-Operation verwendet wird, sind die Signale /LB, /UB H und werden somit keine Daten eingegeben (d. h., Daten sind maskiert). Der Befehl C11 wird während der Lese-(RD)-Operation verwendet. Daten werden jedoch nicht ausgegeben, weil die Daten durch die Signale /LB, /UB maskiert sind.
  • Durch das Erfassen von Befehlen, die im normalen Operationsmodus nicht verwendet werden (illegaler Befehl), als Informationen, die für den Niedrigenergiemodus benötigt werden, muß auf diese Weise kein exklusiver Anschluß zum Einstellen von Modusinformationen verwendet werden.
  • 9 ist ein Wellenformdiagramm, das einen Moduseinstellzyklus zeigt. 9 zeigt ein Beispiel davon, wenn Informationen, die zur Moduseinstellung erforderlich sind, als Adreßcode durch kontinuierliches Eingeben einer Vielzahl von Befehlen 11 von 8 erfaßt werden.
  • Der DRAM 10 erfaßt das Adreßsignal ADD als Adreßcode als Antwort auf den Befehl C11. Die Erfassung des Adreßcodes wird N-mal wiederholt. Wenn jeder von der Anzahl N der Adreßcodes, die als Antwort auf den ersten Befehl bis zum N-ten Befehl erfaßt werden, übereinstimmt, bestimmt der DRAM 10, daß der Adreßcode gültig ist, und stellt er die Modi ein. Der Modus kann auch eingestellt werden, falls die Übereinstimmung bei N-1 Malen des Befehls C11 bestätigt wird. Ferner kann die Anzahl der Male beim Erfassen des Adreßcodes nach Bedarf verändert werden (in z. B. einmal).
  • 10A bis 10C sind Tabellen mit Moduseinstelladreßcodes. Adreßsignale A0 bis A3 werden als Adreßcode erfaßt, und die Moduseinstellung erfolgt auf der Basis des Adreßcodes.
  • Der DRAM 10 selektiert den Modus mit niedrigem Energieverbrauch auf der Basis der Adreßsignale A0, A1, die als Adreßcode fungieren, und stellt die Operation des Modus auf der Basis der Adreßsignale A2, A3 (z. B. Auffrischblocksektionen in dem S-Ref-Modus) ein.
  • Genauer gesagt, der Nap-Modus wird eingestellt, wenn die Adreßsignale A0, A1 beide L (0) sind. Der S-Ref-Modus wird eingestellt, wenn das Adreßsignal A0 L ist und das Adreßsignal A1 H (1) ist. Der Sleep-Modus wird eingestellt, wenn die Adreßsignale A0, A1 beide H sind. Ferner wird die Blocksektion #00 bezeichnet, wenn die Adreßsignale A2, A3 beide L sind. Die Blocksektion #10 wird bezeichnet, wenn das Adreßsignal A2 L ist und das Adreßsignal A3 H ist. Die Blocksektion #01 wird bezeichnet, wenn das Adreßsignal A2 H ist und das Adreßsignal A3 L ist. Die Blocksektion #11 wird bezeichnet, wenn die Adreßsignale A2, A3 beide H sind.
  • Die Blocksektion muß nicht in vier geteilt werden, sondern kann in zwei oder acht geteilt werden, je nach Bedarf. Ferner kann eine Vielzahl von Speichersektionen gleichzeitig bezeichnet werden. Wenn zum Beispiel eine Hälfte der Speichersektionen aufgefrischt wird, können zwei Ein-Viertel-Speichersektionen bezeichnet werden. Dadurch kann verschiedenen Wünschen entsprochen werden und wird die Leistung des Systems verbessert.
  • Unter Bezugnahme auf 11 bis 23 werden nun die Eintrittssteuerschaltung 13, die Modusverriegelungsschaltung 15, die Niedrigenergiemodusbestimmungsschaltung 17 und die Auffrischsteuerschaltung 20 erläutert.
  • 11A ist ein schematisches Schaltungsdiagramm der Eintrittssteuerschaltung 13. Die Eintrittssteuerschaltung 13 enthält eine erste Eintrittsschaltung 13a und eine zweite Eintrittsschaltung 13b. Die erste Eintrittsschaltung 13a erzeugt das erste Adreßfreigabesignal proaddz und das erste Eintrittssignal proentz auf der Basis des ersten Programmodussignals PRO und des Lese-/Schreibsignals RD/WR. Die zweite Eintrittsschaltung 13b erzeugt das zweite Adreßfreigabesignal peaddz und das zweite Eintrittssignal peentz auf der Basis des zweiten Programmodussignals /PE.
  • Die erste Eintrittsschaltung 13a enthält eine Zählerschaltung 41, eine Impulserzeugungsschaltung 42, Inverterschaltungen 43, 44, 45 und eine NOR-Schaltung 46. Das erste Programmodussignal PRO wird der Zählerschaltung 41 und der Impulserzeugungsschaltung 42 zugeführt.
  • Die Impulserzeugungsschaltung 42 enthält eine Inverterschaltung 47 und eine NAND-Schaltung 48, wie in 11B gezeigt. Das erste Programmodussignal PRO wird der Inverterschaltung 47 und einem ersten Eingangsanschluß der NAND-Schaltung 48 zugeführt. Das Ausgangssignal der Inverterschaltung 47 wird einem zweiten Eingangsanschluß der NAND-Schaltung 48 zugeführt. Die Anzahl der Inverterschaltungen ist nicht begrenzt, solange die Anzahl ungerade ist.
  • Die Impulserzeugungsschaltung 42 erzeugt ein Einzelimpulssignal, das eine vorbestimmte Impulsbreite hat, mit einem L-Pegel als Antwort auf die ansteigende Flanke des ersten Programmodussignals PRO. Die Inverterschaltung 43 empfängt das Impulssignal von der Impulserzeugungsschaltung 42 und versieht die Zählerschaltung 41 mit einem logischen Signal, das die invertierte Version des Impulssignals ist.
  • Die Zählerschaltung 41 enthält vier Flipflop-Schaltungen 41a, 41b, 41c und 41d. Der Ausgangsanschluß von jeder der Flipflop-Schaltungen 41a bis 41c ist mit dem Dateneingangsanschluß der benachbarten Flipflop-Schaltungen 41b–41d verbunden. Dem Dateneingangsanschluß der Flipflop-Schaltung der ersten Stufe 41a wird das erste Programmodussignal PRO zugeführt. Dem Taktanschluß von jeder der Flipflop-Schaltungen 41a–41d wird das Ausgangssignal der Inverterschaltung 43 zugeführt. Der Ausgangsanschluß der Flipflop-Schaltung der dritten Stufe 41c gibt das erste Adreßfreigabesignal proaddz aus, und der Ausgangsanschluß der Flipflop-Schaltung der letzten Stufe (der vierten Stufe) 41d gibt das erste Eintrittssignal proentz aus.
  • Das erste Eintrittssignal proentz wird einem ersten Eingangseinschluß der NOR-Schaltung 46 über die Inverterschaltungen 44, 45 zugeführt. Einem zweiten Eingangsanschluß der NOR-Schaltung 46 wird ein Lese-/Schreibsignal RD/WR zugeführt. Das Ausgangssignal der NOR-Schaltung 46 wird dem Löschanschluß von jeder der Flipflop-Schaltungen 41a–41d zugeführt.
  • Die zweite Eintrittsschaltung 13b enthält Inverterschaltungen 51, 52 und eine Impulserzeugungsschaltung 53. Die Eintrittsschaltung des externen Signals 12 versieht einen externen Anschluß 54 mit dem zweiten Programmodussignal /PE, das ferner für die Inverterschaltung 51 und die Impulserzeugungsschaltung 53 vorgesehen ist.
  • Die Inverterschaltung 51 invertiert das zweite Programmodussignal /PE und erzeugt das zweite Adreßfreigabesignal peaddz. Die Impulserzeugungsschaltung 53 hat dieselbe Struktur wie die Impulserzeugungsschaltung 42 und versieht die Inverterschaltung 52 mit einem Einzelimpulssignal, das eine vorbestimmte Impulsbreite hat, wenn das zweite Programmodussignal /PE H wird. Die Inverterschaltung 52 invertiert das Impulssignal und erzeugt das zweite Eintrittssignal peentz.
  • 15A und 15B sind Diagramme, die die Wellenformen der ersten Eintrittsschaltung 13a der Eintrittssteuerschaltung 13 zeigen, die als Programmoduseinstellschaltung fungiert.
  • Unter Bezugnahme auf 15A bewirkt die erste Eintrittsschaltung 13a, daß das erste Adreßfreigabesignal proaddz im dritten Zyklus H wird und das erste Eintrittssignal proentz im vierten Zyklus H wird. Die erste Eintrittsschaltung 13a setzt das erste Adreßfreigabesignal proaddz und das erste Eintrittssignal proentz gleichzeitig zurück.
  • Unter Bezugnahme auf 15B setzt die erste Eintrittsschaltung 13a den Zählwert zurück, wenn ein Lesebefehl RD (Lese-/Schreibsignal RD/WR) empfangen wird, und hält das erste Freigabesignal proaddz und das erste Eintrittssignal proentz auf einem L-Pegel.
  • 16 ist ein Diagramm, das die Wellenform der zweiten Eintrittsschaltung 13b der Eintrittssteuerschaltung 13 zeigt, die als Programmoduseinstellschaltung fungiert.
  • Die zweite Eintrittsschaltung 13b erzeugt das zweite Adreßfreigabesignal peaddz mit einem H-Pegel, wenn das zweite Programmodussignal /PE L wird. Dann erzeugt die zweite Eintrittsschaltung 13b das zweite Eintrittssignal peentz mit einem H-Pegel, wenn das zweite Programmodussignal /PE H wird.
  • 12 ist ein schematisches Schaltungsdiagramm der Modusverriegelungsschaltung 15. Die Modusverriegelungsschaltung 15 enthält eine Erzeugungsschaltung des synthetischen Eintrittssignals 15a, einen Moduseinstelladreßpuffer 15b, eine Moduseinstelladreßverriegelung 15c und einen Moduseinstelldecodierer 15d.
  • Die Erzeugungsschaltung des synthetischen Eintrittssignals 15a enthält eine NOR-Schaltung 61 und eine Inverterschaltung 62. Die NOR-Schaltung 61 wird mit dem ersten Eintrittssignal proentz und dem zweiten Eintrittssignal peentz versehen. Der Ausgangsanschluß der NOR-Schaltung 61 ist mit dem Eingangsanschluß der Inverterschaltung 62 verbunden. Die Inverterschaltung 62 gibt ein synthetisches Signal entz aus.
  • Unter Bezugnahme auf 17A erzeugt die Erzeugungsschaltung des synthetischen Eintrittssignals 15a das synthetische Signal entz als Antwort auf das erste Eintrittssignal proentz. Ferner erzeugt unter Bezugnahme auf 17B die Erzeugungsschaltung des synthetischen Eintrittssignals 15a das synthetische Signal entz als Antwort auf das zweite Eintrittssignal peentz.
  • Unter erneuter Bezugnahme auf 12 enthält der Moduseinstelladreßpuffer 15b drei NAND-Schaltungen 63, 64, 65. Die erste NAND-Schaltung 63 wird mit dem ersten Adreßfreigabesignal proaddz und dem Adreßsignal A<0:3> versehen, das durch einen externen Anschluß 66 empfangen wird. Die zweite NAND-Schaltung 64 wird mit dem Adreßsignal A<0:3> und dem zweiten Adreßfreigabesignal peaddz versehen. Die Ausgangssignale der ersten und zweiten NAND-Schaltungen 63, 64 sind für die dritte NAND-Schaltung 65 vorgesehen. Die dritte NAND-Schaltung 65 gibt ein Adreßsignal az<0:3> aus. Der Moduseinstelladreßpuffer 15b entspricht dem Moduseinstelladreßpuffer 14 von 1.
  • 18 ist ein Wellenformdiagramm, das die Operation des Moduseinstelladreßpuffers 15b zeigt. Der Adreßpuffer 15b aktiviert die Eingangsschaltung, wenn das zweite Adreßfreigabesignal peaddz H wird, und gibt das Adreßsignal az<0:3> aus. Ferner gibt der Adreßpuffer 15b das Adreßsignal az<0:3> auf dieselbe Weise als Antwort auf das erste Adreßfreigabesignal proaddz aus.
  • Unter erneuter Bezugnahme auf 12 enthält die Moduseinstelladreßverriegelung 15c Flipflop-Schaltungen 67 (in der Zeichnung ist nur eine Flipflop-Schaltung gezeigt), deren Anzahl der Bitanzahl des Adreßsignals az<0:3> entspricht. Die Flipflop-Schaltung 67 hat einen Datenanschluß, dem das Adreßsignal az<0:3> zugeführt wird, einen Taktanschluß, dem das synthetische Signal entz zugeführt wird, und einen Löschanschluß, dem ein Löschsignal pcrz zugeführt wird. Daher verriegelt die Flipflop-Schaltung 67 das Adreßsignal az<0:3> als Antwort auf das synthetische Signal entz und gibt ein Auffrischadreßsignal paz<0:3> aus.
  • 19 ist ein Wellenformdiagramm, das die Operation der Moduseinstelladreßverriegelung 15c zeigt. Die Adreßverriegelung 15c verriegelt das Adreßsignal az<0:3> als Code als Antwort auf das synthetische Signal entz und gibt den verriegelten Code als Auffrischadreßsignal paz<0:3> aus. Die Adreßverriegelung 15c gibt das Auffrischadreßsignal paz<0:3> auf dieselbe Weise als Antwort auf das erste Adreßfreigabesignal proaddz aus.
  • Unter erneuter Bezugnahme auf 12 decodiert der Moduseinstelldecodierer 15d das Auffrischadreßsignal paz<0:3> und gibt das Nap-Modus-Signal napz, das S-Ref-Modus-Signal srefz und das Sleep-Modus-Signal sleepz aus.
  • 20 ist ein Wellenformdiagramm, das die Operation des Moduseinstelldecodierers 15d zeigt. Der Decodierer 15d decodiert das Auffrischadreßsignal paz<0:3>, selektiert eines der Modussignale sleepz, napz, srefz (in 20 das Sleep-Modus-Signal sleepz) und erzeugt das Modussignal mit einem H-Pegel.
  • 13 ist ein schematisches Schaltungsdiagramm der Niedrigenergiemodusbestimmungsschaltung 17. Die Niedrigenergiemodusbestimmungsschaltung 17 enthält eine Impulserzeugungsschaltung 71 und eine Flipflop-Schaltung 72. Die Impulserzeugungsschaltung 71 hat dieselbe Struktur wie die Impulserzeugungsschaltung 42 und erzeugt ein Einzelimpulssignal, das eine vorbestimmte Impulsbreite hat, mit einem H-Pegel als Antwort auf die hintere Flanke des Auffrischaufforderungssignals psrtz.
  • Die Pufferschaltung 16 von 1 beliefert den Dateneingangsanschluß der Flipflop-Schaltung 72 mit dem zweiten Chipfreigabesignal CE2 über einen externen Anschluß 73. Die Flipflop-Schaltung 72 verriegelt das zweite Chipfreigabesignal CE2 als Antwort auf das Impulssignal von der Impulserzeugungsschaltung 71 und erzeugt das Niedrigenergiemodussignal pdmodez.
  • 21 ist ein Wellenformdiagramm, das die Operation der Niedrigenergiemodusbestimmungsschaltung 17 zeigt. Die Niedrigenergiemodusbestimmungsschaltung 17 verriegelt das zweite Chipfreigabesignal CE2, wenn das Auffrischaufforderungssignal psrtz L wird, und erzeugt das Niedrigenergiemodussignal pdmodez.
  • 14 ist ein schematisches Schaltungsdiagramm der Auffrischsteuerschaltung 20. Die Auffrischsteuerschaltung 20 enthält EOR-Schaltungen 81, 82, eine NOR-Schaltung 83, eine NAND-Schaltung 84, Inverterschaltungen 85, 86 und einen Selektor 87. Die EOR-Schaltung 81 wird mit einem Auffrischadreßsignal paz<1> und einem Auffrischadreßzählersignal rfaz<1> versehen, und die EOR-Schaltung 82 wird mit einem Auffrischadreßsignal paz<0> und einem Auffrischadreßzählersignal rfaz<0> versehen. Die zwei Ausgangsanschlüsse der EOR-Schaltungen 81, 82 sind jeweils mit den zwei Eingangsanschlüssen der NOR-Schaltung 83 verbunden. Wenn das Auffrischadreßsignal paz<1> und das Auffrischadreßzählersignal rfaz<1> übereinstimmen, erzeugt die EOR-Schaltung 81 ein Bestimmungssignal mit H-Pegel. Wenn das Auffrischadreßsignal paz<0> und das Auffrischadreßzählersignal rfaz<0> übereinstimmen, erzeugt die EOR-Schaltung 82 ein Bestimmungssignal mit H-Pegel.
  • Der Ausgangsanschluß der NOR-Schaltung 83 ist mit einem ersten Eingangsanschluß der NAND-Schaltung 84 verbunden. Ein zweiter Eingangsanschluß und ein dritter Eingangsanschluß der NAND-Schaltung 84 werden mit dem Auffrischaufforderungssignal psrtz bzw. dem S-Ref-Signal srefz beliefert. Der Ausgangsschluß der NAND-Schaltung 84 ist mit einem Eingangsanschluß B des Selektors 87 über eine Inverterschaltung 85 verbunden. Ein Eingangsanschluß A des Selektors 87 wird mit dem Auffrischaufforderungssignal psrtz versehen. Der Selektor 87 invertiert das Auffrischaufforderungssignal psrtz oder das Ausgangssignal der Inverterschaltung 85 als Antwort auf das Niedrigenergiemodussignal pdmodez, das durch einen Selektionsanschluß empfangen wird. Dann führt der Selektor 87 das invertierte Ausgangssignal der Inverterschaltung 86 zu. Die Inverterschaltung 86 invertiert das invertierte Ausgangssignal weiter und erzeugt das Auffrischsignal srtz.
  • 22 ist ein Wellenformdiagramm, das die Operation der Auffrischsteuerschaltung 20 zeigt. Wenn das zweite Chipfreigabesignal CE2, das für den DRAM 10 vorgesehen ist, H wird, wird das Niedrigenergiemodussignal pdmodez L. Als Antwort auf das niedrige Niedrigenergiemodussignal pdmodez erzeugt die Auffrischsteuerschaltung 20 das Auffrischsignal srtz, das dieselbe Wellenform wie das Auffrischaufforderungssignal psrtz hat. Das Auffrischsignal srtz frischt jede Speicherzelle des DRAM-Kerns 23 auf.
  • Wenn das zweite Chipfreigabesignal CE2, das für den DRAM 10 vorgesehen ist, L wird, wird das Niedrigenergiemodussignal pdmodez H. Falls der Sleep-Modus selektiert wird, erzeugt die Auffrischsteuerschaltung 20 ein Auffrischsignal srtz(Sleep) mit einem L-Pegel. In diesem Fall werden die Speicherzellen des DRAM-Kerns 23 nicht alle aufgefrischt. Die interne Energiezufuhrschaltung 22 ist im Sleep-Modus deaktiviert. Wenn der DRAM 10 von dem Sleep-Modus auf normale Operation umgestellt wird, erzeugt daher die interne Energiezufuhrschaltung 22 zuerst eine vorbestimmte Spannung und startet dann das Auffrischen des Speichers neu.
  • In dem Nap-Modus erzeugt die Auffrischsteuerschaltung 20 ein Auffrischsignal srtz(Nap) mit L-Pegel. In diesem Fall werden die Speicherzellen des DRAM-Kerns 23 nicht alle aufgefrischt. Die interne Energiezufuhrschaltung 22 ist im Nap-Modus aktiviert. Wenn der DRAM 10 von dem Nap-Modus auf den normalen Operationsmodus umgestellt wird, wird daher die Speicherauffrischung sofort gestartet.
  • In dem S-Ref-Modus vergleicht die Auffrischsteuerschaltung 20 das Auffrischadreßzählsignal rfaz<0:1> und das Auffrischadreßsignal paz<0:1>. Unter Bezugnahme auf 23 gibt die Auffrischsteuerschaltung 20 ein Auffrischsignal srtz(S-Ref), das dieselbe Wellenform wie das Auffrischaufforderungssignal psrtz hat, nur aus, wenn das Auffrischadreßzählsignal rfaz<0:1> und das Auffrischadreßsignal paz<0:1> übereinstimmen. Das Auffrischsignal srtz(S-Ref) frischt die Speicherzellen von vorbestimmten Speichersektionen in dem DRAM-Kern 23 auf.
  • Der DRAM 10 der bevorzugten Ausführungsform hat die unten erläuterten Vorteile.
    • (1) In dem Niedrigenergiemodus arbeitet der DRAM 10 in dem Sleep-Modus, dem Auffrischstoppmodus (Nap-Modus) oder dem partiellen Selbstauffrischmodus (S-Ref-Modus), die eingestellt werden, indem die Steuerung der Spannungszufuhr für den Speicherkern, der Speicherzellen enthält, und die Steuerung zum Auffrischen des Speicherkerns kombiniert werden. Durch das Selektieren eines zweckmäßigen Modus wird der Energieverbrauch verringert und wird die Leistung auf flexible Weise verbessert.
    • (2) Der Sleep-Modus, der Nap-Modus oder der S-Ref-Modus wird im normalen Operationsmodus selektiert. Der DRAM 10 wechselt als Antwort auf eine Veränderung des zweiten Chipfreigabesignals CE2 von dem normalen Operationsmodus sofort zu dem selektierten Modus. Daher muß der Modus, in den der Eintritt erfolgen soll, nicht zu der Modusumstellzeit bestimmt werden. Dadurch verringert sich die Zeitdauer, die zur Modusumstellung erforderlich ist.
    • (3) Der Sleep-Modus, der Nap-Modus oder der S-Ref-Modus wird auf der Basis eines externen Befehls oder des zweiten Programmodussignals /PE selektiert. Als Resultat wird den Wünschen des Nutzers (Befehl, Signalveränderungen) auf flexible Weise entsprochen.
    • (4) Der DRAM 10 wechselt zu dem Programmodus PRO, der den Sleep-Modus, den Nap-Modus oder den S-Ref-Modus selektiert, indem konsekutiv eine Vielzahl von illegalen Befehlen eingegeben wird. Dadurch wird verhindert, daß sich der DRAM 10 fälschlicherweise auf den Programmodus umstellt.
    • (5) Der DRAM 10 führt ein Selbstauffrischen im normalen Operationsmodus aus. Daher kann der DRAM 10 anstelle eines SRAM verwendet werden, ohne daß eine Schaltung zum Ausführen des Auffrischens hinzugefügt werden muß. Dadurch verringern sich die Mühe und die Kosten, die erforderlich wären, wenn Schaltungsveränderungen (Konstruktionsveränderungen) vorgenommen würden.
  • Der Fachwelt sollte klar sein, daß die vorliegende Erfindung in vielen anderen spezifischen Formen verkörpert werden kann. Besonders sollte verständlich sein, daß die vorliegende Erfindung in den folgenden Formen verkörpert sein kann.
  • Statt des Festlegens einer gewissen Auffrischsektion in dem S-Ref-Modus kann die Auffrischsektion gemäß der externen Spezifikation festgelegt werden. In diesem Fall wird es bevorzugt, wenn ein Speicherblock selektiert wird, der zufriedenstellende Auffrischcharakteristiken aufweist (bei dem das Lecken von Ladungen von Speicherzellen gering ist). Die Selektion von solch einem Speicherblock verlängert Auffrischintervalle und verringert den Stromverbrauch in dem S-Ref-Modus weiter.
  • Es wird bevorzugt, ein Adreß-Scrambeln auszuführen, um die Auffrischsektion mit zufriedenstellenden Auffrischcharakteristiken zu bestimmen. 24 ist ein schematisches Blockschaltungsdiagramm, das ein Beispiel für eine Adreß-Scramble-Schaltung 90 zeigt. Die Adreß-Scramble-Schaltung 90 ist zwischen einem Adreßpuffer 91 und einem Adreßdecodierer 92 verbunden. Der Adreßpuffer 91 hat einen Adreßpuffer 91a zum Verstärken eines Adreßsignals A0 und einen Adreßpuffer 91b zum Verstärken eines Adreßsignals A1.
  • Die Adreß-Scramble-Schaltung 90 enthält Inverterschaltungen 93, 94, vier ENOR-Schaltungen 95–98 und eine Schmelzschaltung 99. Das Ausgangssignal des Adreßpuffers 91a wird der Inverterschaltung 93 und einem ersten Eingangsanschluß der ENOR-Schaltung 95 zugeführt. Das Ausgangssignal der Inverterschaltung 93 wird einem ersten Eingangsanschluß der ENOR-Schaltung 96 zugeführt. Das Ausgangssignal des Adreßpuffers 91b wird der Inverterschaltung 94 und einem ersten Eingangsanschluß der ENOR-Schaltung 97 zugeführt. Das Ausgangssignal der Inverterschaltung 94 wird einem ersten Eingangsanschluß der ENOR-Schaltung 98 zugeführt.
  • Die Schmelzschaltung 99 liefert ein Schmelzsignal f<0> an zweite Eingangsanschlüsse der ENOR-Schaltungen 95, 96 und ein Schmelzsignal f<1> an zweite Eingangsanschlüsse der ENOR-Schaltungen 97, 98. Die Ausgangssignale der ENOR-Schaltungen 95–98 werden dem Decodierer 92 zugeführt. Der Decodierer 92 gibt Selektionssignale (#00–#11) für Speicherblöcke eines DRAM-Kerns aus.
  • Die Schmelzschaltung 99 enthält ein nichtflüchtiges Element (z. B. ein Schmelzelement, das durch einen Laser oder dergleichen unterbrochen werden kann). Die Schmelzschaltung 99 kann ein nichtflüchtiges Element wie beispielsweise einen PROM enthalten.
  • Die Schmelzschaltung 99 speichert Schmelzinformationen, die im voraus durch Charakteristik-Experimente des Speichers erhalten werden, die durch eine Testschaltung 100 ausgeführt werden. Auf der Basis der Informationen gibt die Schmelzschaltung 99 Schmelzsignale f<0:1> aus.
  • Die Adreß-Scramble-Schaltung 90 führt eine EOR-Logikoperation mit den Schmelzsignalen f<0:1> und den Adreßsignalen A0, A1 aus. Dann ersetzt die Adreß-Scramble-Schaltung 90 die Speicherblockzahl, die den Adreßsignalen A0, A1 entspricht, durch die Speicherblockzahl, die den Schmelzsignalen f<0:1> entspricht. 25 ist eine Tabelle, die die Beziehung zwischen den Schmelzsignalen f<0:1> und den Adreßsignalen A0, A1 zeigt.
  • Wenn die Schmelzsignale f<0:1> L sind, wird ein Speicherblock auf der Basis der Adreßsignale A0, A1 selektiert. Wenn die Adreßsignale A0, A1 zum Beispiel beide L sind, wird der Speicherblock #00 selektiert.
  • Wenn wenigstens eines der Schmelzsignale f<0:1> H ist, wird ein Speicherblock auf der Basis der Schmelzsignale f<0:1> und der Adreßsignale A0, A1 selektiert. Zum Beispiel wird ein Speicherblock #01 selektiert, wenn die Schmelzsignale f<0:1> L bzw. H sind und die Adreßsignale A0, A1 beide L sind.
  • Das Lesesignal S1 der Schmelzinformationen, die in der Schmelzschaltung 99 gespeichert sind, oder die gescrambelten Adreßinformationen (Signal S2) können der externen Testschaltung 100 zugeführt werden. Dadurch kann eine externe Vorrichtung das Ersetzen von Speicherbereichen bestätigen.
  • 26 ist ein Diagramm, das ein Adreß-Scrambeln zeigt. Ein Speicherarray 110 enthält vier Sub-Arrays 111, 112, 113, 114. Externe Adressen definieren Blöcke #00, #01, #10, #11, die jedem Sub-Array entsprechen. Auf der Basis der Resultate eines Charakteristik-Experimentes wird angenommen, daß die Blöcke #00–#11 jeweilig Auffrischcharakteristiken (tREF) von 400 ms, 800 ms, 1,2 s und 600 ms haben. Auf der Basis der Charakteristiken wird ein Selbstauffrischzyklus des Speicherarrays 110 im normalen Operationsmodus basierend auf der Auffrischcharakteristik vom Block #00 auf 400 ms eingestellt. Daher wird die Auffrischsektion des DRAM in dem S-Ref-Modus auf Block #00 eingestellt. Jedoch ist die Auffrischcharakteristik vom Block #10 jener vom Block #00 überlegen. Daher ersetzt das Adreß-Scrambeln die logische S-Ref-Sektion, die auf der externen Spezifikation basiert, durch die physikalische S-Ref-Sektion. Aufgrund von solch einem Adreß-Scrambeln beläuft sich das Auffrischintervall vom Block #10, der als Ersatz dient, auf das Dreifache dessen vom Block #00 in dem S-Ref-Modus. Der Energieverbrauch in dem S-Ref-Modus bei Ausführung des Adreß-Scrambelns ist niedriger als der, wenn kein Adreß-Scrambeln erfolgt, und der Energieverbrauch, der zum Auffrischen des gesamten Speicherarrays 110 erforderlich ist, beträgt ein Viertel oder weniger.
  • Die Anzahl der Speichersektionen, in die der DRAM-Kern 23 im S-Ref-Modus geteilt ist, kann bei Bedarf verändert werden. Ferner können Informationen in bezug auf Veränderungen hinsichtlich der Anzahl der geteilten Sektionen zu dem Adreßsignal hinzugefügt werden, das als Code empfangen wird.
  • Anstelle einer Halbleiterspeichervorrichtung, die auf der Basis eines Programmzyklus und eines externen exklusiven Anschlusses in den Energiemodus eintritt, kann die vorliegende Erfindung in einer Halbleiterspeichervorrichtung verkörpert sein, die auf der Basis entweder eines Programmzyklus oder eines externen exklusiven Anschlusses in den Niedrigenergiemodus eintritt.
  • Die vorliegende Erfindung kann auf eine Halbleiterspeichervorrichtung wie etwa einen Fast-Cycle-RAM (FCRAM) angewendet werden.
  • Der Prozeß zum Herstellen des DRAM 10 ist nicht auf den CMOS-Prozeß begrenzt und kann ein Bi-CMOS-Prozeß sein.
  • Die vorliegenden Beispiele und Ausführungsformen sind als Erläuterung und nicht als Einschränkung anzusehen.

Claims (25)

  1. Halbleiterspeichervorrichtung mit: einer Vielzahl von Speicherzellen (23a), die in einer Vielzahl von Speichersektionen angeordnet sind, welche Speicherzellen einem Auffrischen unterliegen, um Daten zu halten, und welche Halbleiterspeichervorrichtung einen Auffrischmodus zum Auffrischen der Speicherzellen in wenigstens einer der Speichersektionen enthält, wobei jede der Speichersektionen einen inhärenten Leckstrom von ihren Speicherzellen hat, welche Halbleiterspeichervorrichtung gekennzeichnet ist durch: eine Selektionsschaltung (90) zum Selektieren, auf der Basis eines niedrigen Leckstroms ihrer Speicherzellen, wenigstens einer der Speichersektionen zum Auffrischen in dem Auffrischmodus.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, welche Halbleiterspeichervorrichtung einen normalen Operationsmodus zum Ausführen einer normalen Operation mit den Speicherzellen und eine Vielzahl von Modi mit niedrigem Energieverbrauch zum Verringern des Energieverbrauchs enthält, wenn die Halbleiterspeichervorrichtung in einem Bereitschaftszustand ist, wobei der Auffrischmodus einer der Modi mit niedrigem Energieverbrauch ist, welche Halbleiterspeichervorrichtung ferner umfaßt: eine Moduseinstellschaltung (15) zum Einstellen eines der Modi mit niedrigem Energieverbrauch.
  3. Halbleiterspeichervorrichtung nach Anspruch 2, welche Halbleiterspeichervorrichtung alle Speicherzellen (23a) in dem normalen Operationsmodus periodisch einem Selbstauffrischen unterzieht.
  4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, ferner mit: einer Bestimmungsschaltung (17) zum Bestimmen, auf der Basis eines externen Signals und eines internen Signals der Halbleiterspeichervorrichtung, ob die Vorrichtung in dem normalen Operationsmodus oder einem Niedrigenergiemodus ist, der die Modi mit niedrigem Energieverbrauch enthält.
  5. Halbleiterspeichervorrichtung nach Anspruch 4, bei der die Bestimmungsschaltung (17) das externe Signal als Antwort auf das interne Signal empfängt und das Niedrigenergiemodussignal erzeugt, welche Halbleiterspeichervorrichtung ferner umfaßt: eine Auffrischsteuerschaltung (20), die mit der Moduseinstellschaltung (15) und der Bestimmungsschaltung (17) verbunden ist, zum Erzeugen eines Auffrischsignals entsprechend einem der Modi mit niedrigem Energieverbrauch, der durch die Moduseinstellschaltung (15) eingestellt wurde, als Antwort auf das Niedrigenergiemodussignal.
  6. Halbleiterspeichervorrichtung nach Anspruch 4 oder 5, ferner mit einem externen Anschluß zum Empfangen des externen Signals.
  7. Halbleiterspeichervorrichtung nach irgendeinem der Ansprüche 2 bis 5, ferner mit: einer internen Energiezufuhrschaltung (22), die mit Speichersektionen verbunden ist, zum Beliefern der Speicher sektionen mit einer Operationsspannung, wobei die Vielzahl der Modi mit niedrigem Energieverbrauch enthält: einen von einem ersten Modus mit niedrigem Energieverbrauch zum Stoppen des Auffrischens der Speicherzellen (23a) in allen Speichersektionen und Stoppen der Operation der internen Energiezufuhrschaltung (22) und einem zweiten Modus mit niedrigem Energieverbrauch zum Stoppen des Auffrischens der Speicherzellen (23a) in allen Speichersektionen und Fortsetzen der Operation der internen Energiezufuhrschaltung (22); und den Auffrischmodus zum Auffrischen der Speicherzellen (23a) in wenigstens einer der Speichersektionen und Fortsetzen der Operation der internen Energiezufuhrschaltung (22).
  8. Halbleiterspeichervorrichtung nach Anspruch 7, bei der der normale Operationsmodus einen Bereitschaftsmodus und einen Programmodus enthält, in den von dem Bereitschaftsmodus eingetreten wird, und bei der die Moduseinstellschaltung (15) eine Speichersektion einstellt, die Speicherzellen (23) enthält, die in dem Auffrischmodus aufzufrischen sind, während des Programmodus.
  9. Halbleiterspeichervorrichtung nach Anspruch 7, bei der der normale Operationsmodus einen Bereitschaftsmodus und einen Programmodus enthält, in den von dem Bereitschaftsmodus eingetreten wird, und bei der die Moduseinstellschaltung (15) einen der Modi mit niedrigem Energieverbrauch während des Programmodus einstellt.
  10. Halbleiterspeichervorrichtung nach Anspruch 9, welche Halbleiterspeichervorrichtung von dem Bereitschafts modus in den Programmodus auf der Basis eines Befehls oder eines externen Signals wechselt.
  11. Halbleiterspeichervorrichtung nach Anspruch 10, bei der der Befehl einen illegalen Befehl enthält, der während des normalen Operationsmodus nicht verwendet wird.
  12. Halbleiterspeichervorrichtung nach Anspruch 11, ferner mit: einem Befehlsdecodierer (11) zum Empfangen des illegalen Befehls, welcher Befehlsdecodierer bestimmt, zum Programmodus zu wechseln, wenn er eine Vielzahl der illegalen Befehle konsekutiv empfängt.
  13. Halbleiterspeichervorrichtung nach Anspruch 12, bei der der Befehlsdecodierer (11) das Wechseln zum Programmodus stoppt, wenn der Befehlsdecodierer im Anschluß an den Empfang des illegalen Befehls einen Befehl empfängt, der sich von dem illegalen Befehl unterscheidet.
  14. Halbleiterspeichervorrichtung nach Anspruch 8, bei der die Moduseinstellschaltung (15) Informationen zum Einstellen des Auffrischmodus empfängt und eine Speichersektion einstellt, die Speicherzellen (23a) enthält, die in dem Auffrischmodus aufzufrischen sind, auf der Basis der Informationen während des Programmodus.
  15. Halbleiterspeichervorrichtung nach Anspruch 10, bei der das externe Signal ein Programmodussignal enthält.
  16. Halbleiterspeichervorrichtung nach Anspruch 15, welche Halbleiterspeichervorrichtung das Programmodussignal empfängt und bestimmt, ob ein Wechsel zum Programmodus erfolgen soll, auf der Basis von Veränderungen des Musters des Programmodussignals.
  17. Halbleiterspeichervorrichtung nach irgendeinem vorhergehenden Anspruch, bei der die Vielzahl von Speichersektionen eine erste Speichersektion enthält, die zuvor zum Auffrischen eingestellt wurde, und eine zweite Speichersektion, deren Speicherzellen (23a) den kleinsten Leckstrom haben, bei der die Selektionsschaltung eine Adreß-Scramble-Schaltung (90) enthält, zum Empfangen von ersten Adreßinformationen, welche die erste Speichersektion bezeichnen, und zum Konvertieren der ersten Adreßinformationen in zweite Adreßinformationen, welche die zweite Speichersektion bezeichnen, im Auffrischmodus.
  18. Halbleiterspeichervorrichtung nach Anspruch 17, bei der die Adreß-Scramble-Schaltung (90) ein nichtflüchtiges Element (99) zum Speichern von Konvertierungsinformationen enthält, die verwendet werden, um die ersten Adreßinformationen in die zweiten Adreßinformationen zu konvertieren.
  19. Halbleiterspeichervorrichtung nach Anspruch 18, ferner mit einer Schaltung (100) zum Ausgeben der zweiten Adreßinformationen.
  20. Halbleitervorrichtung mit: einer ersten Halbleiterspeichervorrichtung (33), die das Halten von Daten nicht erfordert; und einer zweiten Halbleiterspeichervorrichtung (10), die eine Halbleiterspeichervorrichtung nach irgendeinem der Ansprüche 1 bis 19 ist und mit der ersten Halbleiterspeichervorrichtung verbunden ist.
  21. Halbleiterspeichervorrichtung nach irgendeinem der Ansprüche 2 bis 7, ferner mit einem Befehlsdecodierer (11) zum Empfangen eines Befehls und Erzeugen eines ersten Programmodussignals und eines Normaloperationsmodussignals auf der Basis des Befehls; und einer Eintrittssteuerschaltung (13), die mit dem Befehlsdecodierer (11) verbunden ist, zum Empfangen des ersten Programmodussignals von dem Befehlsdecodierer und Erzeugen eines Programmoduseintrittssignals auf der Basis des ersten Programmodussignals; bei der die Moduseinstellschaltung (15) mit der Eintrittssteuerschaltung (13) verbunden ist, zum Einstellen eines der Modi mit niedrigem Energieverbrauch als Antwort auf das Programmoduseintrittssignal.
  22. Halbleiterspeichervorrichtung nach Anspruch 21, bei der die Eintrittssteuerschaltung (13) das Erzeugen des Programmoduseintrittssignals stoppt, wenn ihr ein Normaloperationsmodussignal im Anschluß an das erste Programmodussignal zugeführt wird.
  23. Halbleiterspeichervorrichtung nach Anspruch 22, ferner mit: einer externen Signaleintrittsschaltung (12), die mit der Eintrittssteuerschaltung (13) verbunden ist, zum Empfan gen eines zweiten Programmodussignals und Zuführen des zweiten Programmodussignals zu der Eintrittssteuerschaltung.
  24. Halbleiterspeichervorrichtung nach Anspruch 4, bei der das externe Signal ein Chipfreigabesignal ist und das interne Signal ein Auffrischaufforderungssignal ist, welche Halbleiterspeichervorrichtung ferner umfaßt: eine Auffrischoperationsbestimmungsschaltung (18), die mit der Bestimmungsschaltung (17) verbunden ist, zum Erzeugen des Auffrischaufforderungssignals.
  25. Halbleiterspeichervorrichtung nach Anspruch 5, bei der die Auffrischsteuerschaltung (20) mit der Moduseinstellschaltung (15) verbunden ist, zum Vergleichen einer Einstelladresse der Speicherzellen (23a), die aufzufrischen sind, mit einer Auffrischzähleradresse, als Antwort auf das Auffrischoperationsmodussignal, und zum Erzeugen des Auffrischsignals, wenn die Einstelladresse und die Auffrischzähleradresse übereinstimmen.
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