DE3876415T2

DE3876415T2 - Dynamischer direktzugriffsspeicher.

Info

Publication number: DE3876415T2
Application number: DE8888310148T
Authority: DE
Inventors: Keith Burton; Jonathan Michael Hanbury
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1988-01-22
Filing date: 1988-10-28
Publication date: 1993-06-09
Anticipated expiration: 2008-10-29
Also published as: US4901283A; DE3876415D1; GB8801472D0; EP0325026A3; EP0325026A2; EP0325026B1

Description

Wesen der Erfindung

Die Erfindung bezieht sich auf dynamische Direktzugriffsspeicher (DRAMS).
Bei einem DRAM fällt der Inhalt des Speichers allmählich ab, und es ist notwendig, den Speicher periodisch aufzufrischen, um seinen Inhalt zu erhalten. Dies erfordert normalerweise ein zyklisches Durchlaufen des Speichers und die Ausführung eines Lese/Schreibvorganges an jedem Speicherplatz des Speichers der Reihe nach. Typischerweise muß jeder Speicherplatz alle 4 Millisekunden aufgefrischt werden.
Wenn das System, in welchem der DRAM benutzt wird, abgeschaltet (die Leistung zurückgefahren bzw. verringert) wird, kann der Inhalt des DRAM verloren gehen. Dies kann dadurch vermieden werden, daß eine gewisse Batteriereserve für den Speicher vorgesehen wird, so daß der Auffrischvorgang auch fortgesetzt werden kann, wenn im System die Leistung verringert wird.
Es wurde bereits ein dynamischer Direktzugriffsspeicher vorgeschlagen, der eine erste Wiederauffrischschaltung zur Erzeugung von Speicherauffrischzyklen während eines Leistungsanstiegszustands sowie eine zweite Auffrischschaltung zur Erzeugung von Speicherauffrischzyklen während eines Leistungsverringerungszustandes aufweist, die einen geringeren Leistungsbedarf als die erste Auffrischschaltung hat. Dies ermöglicht, daß der Leistungsbedarf im Leistungsverringerungs zustand reduziert werden kann, so daß eine zu starke Entleerung der Batterie vermieden wird.
Wenn zwei Auffrischungsschaltungen auf diese Weise verwendet werden, ist es notwendig, zwischen den beiden Stromkreisen hin- und herzuschalten, wenn Leistung entnommen oder gespeichert wird. Dabei tritt dann, wenn Leistung gespeichert wird, ein Probem dadurch auf, daß es notwendig ist, die Leistungserhöhungs- Auffrischschaltung rasch in Betrieb zu nehmen, um zu vermeiden, daß Daten verlorengehen. Dies kann schwierig durchzuführen sein, da es für einen Systemprozessor notwendig sein kann, die Leistungserhöhungs-Auffrischschaltung zu starten, bevor sie ihren Betrieb beginnen kann.
Mit der Erfindung wird ein dynamischer Direktzugriffsspeicher vorgeschlagen mit einer ersten Auffrischschaltung zum Erzeugen von Speicherauffrischzyklen während eines Leistungserhöhungszustandes, mit einer zweiten Auffrischschaltung zum Erzeugen von Speicherauffrischzyklen während eines Leistungsverringerungszustandes und mit einem niedrigeren Leistungsbedarf als die erste Auffrischschaltung, und mit einer Vorrichtung, die während des Überganges von dem Leistungsverringerungszustand auf den Leistungserhöhungszustand bewirkt, daß die Frequenz der Auffrischzyklen, die von der zweiten Auffrischschaltung erzeugt werden, vorübergehend zunimmt, wodurch eine Zeitperiode erreicht wird, in der keine Auffrischzyklen erforderlich sind, um Zeit für das Wirksamwerden der ersten Auffrischschaltung zu gewinnen.
Durch Erhöhen der Frequenz der zweiten Auffrischschaltung während der Übergangsphase ist es möglich, ein Mehr an Auffrischungen aufzubauen. Dies ermöglicht, daß der Speicher über eine kurze Zeitperiode ohne jede Auffrischung belassen werden kann, während die erste Auffrischschaltung wirksam wird.
Bei einer Ausführungsform der Erfindung wird die Frequenz der ersten Auffrischschaltung eine kurze Zeitperiode lang nach dem Übergang erhöht. Dies stellt weiter sicher, daß jeder Speicherplatz innerhalb der vorgeschriebenen Zyklusdauer aufgefrischt wird.

Kurzbeschreibung der Zeichnungen

Eine Ausführungsform der Erfindung wird nachstehend anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen beschrieben.
Fig. 1 ist ein Blockschaltbild eines Datenverarbeitungssystems mit einem dynamischen Direktzugriffsspeicher (DRAM) mit Auffrischschaltungen mit Leistungserhöhung und Leistungsverringerung.
Figuren 2 und 3 sind Zustandsdiagraue, die die Auffrischschaltung mit Leistungserhöhung beschreibt.

Beschreibung einer Ausführungsform der Erfindung

Nach Fig. 1 weist das System einen Prozessor 10 auf, der mit einem DRAM 11 verbunden ist, so daß der Prozessor Daten in herkömmlicher Weise auslesen und schreiben kann.
Der DRAM 11 nimmt bei diesem Beispiel 256K Bytes auf, die in 1024 Reihen und 256 Spalten organisiert sind. Der DRAM besitzt eine Speichersteuerschaltung 12, die herkömmlich ausgeführt sein kann, um die normalen Reihenadressen-Strobe- Signale (RAS) und Spaltenadressen-Strobesignale (CAS) für den Speicher zu erzeugen.
Des weiteren besitzt das System auch eine Energiespeiseeinheit 13 zum Einspeisen von Energie in den Prozessor, DRAM und die Speichersteuerschaltung.
Wenn bei dem System die Leistung erhöht wird (d.h. wenn die Energiespeisequelle 13 in Betrieb ist), führt die Speichersteuerschaltung 12 periodische Auffrischungsvorgänge am DRAM durch. Jeder Auffrischzyklus besteht darin, daß ein CAS und anschließend ein RAS in den Speicher eingegeben wird, d.h. die normale Reihenfolge von zuerst RAS und dann CAS vertauscht wird. Dies bewirkt, daß eine ausgewählte Spalte des Speichers aufgefrischt wird. Der Auffrischzyklus wird jeweils für eine andere Spalte alle 15.625 Mikrosekunden durchgeführt, was bedeutet, daß der gesamte Speicher alle 4 Millisekunden aufgefrischt wird. Dies stellt sicher, daß die Speicherinhalte bewahrt werden.
Die Steuerschaltung 12 ist zweckmäßigerweise als eine Vielzahl von Gatteranordnungen mit integrierten Schaltungen ausgebildet und hat somit einen verhältnismäßig hohen Leistungsbedarf.
Wenn die Leistung im System verringert wird, wird der DRAM durch eine Leistungsverringerungs-Auffrischschaltung 14 aufgefrischt, die von einer Reservebatterie 15 betrieben wird. Die Leistungsverringerungs-Auffrischschaltung weist einen einzelnen CMOS-Chip auf und verbraucht damit nur eine verhältnismäßig geringe Energiemenge.
Die Leistungsverringerungs-Auffrischschaltung 14 nimmt ein 512 kHz Taktsignal CLK aus einer Taktschaltung 16 auf, die ebenfalls durch die Batterie 15 betrieben wird.
Die Energiespeisequelle 13 erzeugt zwei Steuersignale PS und DLYPS, um den laufenden Zustand anzuzeigen. PS ist echt (hoch), wenn die Energiespeisequelle normal arbeitet. Ist die Energiespeisequelle abgeschaltet, geht das Signal PS nach falsch (niedrig), bevor die Speisespannung aus dem vorgeschriebenen Bereich fällt. Wenn die Speisequelle wieder angeschaltet wird, geht das Signal PS nach echt, nachdem die Speisespannungen wieder in den vorgeschriebenen Bereich fallen. DLYPS folgt PS nach einer Verzögerung von mehr als 2 Millisekunden.
Die Steuerschaltung 12 erzeugt ein Steuersignal END PU REFRESH CYCLE, um das Ende eines jeden Leistungserhöhungs- Auffrischzyklus anzuzeigen. Dieses Signal wird in die Leistungsverringerungs- Auffrischschaltung 14 eingespeist.
Das System weist ferner einen Multiplexer 17 auf, der normalerweise die Signale RAS und CAS aus der Speichersteuerschaltung 12 auswählt und an den DRAM gibt. Wenn dieser Multiplexer geschaltet wird, wie nachstehend ausgeführt wird, wählt er alternative Signale REFRAS und REFCAS aus der Leistungsverringerungs- Wiederauffrischschaltung 14.
Die Leistungsverringerungs- Auffrischschaltung 14 besteht aus zwei Teilen, die als Leistungsverringerungs/Leistungserhöhungssteuerung und Auffrischsteuerung bezeichnet werden. Jeder dieser Teile wird in Form einer Zustandsvorrichtung realisiert, wie dies durch die Zustandsdiagramme nach den Figuren 2 und 3 definiert ist.
Die Leistungsverringerungs-/Leistungserhöhungs-Steuerung (Fig. 2) steht mit der Auffrischsteuerung (Fig. 3) über die folgenden Signale in Verbindung:
PD REFRESH: Dieses macht die Wiederauffrischsteuerung wirksam. Wie in Fig. 1 gezeigt, steuert dieses Signal auch den Multiplexer 17, so daß dann, wenn PD REFRESH echt is, die Signale REFRAS und REFCAS in den DRAM anstelle des normalen RAS und CAS eingeführt werden.
DOUBLE REFRESH RATE: Dieses bewirkt, daß die Wiederauffrischsteuerung die Wiederauffrischgeschwindigkeit verdoppelt.
Die Wiederauffrischsteuerung steht mit der Leistungsverringerungs-/Leistungserhöhungs-Steuerung über folgendes Signal in Verbindung:
END PD REFRESH CYCLE: Dieses gibt an, daß der laufende Leistungsverringerungs- Auffrischzyklus vollständig ist.
In dem Zustandsdiagramm nach den Figuren 2 und 3 wird jeder Zustand durch einen Kreis, und ein Übergang zwischen Zuständen durch einen Pfeil dargestellt. Jeder Pfeil ist mit einem oder mehreren Bedingungen gekennzeichnet, die erfüllt sein müssen, bevor der Übergang stattfinden kann; es schließen sich (in Klammern) Ausgangssignale an, die durch diesen Übergang beeinflußt werden.
Beispielsweise ist in Fig. 2 der Pfeil aus dem Zustand A in den Zustand B mit den Bedingungen END PU REFRESH CYCLE und /PS markiert (wobei / eine Negation bedeutet). Wenn somit die Zustandsvorrichtung im Zustand A ist, wird der Übergang in den Zustand B bei der ersten Taktkante vorgenommen, nachdem diese Bedingungen beide erfüllt sind. Gleichzeitig geht der Ausgang PD REFRESH nach echt. Wenn andererseits diese zwei Bedingungen nicht beide erfüllt sind, bleibt die Zustandsvorrichtung im Zustand A und PD REFRESH bleibt falsch.
Die Arbeitsweis der beiden Zustandsvorrichtungen wird nachstehend beschrieben.
Im Leistungsverringerungszustand ist PS falsch. Dies bewirkt, daß die Leistungsverringerungs-/Leistungserhöhungs-Steuerung (Fig. 2) in den Zustand B gelangt und dort bleibt, wobei DOUBLE REFRESH RATE falsch und PD REFRESH echt ist. Gleichzeitig schaltet die Auffrischsteuerung (Fig. 3) durch die acht Zustände K - S bei aufeinanderfolgenden Taktschlägen und erzeugt ein REF CAS und ein REF RAS in jedem Zyklus. Somit wird bei dieser Bedingung ein Wiederauffrischzyklus bei jedem achten Taktschlag durchgeführt, d.h. alle 15.625 Mikrosekunden.
Wenn die Leistung des Systems erhöht wird, geht das Signal PS nach echt. Beim nächsten Taktschlag geht die Leistungsverringerungs-/Leistungserhöhungs-Steuerung vom Zustand B in den Zustand C, und die DOUBLE REFRESH RATE geht nach echt. Dieses Signal bewirkt, daß die Wiederauffrischsteuerung den Kreis vom Zustand N zum Zustand H schließt, so daß sie nunmehr zyklisch durch die vier Zustände K - N schaltet, wobei erneut in jedem Zyklus ein REFCAS und ein REFRAS erzeugt werden. In diesem Zustand wird somit ein Wiederauffrischzyklus jedesmal nach 7812 Mikrosekunden erzeugt, so daß die Wiederauffrischgeschwindigkeit verdoppelt wird.
Nach 2 Millisekunden geht das Signal DLYPS nach echt. Dann geht nach dem ersten Taktschlag, nachdem END PD REFRESH CYCLE echt wird, die Leistungsverringerungs-/Leistungserhöhungs- Steuerung vom Zustand C in den Zustand A, und DOUBLE REFRESH RATE und PD REFRESH werden beide falsch. Gleichzeitig geht die Wiederauffrischsteuerung vom Zustand N in den Zustand K, und END PD REFRESH wird falsch. PD REFRESH bewirkt, daß der Prozessor 10 aus dem Rücksetzen kommt und den Multiplexer 17 (Fig. 1) so schaltet, daß die normalen Steuersignale RAS und CAS mit dem Speicher verbunden sind.
Die Zustandsvorrichtungen bleiben in den Zuständen A und K bis zur nächsten Leistungsverringerung.
Nachdem der Prozessor aus dem Rücksetzen gekommen ist, verdoppelt die Speichersteuerschaltung 12 unter Steuerung der Software die Wiederauffrischgeschwindigkeit über einen Zeitraum von 2 Millisekunden, anschließend kehrt sie wieder zu ihrer normalen Geschwindigkeit zurück. Dies stellt sicher, daß die Spalten des Speichers, die am Beginn des Leistungsverringerungs-Wiederauffrischzyklus aufgefrischt werden, innerhalb von 4 Millisekunden nach ihrer letzten Wiederauffrischung aufgefrischt werden.
Zusammenfassend ergibt sich, daß dann, wenn im System die Leistung erhöht wird, die Wiederauffrischgeschwindigkeit der Leistungsverringerungs- Auffrischsteuerung 14 zwei Millisekunden lang verdoppelt wird, bevor der Prozessor aus dem Rücksetzen kommt. Dies baut einen Überschuß an Wiederauffrischzyklen auf, derart, daß der DRAM über weitere zwei Millisekunden nicht mehr aufgefrischt werden muß. Dies gibt dem Prozessor Zeit, um die Speichersteuerschaltung 12 zu starten, so daß sie mit der Durchführung von Wiederauffrischzyklen beginnen kann.
Dadurch, daß die Wiederauffrischgeschwindigkeit ebenfalls verdoppelt wird, nachdem der Prozessor aus dem Rücksetzen gekommen ist, ist sichergestellt, daß jede Spalte des Speichers innerhalb 4 Millisekunden seit ihrer letzten Wiederauffrischung wiederaufgefrischt wird.

Claims

1. Dynamischer Direktzugriffsspeicher mit einer ersten Auffrischschaltung (12) zum Erzeugen von Speicherauffrischzyklen während eines Leistungserhöhungszustandes, einer zweiten Auffrischschaltung (14) zum Erzeugen von Speicherauffrischzyklen während eines Leistungsverringerungszustandes und mit einem niedrigeren Leistungsbedarf als die erste Auffrischschaltung, dadurch gekennzeichnet,

daß während des Übergangs von dem Leistungsverringerungszustand auf den Leistungserhöhungszustand die Frequenz der Auffrischzyklen, die von der zweiten Auffrischschaltung (14) erzeugt werden, vorübergehend zunimmt, wodurch eine Zeitperiode erreicht wird, in der keine Auffrischzyklen erforderlich sind, um Zeit für das Wirksamwerden der ersten Auffrischschaltung (12) zu gewinnen.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Übergang von dem Leistungsverringerungszustand auf den Leistungserhöhungszustand die Frequenz der Auffrischzyklen, die durch die erste Auffrischschaltung (12) erzeugt werden, vorübergehend erhöht wird.

3. Speicher nach Anspruch 1 und 2, bei dem die Frequenz der Auffrischzyklen, die von der zweiten Auffrischschaltung (14) erzeugt werden, über eine vorbestimmte Periode während des Übergangs von dem Leistungsverringerungszustand auf den Leistungserhöhungszustand vergrößert wird.

4. Speicher nach Anspruch 1 oder 2, bei dem die Frequenz der Auffrischzyklen, die von der zweiten Auffrischschaltung (14) erzeugt werden, während des Überganges von dem Leistungsverringerungszustand auf den Leistungserhöhungszustand verdoppelt wird.

5. Speicher nach einem der vorausgehenden Ansprüche, bei dem die zweite Auffrischschaltung (14) eine Zustandsvorrichtung aufweist, die während des Leistungsverringerungszustandes über eine Vielzahl von Zuständen (K - S) zyklisch schaltet, um einen Auffrischzyklus beijedem Zyklus durch die Zustände zu erzeugen, und die während des Übergangs von dem Leistungsverringerungszustand auf den Leistungserhöhungszustand über eine kleinere Anzahl von Zuständen (K - M) zyklisch schaltet, wodurch Auffrischzyklen mit erhöhter Frequenz erzeugt werden.

6. Speicher nach einem der vorausgehenden Ansprüche, mit einer Zusatzbatterie (15) zum Einspeisen von Energie in die zweite Auffrischschaltung (14) während der Leistungsverringerung.

7. Datenverarbeitungssystem mit einem Speicher (11) nach einem der vorausgehenden Ansprüche und einem mit dem Speicher verbundenen Prozessor (10).