CN105824760B - 存储装置和其电力控制方法 - Google Patents

Abstract

本发明提出一种存储装置和其电力控制方法。上述电力控制方法适用于包括一DRAM、一SRAM、一电力控制器、以及一数据控制器的一存储装置，包括：通过上述数据控制器判断数据的重要性；以及当上述数据控制器判断上述数据为重要数据时，将上述数据储存至上述SRAM。

Description

存储装置和其电力控制方法

技术领域

本发明是有关于电力管理，尤指适用于存储装置的电力控制方法。

背景技术

随着可穿戴式设备问市，具备低功耗的动态随机存取存储器需求也随之增加。由于穿戴式设备本身也并非长期处在运作状态之下，穿戴式设备的特点往往是要求长时间不需充电且大部分时间处于待机模式。

因此，需要一种存储装置以及电力控制方法，用以降低穿戴式设备在待机模式时的电流。

发明内容

基于上述目的，本发明揭露了一种存储装置，包括一动态随机存取存储器(Dynamic Random Access Memory，下称DRAM)、一静态随机存取存储器(Static RandomAccess Memory，下称SRAM)、一数据总线、一地址总线、以及一指令线。上述数据总线耦接上述DRAM和上述SRAM，传送一数据。上述地址总线耦接上述DRAM和上述SRAM，传送一存储器地址。上述指令线耦接上述DRAM和上述SRAM，传送一指令。

本发明更揭露了一种电力控制方法，适用于包括一DRAM、一SRAM、以及一数据控制器的一存储装置，包括：通过上述数据控制器判断数据的重要性；以及当上述数据判断上述重要性为重要数据时，将上述数据储存至上述SRAM。

本发明揭露的存储装置和其电力控制方法通过在存储装置中加入SRAM，在低电力模式时可将重要数据保存在不需充电的SRAM，且在正常模式时可将重要数据搬回DRAM继续使用，或是让重要数据继续储存在SRAM内不用再进行搬迁，增加电池续航力，同时不需牺牲存储装置的运作效能。

附图说明

图1为本发明实施例中一种存储装置1的方块图。

图2为图1存储装置1的详细示意图。

图3为本发明实施例中另一种电力控制方法3的流程图。

附图标号说明：

1～存储装置；

10～随机存取存储器(RAM)；

100～动态随机存取存储器(DRAM)；

102～静态随机存取存储器(SRAM)；

12～指令解码器；

14～地址解码器；

16～电力控制器；

18～数据控制器；

CLK～时脉信号；

CS～晶片选择信号；

CKE～信号；

RAS/CAS～行地址选择信号/列地址选择信号；

W/R～读取或写入指令；

AD～地址数据；

RAD/CAD～行地址/列地址；

DQ～存储数据；

1000、1004、1006、1010、1014、1018～DRAM感应放大器(DRAM S/A)；

1002、1008、1012、1016～DRAM存储单元；

1022～SRAM感应放大器(SRAM S/A)；

1020～SRAM存储单元；以及

S300、S302、…、S310～步骤。

具体实施方式

在此必须说明的是，于下揭露内容中所提出的不同实施例或范例，是用以说明本发明所揭示的不同技术特征，其所描述的特定范例或排列是用以简化本发明，然非用以限定本发明。此外，在不同实施例或范例中可能重复使用相同的参考数字与符号，此等重复使用的参考数字与符号是用以说明本发明所揭示的内容，而非用以表示不同实施例或范例间的关系。

说明书揭露内容中所提出的低电力模式也可称为闲置模式、待机模式、睡眠模式、沉睡模式、冬眠模式、省电模式、深度省电模式(deep power down，DPD)、或其它关闭全部电或部分存储器电源的电力模式。

图1为本发明实施例中一种存储装置1的方块图，包括随机存取存储器(RandomAccess Memory，下称RAM)10、指令解码器12、地址解码器14、电力控制器16以及数据控制器18。存储装置1适用于可穿戴式或其它可携式设备，上述可穿戴式或其它可携式设备仅使用有限电力例如电池运作，大多数时间处于闲置状态，并且有长时间不需充电的需求。上述可穿戴式或其它可携式设备可例如为智能表或智能手机。

RAM 10为一种暂存存储器，包括动态随机存取存储器(Dynamic Random AccessMemory，下称DRAM)100以及静态随机存取存储器(Static Random Access Memory，下称SRAM)102。RAM 10为作业系统或其它正在执行中的程序的临时数据储存媒介，并载入各式各样的程序与数据以供系统的中央处理器(Central Processing Unit，CPU)(未图示)直接执行与运用。

CPU可透过数据总线(未图示)而从RAM 10的DRAM 100和SRAM 102存取存储数据DQ，例如128-bit的存储数据DQ。指令解码器12、以及地址解码器14透过指令线(未图示)和地址总线(未图示)耦接RAM 10的DRAM 100和SRAM 102。电力控制器16可直接分成两路连接至DRAM 100和SRAM 102，一路控制DRAM 100的供电，一路控制SRAM 102的供电。在低电压模式时直接关闭DRAM 100的供电。指令解码器12由外部接收时脉信号CLK、晶片选择信号CS、CKE、行地址选择/列地址选择信号RAS/CAS，并产生读取或写入指令W/R。地址解码器14接收地址数据AD，例如32-bit的地址数据AD用以产生的行地址/列地址RAD/CAD，上述行地址/列地址RAD/CAD用于指定RAM 10中要读取或写入的存储单元地址。

DRAM 100包括DRAM存储单元阵列(未图示)，其中每个DRAM存储单元包括一晶体管和一电容(1-Transister 1-Capacitor，1T1C)，数据或信息存放于电容内。由于电容会漏电，所以需要不断定时充电(refresh)以维持电位以及储存的数据或信息。因为要不断定时充电，所以DRAM 100被称为“动态”随机存取存储器。SRAM 102包括SRAM存储单元阵列(未图示)，其中每个SRAM存储单元由自锁电路(latching circuit)实现，例如由晶体管形成的自锁电路。SRAM存储单元不必作自动充电的动作，会出现充电或放电动作的唯一时刻是当写入时。如果没有写入的指令，在SRAM存储单元里所储存数据或信息不会受到更动。因为开机时SRAM 102内的SRAM存储单元不需定时充电维持其储存的数据或信息，所以被称为“静态”随机存取存储器。虽然SRAM存储单元不需定时充电，但仍须待机电流维持其电路运作及其记录的数据或信息。当存储装置1关机而没有电力供给至DRAM 100和SRAM 102时，DRAM100的内部储存数据或信息会完全消失，且会失去SRAM 102的内部储存数据或信息。

当开机时，存储装置1可以正常模式或低电力模式运作。在正常模式时会正常供电给DRAM 100和SRAM 102并对DRAM 100定时充电，以正常存取RAM 10内的存储数据。在低电力模式时，待机电流会供应给SRAM 102且DRAM 100会停止供电和停止定时充电，以减低DRAM 100的电力消耗，节省存储装置1的耗电并增加可穿戴式或可携式设备的电池续电力。于一实施例中，由于DRAM 100可能存有某些重要数据，当进入低电力模式时，会先将DRAM100上某些重要数据移动到SRAM102上而后才对DRAM 100完全停止供电和定时充电。由于重要数据已经储存到SRAM 102上，因此进入低电力模式时，完全不需要定时充电，所以可以减少充电电流。接着可以令SRAM 102进入DPD模式更能达成进一步的省电。于另一实施例中，在正常模式时就会将重要数据预先透过SRAM 102进行存取，不重要或非重要的数据则透过DRAM 100存取。因此当进入低电力模式时就不需要再进行数据搬迁的动作。

在另一实施例中，低电力模式时DRAM 100会更对一部分的DRAM 100存储单元供电和定时充电，并停止对剩余部分的DRAM 100存储单元供电和定时充电。如此可减低存储装置1的耗电。

当存储装置1再次由低电力模式回复到正常模式时，会正常供电给DRAM 100。在一实施例中正常模式下会从SRAM 102将重要数据移回DRAM 100，并对DRAM100定时充电以维持内部储存的数据。在另一实施例中，正常模式下则继续将重要数据保留在SRAM 102而不需另行搬迁。

举例而言，当不使用或不需要存储装置1超过一段预定时间，例如超过2分钟之后，CPU即可对RAM 10发出进入低电力模式，例如深度省电模式(deep power down，下称DPD)的指令。相应于上述进入低电力模式的指令，RAM 10会将DRAM 100内某些重要数据储存至SRAM 102上然后才进入低电力模式，完全停止对(部分或全部)DRAM 100供电和定时充电。在低电力模式时，失去电力的(部分或全部)DRAM 100会丧失所有储存的数据。同时由于DRAM 100不需供电所以电池续航力可提升。当存储装置1被唤醒并回到正常模式时，例如使用者操作可穿戴式或定时背景程序触发时，CPU即可对RAM 10发出回到正常模式的指令。相应于上述正常模式指令，RAM10会将SRAM 102内保存的重要数据回存至DRAM 100，藉此可继续使用重要数据执行应用程序。

在另一个例子中，在正常模式时就会将重要数据预先透过SRAM 102进行存取，不重要的数据则透过DRAM 100存取。当不使用或不需要存储装置1超过一段预定时间，例如超过2分钟之后，CPU即可对RAM 10发出进入低电力模式，例如DPD的指令。相应于上述进入低电力模式的指令，由于重要数据已预先存入SRAM 102所以不需要再进行数据搬迁，同时完全停止对DRAM 100供电。当存储装置1回到正常模式时，例如使用者操作可穿戴式或定时背景程序触发时，CPU即可对RAM 10发出回到正常模式的指令。相应于上述正常模式指令，RAM10会继续将重要数据保存在SRAM 102之内。

电力控制器16可定义SRAM 102的存储单元的位置为低电力模式时的供电地址。一旦进入低电力模式，数据控制器18可将重要数据移动到供电地址所指定的SRAM102存储单元上，电力控制器16只供给SRAM 102的供电。

图2为图1存储装置1的详细示意图，其中RAM 10包括DRAM 100和SRAM102。DRAM100包括感应放大器DRAM S/A 1000、1004、1006、1010、1014、和1018以及DRAM存储单元1002、1008、1012、和1016；SRAM 102包括感应放大器SRAMS/A 1022以及SRAM存储单元1020。

DRAM 100和SRAM 102共用相同的地址总线接收存储器地址数据AD，例如32-bit的地址数据AD、相同的数据总线接收存储数据DQ，例如128-bit的存储数据DQ、以及共用的指令线接收指令数据W/R，例如读取/写入指令数据W/R。透过共用的地址总线、数据总线和指令线可存取DRAM 100和SRAM 102内部的存储数据。DRAM 100和SRAM 102可串连传送存储数据DQ，且以并连传送地址数据AD和指令数据W/R。在图2实施例中，DRAM 100和SRAM 102传送存储数据DQ的耦接点在DRAM 100的最后存储区段的DRAM存储单元1016和SRAM 102的存储区段的SRAM存储单元1020，但是本领域技术人员可知DRAM 100和SRAM 102传送存储数据DQ的耦接点可发生在DRAM 100的任一存储区段和SRAM 102的存储区段之间。

如图1的描述，存储装置1会以两种电力模式运作，即正常模式或低电力模式，且SRAM 102中存储区段的SRAM存储单元1020的地址可定义为低电力模式时的供电地址。在一实施例中，低电力模式下数据控制器18会先将DRAM 100的存储区段的DRAM存储单元1002、1008、1012、和1016中储存的重要数据移动到低电力模式时的供电地址，也就是SRAM 102的存储区段的SRAM存储单元1020之上，然后才对DRAM 100完全停止供电和定时充电。由于重要数据已经储存到SRAM 102上，因此进入低电力模式时不需要定时充电或供电，可以减少充电电流。在另一实施例中，正常模式下数据控制器18会直接将重要数据透过SRAM 102进行存取，不重要的数据则透过DRAM 100存取。当进入低电力模式时由于重要数据已预先存入SRAM 102所以不需要另外搬迁数据。

在某些实施例中，DRAM 100的部分存储区段也可定义为低电力模式时的供电地址，例如存储区段1016。在低电力模式下只会维持低电力模式时的供电地址的存储区段1016供电和充电而不会对剩余的存储区段1012、1008和1002供电和充电。这个方法不需事先移动存储区段1016的重要数据但会耗费电流对存储区段1016充电。

回到正常模式后，电力控制器16会正常供电给DRAM 100和SRAM 102的所有存储区段。在一实施例中，数据控制器18会从SRAM 102存储区段的SRAM存储单元1020将重要数据移回DRAM 100的DRAM存储单元1002、1008、1012、和1016，并对DRAM 100定时充电以维持内部储存的数据。在另一实施例中，当存储装置1回到正常模式时，重要数据会持续保存在SRAM 102之内。

图3为本发明实施例中另一种电力控制方法3的流程图，使用图1和图2的存储装置1。电力控制方法3可以透过电力控制器16内的逻辑电路或以程序码的形式实现。

在开机后电力控制器16便会执行电力控制方法3(S300)。首先电力控制器16会定时判断存储装置1的电力模式(S302)，例如每10秒判断一次电力模式。上述电力模式可由一或多个外部CPU、处理器、或控制器发出的指令而改变。例如当不使用或不需要存储装置1超过一段预定时间，例如超过2分钟之后，外部CPU即可对存储装置1发出进入低电力模式，例如深度省电模式(deep power down，下称DPD)的指令。当包括存储装置1的可穿戴设备开机、或使用者触碰穿戴设备开机、或一背景应用程序触发唤醒存储装置1时，外部CPU即可对存储装置1发出进入正常模式的指令。

当数据控制器18判断电力模式为低电力模式时首先会将DRAM 100内某些重要数据透过数据总线储存至SRAM 102(S304)上然后才进入低电力模式，完全停止对(部分或全部)DRAM 100供电和定时充电(S306)。由于(部分或全部)DRAM 100不需供电所以电池续航力可提升。

当数据控制器18判断电力模式为正常模式时首先会回复DRAM 100的供电，接着将SRAM 102内储存的重要数据透过数据总线搬回DRAM 100并定时充电DRAM100(S308)，藉此继续使用重要数据执行相关应用程序。

电力控制方法3到此即结束(S310)。

图1到图3揭露的存储装置1和其电力控制方法3通过在存储装置1中加入SRAM102，在低电力模式时可将重要数据保存在不需充电的SRAM 102，且在正常模式时可将重要数据搬回DRAM 100继续使用，或是让重要数据继续储存在SRAM102内不用再进行搬迁，增加电池续航力，同时不需牺牲存储装置1的运作效能。

本领域技术人员可更理解说明书中所述的各个逻辑区块、模块、处理器、执行装置、电路和演算法步骤可由电路硬件(例如数字实现硬件、模拟实现硬件，或两者的结合，其可由来源码或其它相关技术加以设计实现)，使用指令的各种形式的程序码或设计码(这里可另外称为软件或软件模块)，或上述两者的结合而加以实现。为了清楚显示上述软件和硬件的互换性，说明书描述的各种图示元件、区块、模块、电路、及步骤通常以其功能进行描述。这些功能要以软件或硬件实现会会和完整系统的特定应用和设计限制有关。本领域技术人员可针对每个特定应用而以各种方式实现描述的功能，但是实现方式的决定不会偏离本发明的精神和范围。

另外，本发明描述的各种逻辑区块、模块、以及电路可以使用集成电路(集成电路，IC)实现或由接入终端或存取点执行。集成电路可包括通用处理器、数字信号处理器(Digital Signal Processor，DSP)、特定应用集成电路(Application SpecificIntegrated Circuit，ASIC)、可程序规划逻辑元件(Field Programmable Gate Array，FPGA)或其它可程控逻辑元件、离散式逻辑电路或晶体管逻辑闸、离散式硬件元件、电性元件、光学元件、机械元件或用于执行本发明所描述的执行的功能的其任意组合，其可执行集成电路内驻、外部，或两者皆有的程序码或程序指令。通用处理器可以为微处理器，或者，该处理器可以为任意商用处理器、控制器、微处理器、或状态机。处理器也可由计算装置的结合加以实现，例如DSP和微处理器、多个微处理器、一或多个微处理器以及DSP核心、或其它各种设定的结合。

本领域技术人员可理解本发明揭露程序步骤的特定顺序或序列仅为举例。根据设计偏好，本领域技术人员可理解只要不偏离本发明的精神和范围，本发明揭露程序步骤的特定顺序或序列可以以其它顺序重新排列。本发明实施例的方法和要求所伴随的各种步骤顺序只是举例，而不限定于本发明揭露程序步骤的特定顺序或序列。

所述的方法或演算法步骤可以以硬件或处理器执行软件模块，或以两者结合的方式实现。软件模块(例如包括可执行指令和相关数据)及其它数据可内驻于数据存储器之内，如RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、暂存器、硬盘、软盘、光盘、或是任何其它机器可读取(如电脑可读取)储存媒体。数据储存媒体可耦接至机器，如电脑或处理器(其可称为“处理器”)，处理器可从储存媒体读取及写入程序码。数据储存媒体可整合至处理器。处理器和储存媒体可内驻ASIC之内。ASIC可内驻在用户设备。或者处理器和储存媒体可以以离散元件的形式驻在用户设备之内。另外，适用的电脑程序产品可包括电脑可读取媒体，包括关于一或多个揭露书揭露的程序码。在一些实施例中，适用的电脑程序产品可包括封装材料。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视申请专利范围所界定者为准。

Claims (12)

1.一种存储装置，其特征在于，包括：

一动态随机存取存储器DRAM；

一静态随机存取存储器SRAM；

一数据总线，耦接所述DRAM和所述SRAM，传送一数据；

一地址总线，耦接所述DRAM和所述SRAM，传送一存储器地址；以及

一指令线，耦接所述DRAM和所述SRAM，传送一指令；

一数据控制器，耦接所述DRAM和所述SRAM，判断所述数据的重要性，以及判断所述存储装置的一电力模式；

一电力控制器，依据所述电力模式，对上述DRAM供电和充电，及/或对上述SRAM供电；

当所述电力模式为一低电力模式时，所述电力控制器对所述DRAM的对应在所述存储器地址的至少一存储区段的一者供电和充电，但不对所述至少一存储区段的其他剩余者供电和充电。

2.如权利要求1所述的存储装置，其特征在于：

当所述数据的所述重要性为重要数据时，所述数据控制器将所述数据储存至所述SRAM。

3.如权利要求1所述的存储装置，其特征在于：

当所述数据的所述重要性为非重要数据时，所述数据控制器将所述数据储存至所述DRAM。

4.如权利要求1所述的存储装置，其特征在于：

当所述电力模式为一正常模式时，将所述SRAM储存的重要数据储存至所述DRAM，以及一电力控制器对所述DRAM充电。

5.如权利要求1所述的存储装置，其特征在于，所述数据总线串连耦接所述DRAM和所述SRAM。

6.如权利要求1所述的存储装置，其特征在于，所述SRAM为一自锁电路，记录一存储数据。

7.一种电力控制方法，其特征在于，适用于包括一DRAM、一SRAM、一数据控制器、以及一电力控制器的一存储装置，包括：

通过所述数据控制器判断所述存储装置的一电力模式；依据所述电力模式，对上述DRAM供电和充电，及/或对上述SRAM供电；

当所述电力模式为一低电力模式时，对所述DRAM的对应在所述存储器地址的至少一存储区段的一者供电和充电，但不对所述至少一存储区段的其他剩余者供电和充电。

8.如权利要求7所述的电力控制方法，其特征在于，更包括：

当所述数据的重要性为非重要数据时，将所述数据储存至所述DRAM。

9.如权利要求7所述的电力控制方法，其特征在于，更包括：

当所述电力模式为一正常模式时，将所述SRAM储存的重要数据储存至所述DRAM，以及一电力控制器对所述DRAM充电。

10.如权利要求7所述的电力控制方法，其特征在于，所述存储装置更包括：

一数据总线，耦接所述DRAM和所述SRAM，传送一存储数据；

一地址总线，耦接所述DRAM和所述SRAM，传送一存储器地址；以及

一指令线，耦接所述DRAM和所述SRAM，传送一指令。

11.如权利要求10所述的电力控制方法，其特征在于，所述数据总线串连耦接所述DRAM和所述SRAM。

12.如权利要求7所述的电力控制方法，其特征在于，所述SRAM为一自锁电路，记录一存储数据。

Images