KR102593418B1 - 메모리 제어기와 메모리 사이의 리프레시 타이머 동기화 - Google Patents

메모리 제어기와 메모리 사이의 리프레시 타이머 동기화 Download PDF

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Abstract

메모리 제어기는, DRAM이 리프레시 사이클들을 셀프-트리거하는 셀프-리프레시 동작 모드로 전이하기 전에 가장-최근 메모리-제어기-트리거된 리프레시 사이클이 발생했을때의 표시를 DRAM에 통신하도록 구성된다.

Description

메모리 제어기와 메모리 사이의 리프레시 타이머 동기화
[0001] 이 출원은 인용에 의해 본원에 포함되는, 2015년 10월 1일에 출원된 미국 가 출원 번호 62/236,008호의 이익을 주장하는 2016년 8월 24일에 출원된 미국 출원 번호 15/246,371호에 대해 우선권을 주장한다.
[0002] 이 출원은 메모리들, 및 보다 구체적으로 메모리 제어기와 대응하는 메모리 사이의 리프레시(refresh) 타이머 동기화에 관한 것이다.
[0003] DRAM(dynamic random access memory)은, 각각의 메모리 셀이 단지 액세스 트랜지스터 및 캐패시터만을 요구하기 때문에 비교적 싸다. 그에 반해서, SRAM(static random access memory)은 메모리 셀당 적어도 6개의 트랜지스터들을 요구하고 따라서 더 비싸다. 그러므로, DRAM은 많은 전자 디바이스들, 이를테면 스마트폰들에서 대량 저장을 위한 선정 메모리이다. DRAM이 상당히 덜 비싸지만, 각각의 메모리 셀에 사용되는 비교적 작은 캐패시터는 시간에 따라 전하를 누설하여, 메모리 셀의 콘텐츠를 주기적으로 리프레시하는 것이 필요하다. DRAM에 대한 리프레시 사이클에서, 메모리 셀의 캐패시터가 적절히 재충전될 수 있도록 메모리 셀의 콘텐츠가 판독된다. DRAM이 자신의 리프레시 스케줄에 따라 정규적으로 리프레시하는 것이 중요하거나 또는 자신의 메모리 콘텐츠가 손실될 수 있다.
[0004] 요구된 리프레시 간격에 따른 리프레시 동작들의 시행은 메모리 제어기에 의해 수행될 수 있고, 메모리 제어기는 호스트 프로세서와 대응하는 DRAM 사이의 인터페이스로서 작용한다. 종래의 데스크톱 및 관련된 애플리케이션들에서, 메모리 제어기는 통상적으로 DRAM 집적 회로들을 수용하는 메모리 슬롯들과 연관된 별개의 집적 회로에 포함된다. 그런 독립형 메모리 제어기는 호스트 프로세서와 무관하게 정상 동작 동안 전력을 인가받은 채로 있을 수 있다. 그러나, 현재 모바일 디바이스 애플리케이션들, 이를테면 스마트폰들에서, 메모리 제어기는 호스트 프로세서와 함께 SoC(system-on-a-chip)에 통합된다. SoC에 의한 전력 소비를 감소시키는 것은, 고객들이 그들의 디바이스들을 지속적으로 재충전하기를 원하지 않기 때문에 스마트폰 설계에서 주 목표이다. 따라서, 모바일 디바이스 SoC가, 메모리 제어기의 전력이 완전히 또는 부분적으로 다운되는 슬립(sleep) 모드를 구현하는 것이 일반적이다. 그러나, SoC에 대한 연관된 DRAM 집적 회로는 자신의 메모리 콘텐츠를 유지할 수 있도록 슬립 모드 동안 전력이 온으로 유지되어야 한다. 따라서, 모바일 및 관련된 디바이스들에서 DRAM에 대한 리프레시 스케줄링은 활성 동작 모드 동안 메모리 제어기에 의해 그리고 유휴상태 또는 슬립 동작 모드 동안 DRAM 자체에 의해 제어된다. 2개의 타입들의 리프레시 스케줄링 관리 사이를 구별하기 위해, 메모리-제어기-관리 리프레시 스케줄링은 "리프레시 모드"의 동작으로서 나타내질 수 있는 반면, DRAM-제어 리프레시 스케줄링은 "셀프-리프레시 모드"의 동작으로 나타내질 수 있다.
[0005] 모바일 디바이스들에서 리프레시 스케줄링의 이런 분할된 제어는 SoC가 슬립 모드에 진입함으로써 전력을 절약하는 것을 허용하지만, 이는 리프레시 사이클들의 불필요한 트리거링과 연관된다. 예컨대, 리프레시 동작 모드 동안, DRAM은 리프레시 스케줄 타이밍의 추적을 유지하지 않는데, 그 이유는 그것이 메모리 제어기에 의해 관리되기 때문이다. 따라서, 셀프-리프레시 동작 모드의 재개 시, DRAM은 리프레시 동작을 트리거한다. 그러나, 메모리 제어기는, 셀프-리프레시 모드로의 전이 시 DRAM에 의한 리프레시 동작의 자동적인 트리거링이 불필요하도록, 셀프-리프레시 동작 모드로의 핸드오프 이전에만 리프레시 동작을 트리거했을 수 있다. 유사하게, 메모리 제어기는 리프레시 동작 모드의 재개 및 셀프-리프레시 모드의 종료 시 리프레시 동작을 트리거한다. DRAM에서 최종 리프레시 사이클의 타이밍에 따라, 리프레시 모드로의 전이 시 메모리 제어기에 의한 리프레시 동작의 자동적인 트리거링은 또한 불필요할 수 있다. 이들 불필요한 리프레시 사이클들은 불필요하게 전력을 소비한다. 게다가, 이들 불필요한 리프레시 사이클들은, 리프레시 사이클이 완료될 때까지 DRAM이 판독 및 기록 액세스에 대해 이용가능하지 않기 때문에, 메모리 레이턴시(latency)를 증가시킨다. 증가된 레이턴시 및 전력 소비의 이런 문제는 전력 소비를 최소화하기 위해 더 빈번하게 슬립 모드에 진입하도록 제작된 현대 SoC들에서 더 악화된다.
[0006] 따라서, 메모리 제어기 및 메모리 자체 둘 모두가 리프레시 스케줄링을 제어할 수 있는 시스템들에서 개선된 리프레시 스케줄링에 대한 기술이 필요하다.
[0007] 개선된 리프레시 스케줄링을 제공하기 위해, 가장-최근-메모리-제어기-트리거된 리프레시 사이클이 슬립 동작 모드에 진입하기 전에 메모리 제어기에 의해 트리거되었을 때를 메모리 제어기의 대응하는 DRAM에게 알리도록 구성된 메모리 제어기가 제공된다. 이어서, 이 정보가 주어지면, 메모리 제어기가 슬립 동작 모드에 있는 동안 DRAM은 이에 따라 셀프-리프레시 사이클을 스케줄링할 수 있다. 따라서, DRAM은, 리프레시 간격이 가장-최근-메모리-제어기-트리거된 리프레시 사이클의 트리거링으로부터 만료될 때까지 셀프-리프레시 사이클을 트리거링하는 것이 방지된다.
[0008] 유사하게, DRAM은, 메모리 제어기가 슬립 동작 모드로부터 활성 동작 모드로 전이할 시 가장-최근 셀프-리프레시 사이클이 DRAM에 의해 트리거된 때를 메모리 제어기에게 알리도록 구성된다. 이어서, 이에 따라 메모리 제어기는 활성 동작 모드 동안 후속 메모리-제어기-트리거된 리프레시 사이클을 스케줄링할 수 있다. 따라서, 메모리 제어기는 가장-최근 셀프-리프레시 사이클의 트리거링으로부터 셀프-리프레시 간격의 만료 때까지 리프레시 사이클을 트리거링하는 것이 방지된다.
[0009] 메모리 제어기는 또한, 최종 리프레시 사이클이 트리거될 때에 관한 정보를 DRAM에게 제공하는 것 이외에, DRAM의 온도에 관한 정보를 DRAM에게 제공할 수 있다. 이어서, DRAM은 온도 측정에 대한 응답으로 메모리 제어기로부터 DRAM으로 송신되는 리프레시 사이클의 남은 부분을 감소시킬 수 있다.
[0010] 도 1은 본 개시내용의 양상에 따른 셀프-리프레시 동작 모드의 진입 동안 메모리 제어기 및 DRAM을 예시한다.
[0011] 도 2는 본 개시내용의 양상에 따른 셀프-리프레시 동작 모드의 탈출 동안 메모리 제어기 및 DRAM을 예시한다.
[0012] 도 3a는 본 개시내용의 양상에 따른 DRAM에 대한 메모리-제어기-제어 리프레시 모드로부터 DRAM에 대한 셀프-리프레시 모드로의 전이에 대한 동작 방법에 대한 흐름도이다.
[0013] 도 3b는 본 개시내용의 양상에 따른 DRAM에 대한 셀프-리프레시 모드로부터 DRAM에 대한 메모리-제어기-제어 리프레시 모드로의 전이에 대한 동작 방법에 대한 흐름도이다.
[0014] 도 4는 본 발명의 양상에 따른 도 1 및 도 2의 메모리 제어기 및 DRAM을 포함하는 디바이스를 예시한다.
[0015] 본 개시내용의 실시예들 및 이들의 장점들은 뒤따르는 상세한 설명을 참조함으로써 가장 잘 이해된다. 유사한 참조 번호들이 도면들 중 하나 또는 그 초과에 예시된 유사한 엘리먼트들을 식별하는데 사용되는 것이 인지되어야 한다.
[0016] 이제 도면들을 참조하면, MC(100)가 슬립 동작 모드에 진입하는 반면 DRAM(105)이 자신의 리프레시 사이클들을 관리하는 셀프-리프레시 동작 모드로의 진입 동안 SoC 메모리 제어기(MC)(100) 및 DRAM 집적 회로(105)가 도 1에 도시된다. 실시예에서, MC(100)는, 최종 액세스(판독 또는 기록 동작)가 DRAM(105)에서 수행될 때로부터 유휴상태 기간을 타이밍하는 트래픽 유휴상태 타이머(110)를 포함한다. 유휴상태 기간이 유휴상태 임계치를 초과하지 않으면, MC(100)는, MC(100)가 DRAM(105)의 리프레시 사이클들의 스케줄링을 제어하는 리프레시 동작 모드에서 계속 동작한다. 그렇게 하기 위해, MC(100)는 DRAM(105)에 대한 최종 메모리-제어기-트리거된 리프레시 사이클로부터의 지연을 타이밍하는 리프레시 타이머(115)를 포함한다. 지연이 DRAM(105)에 대한 리프레시 간격과 동일하면, 리프레시 타이머(115)는 리프레시 커맨드(cmd)(120)를 커맨드 스케줄러(125)에게 어서팅(assert)한다. 응답으로, 커맨드 스케줄러(125)는 리프레시 사이클을 수행하기 위해 리프레시 회로(135)를 트리거하도록 DRAM(105)의 커맨드 디코더(130)에게 커맨드한다. 이런 방식으로, 리프레시 타이머(115)는 리프레시 동작 모드 동안 리프레시 간격에 의해 결정된 레이트(rate)로 DRAM(105)의 리프레시 사이클을 주기적으로 트리거한다.
[0017] 유휴상태 임계치가 활동 부족으로 인해 초과되었다는 것을 표시하는 트래픽 유휴상태 타이머(110) 타임아웃이 발생하면, 트래픽 유휴상태 타이머(110)는 셀프-리프레시 커맨드(cmd)(150)를 커맨드 스케줄러(125)에게 어서팅할 수 있다. 차례로, 커맨드 스케줄러(125)는 셀프-리프레시 동작 모드에 진입할 것을 DRAM(105)에게 커맨드하도록 커맨드 디코더(130)에게 커맨드한다. 동시에, 트래픽 유휴상태 타이머(110)는 셀프-리프레시 커맨드(150)를 어서팅하고, 또한 최종 메모리-제어기-트리거된 리프레시 사이클이 발생한 때를 DRAM(105)에게 알리기 위해 DRAM(105)의 모드 레지스터(140)에 기록하도록 리프레시 타이머(115)를 트리거한다. 이런 통신은, 최종(가장-최근) 메모리-제어기-트리거된 리프레시 사이클 또는 현재 리프레시 간격에 남은 시간 이후 만료된 시간을 모드 레지스터(140)에 기록하는 리프레시 타이머(115)에 의해 수행될 수 있다. 대안적으로, 리프레시 타이머(115)는, 가장-최근-메모리-제어기-트리거된 리프레시 사이클 이후 현재 리프레시 간격의 남은 부분(만약 있다면)을 디지털화할 수 있다. 예컨대, 리프레시 타이머(115)는 현재 리프레시 간격의 남은 부분을 1/8의 증분으로 추정할 수 있도록 3-비트 디지털화를 사용할 수 있다. 대안적으로, 리프레시 타이머(115)는 4-비트 디지털화(1/16의 증분들) 또는 더 낮거나 더 높은 차수의 디지털화를 사용할 수 있다. 다음 논의는, 일반성의 손실 없이, 리프레시 타이머(115)가 현재 리프레시 간격의 디지털화된 남은 부분을, 비교적 적은 비트들을 요구하고 따라서 대역폭 효과적이기 때문에 모드 레지스터(140)에 기록하는 것을 가정할 것이다.
[0018] 이어서, DRAM(105)은 모드 레지스터(140)로부터의 현재 리프레시 간격의 디지털화되고 추정된 남은 부분을 셀프-리프레시 타이머(145)에 로딩함으로써 셀프-리프레시 동작 모드에 진입할 수 있다. 예컨대, 현재 리프레시 간격의 1/8번의 남은 부분이 존재한다는 것을 리프레시 타이머(115)가 표시하였다면, 셀프-리프레시 타이머(145)는, DRAM 리프레시 회로(135)의 초기 DRAM-트리거된 셀프-리프레시 사이클을 트리거링하기 전에 리프레시 간격의 단지 1/8로 카운트 다운할 수 있다. 이런 초기 셀프-리프레시 사이클을 트리거링한 이후, 셀프-리프레시 타이머(145)는 후속 셀프-리프레시 사이클들의 트리거링을 위해 전체 리프레시 간격으로부터 카운트 다운할 것이다. 이어서, DRAM(105)은, SoC 메모리 제어기(100)가 정상 동작을 재개하고 슬립 모드를 탈출할 때까지 자신의 셀프-리프레시 사이클들을 관리할 것이다.
[0019] 리프레시 타이머(115)는 또한 리프레시 간격 동안 현재 온도 승수를 DRAM(105)에게 알릴 수 있다. DRAM 메모리 셀들의 캐패시터들로부터의 누설은 온도에 따라 증가한다. 그러므로, 메모리 제어기-트리거된 리프레시 사이클에 있든 DRAM에 의해 제어되는 셀프-리프레시 사이클에 있든, 온도 증가에 따라 리프레시 간격을 감소시키는 것이 유리할 수 있다. 현재 리프레시 간격의 남은 부분과 같이, 리프레시 간격의 이런 감소는 또한 특정 수의 비트들을 사용하여 디지털화될 수 있고 디지털화된 온도 승수에 의해 나타내질 수 있다. 예컨대, 온도 승수가 3-비트 수로 디지털화된 것을 가정하자. 실온에서, 디지털화된 온도 승수는, 리프레시 간격의 감소가 표시되지 않는다는 점에서 1과 동일할 수 있다. 온도가 증가함에 따라, 디지털화된 온도 승수는 점진적으로 1로부터 감소할 수 있다. 따라서, 리프레시 타이머(115)는 또한, 메모리 제어기(100)에 의한 모드 레지스터(140)로의 리프레시 사이클의 남은 부분의 기록과 유사하게 DRAM(105)의 모드 레지스터(140) 또는 다른 레지스터(예시되지 않음)에 디지털화된 온도 승수를 기록할 수 있다.
[0020] SoC 메모리 제어기(100)가 정상(활성) 동작을 재개하기 위해 슬립 모드를 탈출하는 것에 대한 응답으로 셀프-리프레시 모드로부터 리프레시 동작 모드로의 전이 시, 셀프-리프레시 타이머(145)는 도 2에 도시된 바와 같이 현재 리프레시 간격의 디지털화된 남은 부분(만약 있다면)을 모드 레지스터(140)(또는 다른 적절한 레지스터)에 기록할 수 있다. 이어서, 리프레시 타이머(115)는 모드 레지스터(140)의 콘텐츠를 판독하여, 리프레시 모드로 전이 시 초기 리프레시 사이클에 대한 리프레시 간격의 남은 부분으로부터 카운트 다운할 수 있다. 모드 레지스터(140)로부터 판독을 통해 통지된 바와 같이 어떤 부분이 남아있는지에 따라 리프레시 타이머(115)가 초기 리프레시 사이클을 트리거한 이후, 리프레시 타이머(115)는, 셀프-리프레시 동작 모드로의 다른 전이까지, 임의의 후속 메모리-제어기-트리거된 리프레시 사이클들에 대한 전체 리프레시 간격을 사용하여 카운트 다운할 것이다. 셀프-리프레시 타이머(145)가 또한 현재 디지털화된 온도 승수를 모드 레지스터(140) 또는 다른 유사한 레지스터에 기록할 수 있다는 것을 주목하라. 이어서, 리프레시 타이머(115)는 모드 레지스터(140)로부터의 남은 리프레시 간격 부분과 함께 이 승수를 사용할 것이다. 예컨대, 최종 DRAM-트리거된 리프레시 사이클이 리프레시 간격의 1/2 전에 발생하였다는 것을 모드 레지스터(140)가 표시하는 것을 가정하자. 온도 승수가 상승된 DRAM 온도로 인해 1/2인 것을 DRAM(105)이 표시하면, 리프레시 타이머(115)는 상승된 온도로부터의 감소로 인해 디폴트(실온) 리프레시 간격의 1/2이 아닌 디폴트 리프레시 간격의 1/4로부터 카운트 다운할 것이다.
[0021] 도 3a는 도 1에 대해 논의된 바와 같이 리프레시-모드가 셀프-리프레시 동작 모드로 가는 흐름도이다. 방법은, 메모리 제어기가 DRAM에 대한 현재 리프레시 사이클의 남은 부분을 여전히 가지는 동안, 메모리 제어기를 활성 동작 모드로부터 슬립 동작 모드로 전이시키는 동작(300)을 포함한다. 활성 모드로부터 슬립 동작 모드로 도 2의 메모리 제어기(100)의 전이는 동작(300)의 예이다. 방법은 메모리 제어기로부터, 슬립 동작 모드로 전이하기 전에 현재 리프레시 사이클의 남은 부분을 DRAM에 통신하는 동작(305)을 더 포함한다. 현재 리프레시 사이클의 남은 부분을 식별하는 리프레시 타이머(115)에 의한 모드 레지스터(140)로의 기록은 동작(305)의 예이다. 마지막으로, 방법은 현재 리프레시 사이클의 남은 부분의 DRAM에서의 카운트다운에 대한 응답으로 DRAM의 셀프-리프레시 사이클을 트리거링하는 동작(310)을 포함한다. 셀프-리프레시 타이머(145)의 카운트다운 및 리프레시 회로(135)에 의한 셀프-리프레시 사이클의 후속 트리거링은 동작(310)의 예이다.
[0022] 도 3b는 리프레시 동작 모드로부터 셀프-리프레시 동작 모드로 진입하기 위한 방법을 도시하는 흐름도이다. 방법은 메모리 제어기를 슬립 동작 모드로부터 활성 동작 모드로 전이시키는 동작(315)을 포함한다. 슬립 동작 모드로부터 활성 동작 모드로 도 2의 메모리 제어기(100)의 전이는 동작(315)의 예이다. 방법은 또한 DRAM의 가장-최근 DRAM-트리거된 셀프-리프레시 이후 셀프-리프레시 간격의 남은 부분의 DRAM(dynamic random access memory)으로부터의 표시를 메모리 제어기에서 수신하는 동작(320)을 포함한다. 리프레시 타이머(115)에 의한 모드 레지스터(140)의 판독은 동작(320)의 예이다. 게다가, 방법은, 메모리 제어기에서, 셀프-리프레시 간격의 남은 부분을 카운팅 다운하는 동작(325)을 포함한다. 모드 레지스터(140)로부터 리트리빙(retrieve)된 셀프-리프레시 간격의 남은 부분의 리프레시 타이머(115)에 의한 카운팅 다운이 동작(325)의 예이다. 마지막으로, 방법은 셀프-리프레시 간격의 남은 부분의 카운팅 다운에 대한 응답으로 DRAM의 리프레시 사이클을 트리거링하는 메모리 제어기로부터의 동작(330)을 포함한다. DRAM(105)의 리프레시 사이클의 커맨드 스케줄러(125)에 의한 트리거링은 동작(330)의 예이다.
[0023] 메모리 제어기(100)는 도 4에 도시된 바와 같이 디바이스(400) 내의 SoC(system-on-a-chip)(405) 내에 통합될 수 있다. 디바이스(400)는 셀룰러 폰, 스마트 폰, PDA(personal digital assistant), 태블릿 컴퓨터, 랩톱 컴퓨터, 디지털 카메라, 핸드헬드 게이밍 디바이스 또는 다른 적절한 디바이스를 포함할 수 있다. SoC(405) 내의 메모리 제어기(100)는 시스템 버스(415)를 통해 DRAM(105)과 통신한다. SoC는 또한 시스템 버스(415)를 통해 주변 디바이스들(410), 이를테면 센서들과 통신한다. 디스플레이 제어기(425)는 또한 시스템 버스(415)에 커플링된다. 차례로, 디스플레이 제어기(425)는 디스플레이(435)를 구동하는 비디오 프로세서(430)에 커플링된다. SoC(405)는 또한 DRAM(105)의 온도를 모니터링하기 위해 DRAM(105) 내에 또는 가까이에 온도 센서(440)를 포함할 수 있다.
[0024] 본 개시내용과 관련하여 설명된 방법 단계들 또는 알고리즘은 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 2개의 조합으로 직접 구현될 수 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체상의 하나 또는 그 초과의 명령들 또는 코드에 저장될 수 있다. 예시적인 컴퓨터-판독가능 매체는 프로세서에 커플링되어, 프로세서는 컴퓨터-판독가능 매체로부터 정보를 판독하고, 컴퓨터-판독가능 매체에 정보를 기록할 수 있다. 대안적으로, 컴퓨터-판독가능 매체는 프로세서와 일체형일 수 있다.
[0025] 당업자들이 이제 당면의 특정 애플리케이션을 인지하고 이에 따를 것이기 때문에, 많은 수정들, 대체들 및 변형들은 본 개시내용의 범위에서 벗어나지 않고 본 개시내용의 재료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 그리고 이들에 대해 이루어질 수 있다. 이를 고려하여, 본 개시내용의 범위는, 이들이 단지 본 개시내용의 일부 예들이기 때문에, 본원에 예시되고 설명된 특정 실시예들의 범위로 제한되지 않아야 하고, 오히려 이후에 첨부된 청구항들 및 청구항들의 기능적 등가물들의 범위와 완전히 정합하여야 한다.

Claims (20)

  1. 메모리 제어기에 의해 수행되는 방법으로서,
    상기 메모리 제어기를 슬립(sleep) 동작 모드로부터 활성 동작 모드로 전이(transitioning)시키는 단계;
    상기 메모리 제어기에서, DRAM의 가장-최근 DRAM-트리거된 셀프(self)-리프레시(refresh) 이후 셀프-리프레시 간격의 남은 부분의 표시를 수신하는 단계 ― 상기 남은 부분은 상기 셀프-리프레시 간격보다 작음 ―;
    상기 메모리 제어기에서, 상기 셀프-리프레시 간격의 남은 부분을 타이밍(timing)하는 단계;
    상기 메모리 제어기로부터, 상기 셀프-리프레시 간격의 남은 부분의 타이밍에 대한 응답으로 상기 DRAM의 초기 리프레시 사이클을 트리거링하는 단계;
    상기 메모리 제어기에 대한 유휴상태 기간을 타이밍하는 단계; 및
    상기 유휴상태 기간의 타이밍이 임계치를 초과하는 것에 대한 응답으로, 상기 메모리 제어기를 상기 활성 동작 모드로부터 다시 상기 슬립 동작 모드로 전이시키는 단계
    를 포함하는,
    메모리 제어기에 의해 수행되는 방법.
  2. 제1 항에 있어서,
    상기 메모리 제어기에서 상기 셀프-리프레시 간격의 남은 부분을 수신하는 것은 상기 DRAM의 레지스터로부터 상기 표시를 판독하는 것을 포함하는,
    메모리 제어기에 의해 수행되는 방법.
  3. 제1 항에 있어서,
    상기 초기 리프레시 사이클의 트리거링 이후, 리프레시 간격에 따라 주기적으로 상기 DRAM의 부가적인 메모리-제어기-트리거된 리프레시 사이클들을 트리거링하는 단계를 더 포함하는,
    메모리 제어기에 의해 수행되는 방법.
  4. 제3 항에 있어서,
    상기 리프레시 간격은 상기 셀프-리프레시 간격과 동일한,
    메모리 제어기에 의해 수행되는 방법.
  5. 제1 항에 있어서,
    상기 DRAM의 온도 표시에 대한 응답으로 상기 셀프-리프레시 간격의 남은 부분을 감소시키는 단계를 더 포함하는,
    메모리 제어기에 의해 수행되는 방법.
  6. 메모리 제어기로서,
    DRAM(dynamic random access memory)에 의해 트리거된 가장-최근 셀프-리프레시 사이클이 발생한 때에 대한 상기 DRAM으로부터의 표시에 대한 응답으로 셀프-리프레시 간격의 부분을 타이밍하도록 구성된 리프레시 타이머 ― 상기 셀프-리프레시 간격의 부분은 상기 셀프-리프레시 간격보다 작음 ―; 및
    상기 리프레시 타이머에 의한 상기 셀프-리프레시 간격의 부분의 타이밍에 대한 응답으로 상기 DRAM의 초기 메모리-제어기-트리거된 리프레시 사이클을 트리거하도록 구성된 커맨드 스케줄러(command scheduler)
    를 포함하고,
    상기 리프레시 타이머는, 상기 메모리 제어기가 슬립 모드에 진입하여야 한다는 결정에 대한 응답으로 현재 리프레시 간격의 남은 부분을 상기 DRAM의 모드 레지스터에 기록하도록 추가로 구성되는,
    메모리 제어기.
  7. 제6 항에 있어서,
    상기 리프레시 타이머는 상기 DRAM의 레지스터로부터의 표시를 판독하도록 구성되는,
    메모리 제어기.
  8. 제6 항에 있어서,
    상기 리프레시 타이머는 상기 초기 메모리-제어기-트리거된 리프레시 사이클의 트리거링 이후 리프레시 간격에 따라 주기적으로 부가적인 메모리-제어기-트리거된 리프레시 사이클들을 트리거하도록 추가로 구성되는,
    메모리 제어기.
  9. 제6 항에 있어서,
    상기 리프레시 타이머는 상기 DRAM의 온도 표시에 대한 응답으로 상기 셀프-리프레시 간격의 부분을 감소시키도록 추가로 구성되는,
    메모리 제어기.
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