KR20140076735A - 휘발성 메모리 장치 및 메모리 시스템 - Google Patents

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Abstract

휘발성 메모리 장치는 복수의 페이지들을 구비하는 메모리 셀 어레이 및 리프레쉬 제어 회로를 포함한다. 상기 리프레쉬 제어 회로는 상기 복수의 페이지들 중 데이터 보유 시간이 노멀 셀보다 작은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들의 수에 기초한 리프레쉬 정보 신호에 따라 리프레쉬 인터벌(tREFI)을 조절하고, 상기 조절된 리프레쉬 인터벌(refresh interval; tREFI)에 기초하여 증가된 리프레쉬 사이클에 따라 상기 복수의 페이지들을 리프레쉬하되, 표준에서 정의된 리프레쉬 주기 내에서 상기 위크 페이지들은 적어도 두 번 리프레쉬한다.

Description

휘발성 메모리 장치 및 메모리 시스템{Volatile memory devices and memory systems}
본 발명은 메모리 분야에 관한 것으로서, 보다 상세하게는 휘발성 메모리 장치 및 메모리 시스템에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. 휘발성 메모리 장치의 메모리 셀이 표준에서 정의된 리프레쉬 주기보다 짧은 데이터 보유 시간(Retention Time)을 가지는 경우, 상기 메모리 셀을 포함하는 메모리 셀 로우는 리던던시 셀(Redundancy Cell) 로우로 교체되어야 한다. 한편, 메모리 셀의 사이즈가 감소됨에 따라, 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 메모리 셀의 수가 증가하고, 이에 따라, 리던던시 셀의 수가 증가하여야 하는 문제가 있다.
본 발명의 일 목적은 적응적으로 리프레쉬 인터벌을 조절할 수 있는 휘발성 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 적응적으로 리프레쉬 인터벌을 조절할 수 있는 메모리 시스템을 제공하는데 있다.
상기 본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 휘발성 메모리 장치는 복수의 페이지들을 구비하는 메모리 셀 어레이 및 리프레쉬 제어 회로를 포함한다. 상기 리프레쉬 제어 회로는 상기 복수의 페이지들 중 데이터 보유 시간이 노멀 셀보다 작은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들의 수에 기초한 리프레쉬 정보 신호에 따라 리프레쉬 인터벌(tREFI)을 조절하고, 상기 조절된 리프레쉬 인터벌(refresh interval; tREFI)에 기초하여 증가된 리프레쉬 사이클에 따라 상기 복수의 페이지들을 리프레쉬하되, 표준에서 정의된 리프레쉬 주기 내에서 상기 위크 페이지들은 적어도 두 번 리프레쉬한다.
실시예에 있어서, 상기 리프레쉬 제어 회로는 상기 위크 페이지들의 어드레스인 위크 페이지 어드레스들과 각각과 적어도 하나의 최상위 비트가 다른 페이지들의 리프레쉬 타이밍에 상기 위크 페이지지들을 리프레쉬할 수 있다.
실시예에 있어서, 상기 리프레쉬 제어 회로는 상기 위크 페이지들의 어드레스인 위크 페이지 어드레스들과 각각과 리프레쉬 로우 어드레스를 비교한 결과와 상기 위크 페이지 어드레스들 각각에서 적어도 하나의 최상위 비트를 제외한 축약된 위크 페이지 어드레스들 각각과 상기 리프레쉬 로우 어드레스에서 적어도 하나의 최상위 비트를 제외한 축약된 로우 어드레스를 비교한 결과에 기초하여 상기 리프레쉬 로우 어드레스의 적어도 하나의 최상위 비트를 선택적으로 반전하여 변경된 리프레쉬 로우 어드레스로 제공할 수 있다.
실시예에 있어서, 상기 리프레쉬 제어 회로는 상기 리프레쉬 정보 신호에 기초하여 상기 조절된 리프레쉬 인터벌에 상응하는 주기를 가지는 리프레쉬 펄스 신호를 생성하는 리프레쉬 펄스 생성기; 상기 리프레쉬 펄스 신호에 응답하여 상기 증가된 리프레쉬 사이클마다 카운팅 동작을 수행하여 리프레쉬 로우 어드레스를 생성하는 리프레쉬 카운터; 상기 위크 페이지들의 어드레스인 위크 페이지 어드레스들과 각각과 상기 리프레쉬 로우 어드레스를 비교하여 복수의 제1 매치신호들을 제공하고, 상기 위크 페이지 어드레스들 각각에서 적어도 하나의 최상위 비트를 제외한 축약된 위크 페이지 어드레스들 각각과 상기 리프레쉬 로우 어드레스에서 적어도 하나의 최상위 비트를 제외한 축약된 로우 어드레스를 비교하여 복수의 제2 매치신호들을 제공하는 복수의 비교부들; 상기 제1 매치 신호들과 상기 제2 매치신호들에 기초하여 제1 매치 신호와 제2 매치 신호를 제공하는 연산부; 상기 제1 매치 신호와 상기 제2 매치 신호에 기초하여 제1 선택 신호와 상기 리프레쉬 카운터의 동작을 상기 리프레쉬 인터벌 동안 중지시키는 홀트 신호를 제공하는 제어 신호 생성기; 및 상기 홀트 신호와 상기 제1 선택 신호에 응답하여 상기 리프레쉬 로우 어드레스의 적어도 하나의 최상위 비트를 선택적으로 반전하여 변경된 리프레쉬 로우 어드레스로 제공하는 어드레스 변경부를 포함할 수 있다.
상기 연산부는 상기 복수의 제1 매치 신호들을 논리합 연산하여 상기 제1 매치 신호로 제공하고, 상기 복수의 제2 매치 신호들을 논리합 연산하여 상기 제2 매치 신호로 제공할 수 있다.
상기 연산부는 상기 위크 페이지 어드레스들 중 적어도 하나와 상기 리프레쉬 로우 어드레스가 서로 일치하는 경우에 하이 레벨의 상기 제1 매치 신호를 제공하고, 상기 축약된 위크 페이지 어드레스들 중 적어도 하나와 상기 축약된 리프레쉬 로우 어드레스가 서로 일치하는 경우에 하이 레벨의 상기 제2 매치 신호를 제공할 수 있다.
상기 제어 신호 생성기는 상기 제1 매치 신호가 로우 레벨이고 상기 제2 매치 신호가 하이 레벨인 경우, 상기 홀트 신호와 상기 제1 선택 신호를 활성화시키고, 상기 홀트 신호는 상기 리프레쉬 인터벌 동안만큼 활성화되었다가 비활성화되고, 상기 어드레스 변경부는 상기 홀트 신호와 상기 제1 선택 신호가 활성화되는 경우에 상기 리프레쉬 로우 어드레스의 상기 적어도 하나의 최상위 비트를 반전시켜 상기 변경된 리프레쉬 로우 어드레스로 제공할 수 있다.
상기 어드레스 변경부는 상기 홀트 신호가 하이 레벨에서 로우 레벨로 천이하는 것에 응답하여 상기 제1 선택 신호의 레벨을 반전하여 제2 선택 신호로 제공하고, 상기 홀트 신호가 로우 레벨이거나, 하이 레벨인 경우에는 상기 제1 선택 신호의 레벨을 유지하여 상기 제2 선택 신호로 제공하는 선택 신호 생성기; 및 상기 제2 선택 신호에 응답하여 상기 리프레쉬 로우 어드레스의 상기 적어도 하나의 최상위 비트를 반전하여 상기 변경된 로우 어드레스로 제공하는 리프레쉬 로우 어드레스 출력부를 포함할 수 있다.
상기 리프레쉬 카운터는 상기 홀트 신호가 하이 레벨인 경우 카운팅 동작을 중지하고, 하이 레벨에서 로우 레벨로 천이하는 경우 상기 카운팅 동작 중지시의 리프레쉬 로우 어드레스부터 다시 카운팅 동작을 시작할 수 있다.
실시예에 있어서, 상기 휘발성 메모리 장치는 상기 위크 페이지들의 어드레스인 위크 페이지 어드레스들을 저장하는 위크 페이지 레지스터; 및 상기 위크 페이지 레지스터에 저장된 상기 위크 페이지들의 수에 기초하여 상기 리프레쉬 정보 신호를 생성하는 리프레쉬 정보 생성기를 구비하는 어드레스 저장부를 더 포함하고, 상기 메모리 셀 어레이들을 구성하는 복수의 뱅크 어드레스들의 정보를 저장하는 뱅크 어드레스 레지스터를 더 포함하고, 상기 리프레쉬 제어 회로는 상기 뱅크 어드레스 레지스터에 저장된 상응하는 뱅크에서 상기 위크 페이지들은 적어도 두 번 리프레쉬할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 메모리 시스템은 휘발성 메모리 장치; 및 상기 휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 휘발성 메모리 장치는 메모리 셀 어레이에 구비되는 복수의 페이지들 중 데이터 보유 시간이 노멀 셀보다 작은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들의 수에 기초한 리프레쉬 정보 신호를 상기 메모리 컨트롤러에 제공하고,
상기 메모리 컨트롤러는 상기 리프레쉬 정보 신호에 따라 리프레쉬 인터벌(tREFI)을 조절하고, 상기 조절된 리프레쉬 인터벌(refresh interval; tREF에 기초하여 증가된 리프레쉬 사이클에 따라 오토 리프레쉬 커맨드를 상기 휘발성 메모리 장치에 생성하고,
상기 휘발성 메모리 장치는 상기 증가된 오토 리프레쉬 커맨드에 따라 상기 복수의 페이지들을 리프레쉬하되 표준에서 정의된 리프레쉬 주기 내에서 상기 위크 페이지들은 적어도 두 번 리프레쉬한다.
실시예에 있어서, 상기 적어도 하나의 휘발성 메모리 장치는 메모리 모듈의 형태로 복수개 구비되고, 상기 휘발성 메모리 장치들 각각은 각각의 위크 페이지들의 수에 따른 각각의 리프레쉬 정보를 상기 메모리 컨트롤러에 제공할 수 있다.
상기 메모리 컨트롤러는 상기 각각의 리프레쉬 정보에 따른 개별적인 리프레쉬 인터벌로 상기 오토 리프레쉬 커맨드를 상기 휘발성 메모리 장치들 각각에 제공할 수 있다.
상기 메모리 컨트롤러는 동일한 리프레쉬 인터벌로 상기 오토 리프레쉬 커맨드를 상기 휘발성 메모리 장치들 각각에 제공할 수 있다.
상기 메모리 장치들 각각은 상기 동일한 리프레쉬 인터벌의 상기 오토 리프레쉬 커맨드에 응답하여 동일한 리프레쉬 사이클로 리프레쉬 동작을 수행하되 메모리 장치들 각각은 상기 각각의 리프레쉬 정보에 따라 상기 리프레쉬 동작을 개별적으로 스킵할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 위크 페이지들의 수에 따른 리프레쉬 정보 신호에 따라 오토 리프레쉬 커맨드의 인터벌이나 셀프 리프레쉬 인터벌을 적응적으로 조절하여 리프레쉬 주기 내에서 위크 페이지들을 적어도 두 번 리프레쉬함으로써 리프레쉬 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 리프레쉬 방법에 따른 리프레쉬 동작을 나타내는 도면들이다.
도 3은 본 발명의 실시예들에 따른 휘발성 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 어드레스 저장부의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예들에 따른 도 3의 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 복수의 비교부들 중 하나의 구성을 나타낸다.
도 7은 본 발명의 일 실시예들에 따른 도 5의 어드레스 변경부의 구성을 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 5의 리프레쉬 펄스 생성기의 구성을 나타낸다.
도 9는 본 발명의 다른 실시예들에 따른 도 5의 리프레쉬 펄스 생성기의 구성을 나타낸다.
도 10은 본 발명의 다른 실시예에 따른 도 3의 리프레쉬 제어 회로의 구성을 나타낸다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 11의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 13은 도 12의 메모리 컨트롤러에 의한 오토 리프레쉬 동작을 나타내는 타이밍도이다.
도 14는 본 발명의 다른 실시예에 따른 도 3의 리프레쉬 제어 회로의 구성을 나타낸다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 16a는 본 발명의 실시예들에 따른 도 15의 리프레쉬 타이머를 나타낸다.
도 16b는 본 발명의 실시예들에 따른 도 15의 리프레쉬 타이머를 나타낸다.
도 17은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법을 나타내는 흐름도이고, 도 2a 및 2b는 본 발명의 실시예들에 따른 리프레쉬 방법에 따른 리프레쉬 동작을 나타내는 도면들이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발며의 실시예들에 따른 휘발성 메모리 장치의 리프레쉬 방법에서, 메모리 셀 어레이에 구비되는 복수의 페이지들 중 데이터 보유 시간이 노멀 셀보다 짧은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들에 수에 기초한 리프레쉬 정보 신호에 따라 리프레쉬 인터벌 (refresh interval; tREFI)을 조절한다(S110). 예시적인 실시예에 있어서, 상기 리프레쉬 인터벌은 상기 휘발성 메모리 장치의 파워 다운 모드에서 자체적으로 수행되는 셀프 리프레쉬 수행시의 리프레쉬 인터벌일 수 있다. 다른 실시예에 있어서, 상기 리프레쉬 간격은 상기 휘발성 메모리 장치의 노말 액세스 모드에서 메모리 컨트롤러로부터의 커맨드에 의하여 수행되는 오토 리프레쉬 수행시의 리프레쉬 인터벌일 수 있다. 여기서 리프레쉬 인터벌은 어느 하나의 페이지(메모리 셀 로우)에 대한 리프레쉬와 다음 페이지에 대한 리프레시 간의 간격을 의미한다. 정해진 표준에 따르는 리프레쉬 주기 내에서 리프레쉬 인터벌을 감소시키면, 상기 정해진 표준에 따르는 리프레쉬 주기 내에서 수행되는 리프레쉬의 수인 리프레쉬 사이클을 증가하게 된다. 메모리 셀 어레이에 구비되는 복수페이지들에 대하여 조절된 리프레쉬 인터벌에 따라 리프레쉬를 수행하되, 상기 정해진 표준에 따르는 리프레쉬 주기 내에서 적어도 상기 위크 페이지들을 적어도 두 번 리프레쉬한다(S130).
일 실시예에서, 도 2a에 도시된 바와 같이 정해진 표준에 리프레쉬 주기(tREF) 내에서 리프레쉬 인터벌은 제1 리프레쉬 인터벌(tREFI1)일 수 있다. 하지만 본 발명의 실시예들에 따라 위크 페이지들의 수에 따라 정해진 표준에 따르는 리프레쉬 주기(tREF) 내에서 리프레쉬 인터벌을 감소시키면, 정해진 주기 내에서 리프레쉬 인터벌은 제2 리프레쉬 인터벌(tREFI2)일 수 있다. 리프레쉬 인터벌이 감소되면 리프레쉬 주기 내에서 리프레쉬 사이클이 증가하므로 증가된 리프레쉬 사이클들을 이용하여 위크 페이지들의 리프레쉬를 추가적으로 수행할 수 있다. 예를 들어, 리프레쉬 로우 어드레스(RA3)가 위크 페이지 어드레스에 해당하는 경우, 위크 페이지 어드레스(RA3)와 최상위 비트(MSB)만 다른 리프레쉬 로우 어드레스(RAP)의 리프레쉬 수행시에 한 번 더 위크 페이지 어드레스(RA3)에 대한 리프레쉬를 수행하고 다음에 리프레쉬 로우 어드레스(RAP)의 리프레쉬를 수행할 수 있다.
예를 들어 리프레쉬 로우 어드레스가 '000000000000'부터 '1111111111111'까지 순차적으로 증가하는 경우에 '0000000000010'의 리프레쉬 로우 어드레스(RA3)가 위크 페이지 어드레스인 경우에 '1000000000010'의 리프레쉬 로우 어드레스(RAP)의 리프레쉬 타이밍에 위크 페이지인 '0000000000010'의 리프레쉬를 한번 더 수행하고, 다음에 '1000000000010'의 리프레쉬 로우 어드레스(RAP)의 리프레쉬를 수행할 수 있다. 예를 들어, 최상의 비트가 "1"인 리프레쉬 로우 어드레스가 위크 페이지 어드레스인 경우가 최상위 비트가 "0"이과 나머지 비트들이 동일한 리프레쉬 로우 어드레스의 리프레쉬 타이밍에 먼저 리프레쉬하고, 나중에 자신의 리프레쉬 타이밍에 다시 리프레쉬하여 리프레쉬 주기 동안 적어도 두 번 리프레쉬될 수 있다.
도 3은 본 발명의 실시예들에 따른 휘발성 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 휘발성 메모리 장치(200)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 어드레스 저장부(225) 및 리프레쉬 제어 회로(300)를 포함할 수 있다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 휘발성 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라, 휘발성 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 휘발성 메모리 장치(200)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 메모리 장치일 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 생성기(297)로부터 변경된 리프레쉬 로우 어드레스(CREF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 변경된 리프레쉬 로우 어드레스(CREF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 휘발성 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 휘발성 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다. 또한, 제어 로직(210)은 리프레쉬 제어 회로(300)가 리프레쉬를 위한 변경된 리프레쉬 로우 어드레스(CREF_ADDR)를 생성하도록 리프레쉬 제어 회로(300)를 제어할 수 있다. 즉 제어 로직(210)은 휘발성 메모리 장치(200)의 파워 다운 모드에서 메모리 셀 어레이에 대한 셀프 리프레쉬가 수행되도록 리프레쉬 제어 회로(300)를 제어할 수 있다. 또한 제어 로직(210)은 휘발성 메모리 장치(200)의 노멀 동작 시에 메모리 컨트롤러로부터의 오토 리프레쉬 커맨드에 응답하여 메모리 셀 어레이에 대한 오토 리프레쉬가 수행되도록 리프레쉬 제어 회로(300)를 제어할 수 있다.
어드레스 저장부(225)는 메모리 셀 어레이를 구성하는 복수의 페이지들(메모리 셀 로우들) 중 데이터 보유 시간이 노멀 셀보다 짧은 적어도 하나의 위크 셀을 구비하는 위크 페이지들의 주소인 위크 페이지 어드레스들을 저장하고, 상기 저장된 위크 페이지들의 수에 기초한 리프레쉬 정보 신호(RI)를 리프레쉬 제어 회로(300)에 제공한다. 다른 실시예에 있어서는 어드레스 저장부(225)는 상기 리프레쉬 정보 신호(RI)를 메모리 컨트롤러에 제공할 수 있다. 메모리 컨트롤러는 이 리프레쉬 정보 신호(RI)에 기초하여 휘발성 메모리 장치(300)에 제공되는 오토 리프레쉬 커맨드의 인터벌을 조절할 수 있다.
리프레쉬 제어 회로(300)는 어드레스 저장부(225)에서 제공되는 위크 페이지 어드레스들(WEAK_ADDR) 및 리프레쉬 정보 신호(RI)에 기초하여 리프레쉬 인터벌(tREFI)을 조절(감소)하고, 상기 조절된 리프레쉬 인터벌에 따라 증가된 리프레쉬 사이클에 따라 메모리 셀 어레이에 구비되는 복수의 페이지들을 리프레쉬하되, 표준에서 정의된 리프레쉬 주기 내에서 상기 위크 페이지들은 적어도 두 번 리프레쉬할 수 있다.
실시예에 있어서, 어드레스 저장부(225)는 리프레쉬 제어 회로(300) 내부에 포함될 수 있다. 이러한 경우에 리프레쉬 정보 신호(RI)는 리프레쉬 제어 회로(300)로부터 메모리 컨트롤러에 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 어드레스 저장부의 구성을 나타내는 블록도이다.
도 4를 참조하면, 어드레스 저장부(225a)는 위크 페이지 레지스터(2251a) 및 리프레쉬 정보 생성기(2253a)를 포함하여 구성될 수 있다. 위크 페이지 레지스터(2251a)는 위크 페이지들의 어드레스인 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK)을 저장할 수 있다. 여기서 K는 2 이상이고 메모리 셀 어레이에 구비되는 페이지들의 수보다는 작은 정수이다. 리프레쉬 정보 생성기(2253a)는 어드레스 저장부(225a)에 저장된 위크 페이지들의 수에 기초하여 리프레쉬 정보 신호(RI)를 생성한다. 예를 들어, 메모리 셀 어레이가 모두 8K의 페이지들로 구성되고 위크 페이지들의 수가 1K 이하이면 리프레쉬 정보 신호(RI)는 "01"일 수 있다. 예를 들어, 위크 페이지들의 수가 1K 와 2K 사이이면, 리프레쉬 정보 신호(RI)는 "10"일 수 있다. 예를 들어 위크 페이지들의 수가 2K 이상이면, 리프레쉬 정보 신호(RI)는 "11"일 수 있다. 실시예에 따라, 위크 페이지 레지스터(2251a)는 전기적 프로그래머블 퓨즈 메모리, 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 원-타임 프로그래머블 메모리, 플래시 메모리 등과 같은 다양한 종류의 불휘발성 메모리 장치들로 구현될 수 있다.
리프레쉬 제어 회로(300)는 이러한 리프레쉬 정보 신호(RI)를 수신하고, 리프레쉬 정보 신호(RI)의 비트 값들에 따라서 적응적으로 리프레쉬 인터벌을 감소시키거나 리프레쉬 사이클을 증가시킬 수 있다.
예를 들어, 메모리 셀 어레이가 모두 8k의 페이지들로 구성되고 표준에서 정의된 리프레쉬 주기가 64ms라면, 리프레쉬 간격은 7.8us가 된다. 이 경우에 위크 페이지 레지스터(2251a)에 저장된 위크 페이지들의 수가 약 1k라면, 리프레쉬 간격은 64ms/(8k + 1k)= 6.9us가 된다. 즉 리프레쉬 제어 회로(300)는 리프레쉬 정보 신호(RI)가 "10"인 경우 리프레쉬 인터벌을 7.8us에서 6.9us로 감소시켜 리프레쉬 주기 동안에 1k의 리프레쉬 사이클을 증가시키고, 이렇게 증가된 리프레쉬 사이클들을 이용하여 위크 페이지들에 대한 리프레쉬를 한번 더 수행할 수 있다.
도 5는 본 발명의 일 실시예들에 따른 도 3의 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 5에서는 설명의 편의를 위하여 위크 페이지 레지스터(2251a)를 함께 도시하였다.
도 5를 참조하면, 리프레쉬 제어 회로(300a)는 리프레쉬 펄스 생성기(310), 리프레쉬 카운터(320), 복수의 비교부들(331~33K), 연산부(340a), 제어 신호 생성기(350a) 및 어드레스 변경부(360)를 포함하여 구성될 수 있다.
상기 리프레쉬 펄스 생성기(310)는 상기 리프레쉬 정보 신호(RI)를 수신하고, 상기 조절된 리프레쉬 인터벌에 상응하는 주기를 가지는 리프레쉬 펄스 신호(RCK)를 생성한다. 상기 리프레쉬 카운터(320)는 리프레쉬 펄스 신호(RCK)에 응답하여 증가된 리프레쉬 사이클마다 카운팅 동작을 수행하여 리프레쉬 로우 어드레스(REF_ADDR)를 생성한다. 복수의 비교부들(331~33K) 각각은 위크 페이지들의 어드레스인 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 각각과 상기 리프레쉬 로우 어드레스(REF_ADDR)를 비교하여 복수의 제1 매치신호들(MATCH11~MATCH1K)을 제공하고, 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 각각에서 적어도 하나의 최상위 비트를 제외한 축약된 위크 페이지 어드레스들 각각과 상기 리프레쉬 로우 어드레스(REF_ADDR)에서 적어도 하나의 최상위 비트를 제외한 축약된 로우 어드레스를 비교하여 복수의 제2 매치신호들(MATCH21~MATCH2K)을 제공한다.
연산부(340a)는 제1 매치신호들(MATCH11~MATCH1K)에 기초하여 제1 매치 신호(MATCH1)를 제공하고 제2 매치신호들(MATCH21~MATCH2K)에 기초하여 제2 매치 신호(MATCH2)를 제공한다. 연산부(340a)는 오어 게이트들(341a, 342a)을 포함할 수 있다. 오어 게이트(341a)는 제1 매치신호들(MATCH11~MATCH1K)에 대하여 오어 연산을 수행하여 제1 매치 신호(MATCH1)를 제공하고, 오어 게이트(342b)는 제2 매치 신호들((MATCH21~MATCH2K)에 대하여 오어 연산을 수행하여 제2 매치 신호(MATCH2)를 제공한다.
따라서 리프레쉬 로우 어드레스(REF_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 적어도 하나와 일치하는 경우에는 제1 매치 신호(MATCH1)가 하이 레벨이 되고, 리프레쉬 로우 어드레스와 축약된 리프레쉬 로우 어드레스들 중 적어도 하나와 일치하는 경우에는 제2 매치 신호(MATCH2)가 하이 레벨이 된다. 즉 리프레쉬 로우 어드레스(REF_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 모든 비트가 일치하는 경우에는 제1 매치 신호(MATCH1)와 제2 매치 신호(MATCH2)가 모두 하이 레벨이 되고, 리프레쉬 로우 어드레스(REF_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 적어도 하나의 최상위 비트를 제외한 나머지 비트들이 일치하는 경우에는 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 된다.
도 6은 본 발명의 실시예들에 따른 도 5의 복수의 비교부들 중 하나의 구성을 나타낸다.
도 6에서는 도 5의 복수의 비교부들(331~33K) 중 제1 비교부(331)의 구성을 나타낸다.
도 6을 참조하면, 제1 비교부(331)는 제1 위크 페이지 어드레스(WEAK_ADDR1)의 비트들(WA11~WA1N) 각각과 리프레쉬 로우 어드레스(REF_ADDR)의 비트들(RA1~RAN) 각각을 비교하는 복수의 비교기들(C1~CN)과 복수의 비교기들(C1~CN)들 중 최상위 비트들을 비교하는 비교기(CN)의 출력을 제외한 나머지 비교기들(C1~CN-1)의 출력을 앤드 연산하여 제2 매치 신호(MATCH21)를 제공하는 앤드 게이트(335) 및 제2 매치 신호(MATCH21)와 최상위 비트들을 비교하는 비교기(CN)의 출력을 앤드 연산하여 제1 매치 신호(MATCH11)를 제공하는 앤드 게이트(333)를 포함할 수 있다. 따라서 제1 매치 신호(MATCH11)는 제1 위크 페이지 어드레스(WEAK_ADDR1)의 비트들(WA11~WA1N) 각각과 리프레쉬 로우 어드레스(REF_ADDR)의 비트들(RA1~RAN) 각각이 모두 일치하는 경우에 하이 레벨이 되고, 제2 매치 신호(MATCH21)는 제1 매치 신호(MATCH11)는 제1 위크 페이지 어드레스(WEAK_ADDR1)의 비트들(WA11~WA1N) 각각과 리프레쉬 로우 어드레스(REF_ADDR)의 비트들(RA1~RAN) 중 최상위 비트를 제외한 나머지 비트들이 각각 일치하는 경우에 하이 레벨이 된다. 즉, 제2 매치 신호(MATCH21)가 하이 레벨이고, 제1 매치 신호(MATCH11)이 로우 레벨인 경우에 리프레쉬 로우 어드레스(REF_ADDR)는 제1 위크 페이지 어드레스(WEAK_ADDR1)와 최상위 비트만 다르다는 것을 알 수 있다.
다시 도 5를 참조하면, 제어 신호 생성기(350a)는 제1 및 제2 매치 신호들(MATCH1, MATCH2)을 디코딩하여 리프레쉬 카운터(320)의 동작을 리프레쉬 인터벌 동안 중지시키는 홀트 신호(HALT)와 리프레쉬 로우 어드레스(REF_ADDR)의 적어도 하나의 최상위 비트의 반전 여부를 결정하는 선택 신호(SEL1)를 생성한다. 제어 신호 생성기(350a)는 리프레쉬 로우 어드레스(REF_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 적어도 하나의 최상위 비트를 제외한 나머지 비트들이 일치하는 경우, 즉 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 되는 경우에 홀트 신호(HALT)를 하이 레벨로 인에이블 시키고, 제1 선택 신호(SEL1)를 하이 레벨로 인에이블 시킨다. 제어 신호 생성기(350a)는 다른 경우에는 홀트 신호(HALT)와 제1 선택 신호(SEL1)를 로우 레벨로 유지한다.
도 7은 본 발명의 일 실시예들에 따른 도 5의 어드레스 변경부의 구성을 나타낸다.
도 7을 참조하면, 어드레스 변경부(360)는 리프레쉬 로우 어드레스 출력부(361)와 선택 신호 생성기(368)를 포함한다. 선택 신호 생성기(368)는 홀트 신호(HALT)와 제1 선택 신호(SEL1)를 수신하고, 홀트 신호(HALT)의 천이에 따라서 선택적으로 제2 선택 신호(SEL1)를 반전하여 제2 선택 신호(SEL2)로 제공한다. 선택 신호 생성기(368)는 홀트 신호(HALT)가 하이 레벨에서 로우 레벨로 천이하는 경우에는 제1 선택 신호(SEL1)의 레벨을 반전하여 제2 선택 신호(SEL2)로 제공하고, 다른 경우에는 제1 선택 신호(SEL1)의 레벨을 유지하여 제2 선택 신호(SEL2)로 제공한다.
리프레쉬 로우 어드레스 출력부(361)는 리프레쉬 로우 어드레스(REF_ADDR)의 최상위 비트(RN)를 반전시키는 인버터(362), 제2 선택 신호(SEL2)에 응답하여 리프레쉬 로우 어드레스(REF_ADDR)의 최상위 비트(RN)와 인버터(362)의 출력 중 하나를 선택하여 변경된 리프레쉬 로우 어드레스(CREF_ADDR)의 최상위 비트(CRN)로 출력하는 멀티플렉서(363) 및 리프레쉬 로우 어드레스(REF_ADDR)의 나머지 비트들(RAN-1~RA1)을 버퍼링하여 변경된 리프레쉬 로우 어드레스(CREF_ADDR)의 해당하는 비트들(CRAN-1~CRA1)로 출력하는 복수의 인버터들(364, 365, 366, 367)을 포함할 수 있다.
따라서 리프레쉬 로우 어드레스(REF_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 적어도 하나의 최상위 비트를 제외한 나머지 비트들이 일치하는 경우, 즉 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 되는 경우에는 홀트 신호(HALT)는 하이 레벨이 되고 제1 선택 신호(SEL1)가 하이 레벨이 된다. 이에 따라 제2 선택 신호(SEL2)도 하이 레벨이 된다. 그러므로 리프레쉬 로우 어드레스 출력부(361)는 리프레쉬 로우 어드레스(REF_ADDR)의 최상위 비트(RAN)만을 반전하여 변경된 리프레쉬 로우 어드레스(CREF_ADDR)의 최상위 비트(RAN)로 출력한다.
홀트 신호(HALT)는 리프레쉬 인터벌 동안만큼 하이 레벨을 유지하므로 리프레쉬 카운터(320)는 즉 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 된 다음 리프레쉬 인터벌 동안 카운팅 동작을 멈추었다가 다시 카운팅 동작을 수행하게 된다. 이 때 리프레쉬 카운터(320)는 카운팅 동작 정지시의 리프레쉬 로우 어드레스부터 카운팅 동작을 다시 시작하게 된다. 즉 위크 페이지 어드레스와 최상위 비트만 다른 리프레쉬 로우 어드레스에서부터 카운팅 동작을 시작하게 되는데, 이 때도 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 된다. 하지만 홀트 신호(HALT)가 하이 레벨에서 로우 레벨로 천이하기 때문에 선택 신호 생성기(368)는 제1 선택 신호(SEL1)의 레벨을 반전시켜 제2 선택 신호(SEL2)로 제공한다. 따라서 제1 선택 신호(SEL1)가 하이 레벨이더라도 제2 선택 신호(SEL2)는 로우 레벨이 되므로 리프레쉬 로우 어드레스 출력부(361)는 리프레쉬 로우 어드레스(REF_ADDR)의 최상위 비트(RAN)를 반전하지 않고 변경된 리프레쉬 로우 어드레스(CREF_ADDR)의 최상위 비트(RAN)로 출력하게 된다. 따라서 도 2b에서와 같은 리프레쉬 동작이 수행될 수 있다.
도 8은 본 발명의 실시예들에 따른 도 5의 리프레쉬 펄스 생성기의 구성을 나타낸다.
도 8을 참조하면, 리프레쉬 펄스 생성기(310a)는 복수의 발진기들(311, 312, 313) 및 멀티플렉서(314)를 구비한다. 복수의 발진기들(311, 312, 313)은 서로 다른 주기를 가지는 리프레쉬 펄스 신호들(RCK1, RCK2, RCK3)을 발생한다. 멀티플렉서(314)는 리프레시 정보 신호(IR)에 응답하여 복수의 리프레쉬 펄스 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택하여, 리프레시 펄스 신호(RCK)로서 출력한다. 예를 들어, 리프레쉬 펄스 신호(RCK2)가 선택되면 리프레쉬 카운터(320)는 리프레쉬 주기 동안에 9k의 리프레쉬 사이클로 카운팅 동작을 수행할 수 있다.
도 9는 본 발명의 다른 실시예들에 따른 도 5의 리프레쉬 펄스 생성기의 구성을 나타낸다.
리프레쉬 펄스 생성기(310b)는 바이어스부(315) 및 발진기(316)를 구비한다. 바이어스부(315)는 리프레시 정보 신호(IR)에 응답하여 제어 전압(VCON)을 발생한다. 발진기(316)는 제어 전압(VCON)에 따라, 그 주기가 가변되는 리프레시 클럭 신호(RCK)를 발생한다.
도 10은 본 발명의 다른 실시예에 따른 도 3의 리프레쉬 제어 회로의 구성을 나타낸다.
도 10의 리프레쉬 제어 회로(300b)는 도 5의 리프레쉬 제어 회로(300a)와 연산부(340b)의 구성과 제어 신호 생성기(350b)의 동작에서 차이가 있이므로 이에 대하여 중점적으로 설명한다. 또한 도 10의 리프레쉬 제어 회로(300b)는 도 3의 어드레스 저장부(225)가 어드레스 저장부(225b)로 구성되는 경우에 채용될 수 있다.
도 10을 참조하면, 어드레스 저장부(225b)는 위크 페이지 어드레스들(WEAK_ADDR1~WEAF_ADDRK)을 저장하는 위크 페이지 레지스터(2251b)와 뱅크 어드레스 정보(BANK_ADDR)를 저장하는 뱅크 어드레스 레지스터(2252b)를 포함할 수 있다. 뱅크 어드레스 정보(BANK_ADDR)는 위크 페이지 어드레스들(WEAK_ADDR1~WEAF_ADDRK)에 해당하는 위크 페이지들이 포함되는 뱅크를 나타낼 수 있다. 복수의 비교부들(331~33K) 각각은 위크 페이지들의 어드레스인 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 각각과 상기 리프레쉬 로우 어드레스(REF_ADDR)를 비교하여 복수의 제1 매치신호들(MATCH11~MATCH1K)을 제공하고, 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 각각에서 적어도 하나의 최상위 비트를 제외한 축약된 위크 페이지 어드레스들 각각과 상기 리프레쉬 로우 어드레스(REF_ADDR)에서 적어도 하나의 최상위 비트를 제외한 축약된 로우 어드레스를 비교하여 복수의 제2 매치신호들(MATCH21~MATCH2K)을 제공한다.
연산부(340b)는 오어 게이트들(341b, 342b) 및 디멀티플렉서들(343b, 343b)을 포함할 수 있다. 오어 게이트(341b)는 제1 매치신호들(MATCH11~MATCH1K)에 대하여 오어 연산을 수행하여 제1 매치 신호(MATCH1)를 제공하고, 오어 게이트(342b)는 제2 매치 신호들((MATCH21~MATCH2K)에 대하여 오어 연산을 수행하여 제2 매치 신호(MATCH2)를 제공한다. 디멀티플렉서(343b)는 뱅크 어드레스(BANL_ADDR)에 응답하여 제1 매치 신호(MATCH1)를 복수의 제1 뱅크 매치 신호들(MATCH1_A~MATCH1_H) 중 뱅크 어드레스(BANL_ADDR)에 상응하는 제1 뱅크 매치 신호로서 출력할 수 있고, 디멀티플렉서(344b)는 뱅크 어드레스(BANL_ADDR)에 응답하여 제2 매치 신호(MATCH2)를 복수의 제2 뱅크 매치 신호들(MATCH2_A~MATCH2_D) 중 뱅크 어드레스(BANL_ADDR)에 상응하는 제2 뱅크 매치 신호로서 출력할 수 있다.
제어 신호 생성기(350b)는 제1 및 제2 매치 신호들(MATCH1, MATCH2)을 디코딩하여 리프레쉬 카운터(320)의 동작을 리프레쉬 인터벌 동안 중지시키는 홀트 신호(HALT)와 리프레쉬 로우 어드레스(REF_ADDR)의 적어도 하나의 최상위 비트의 반전 여부를 결정하는 선택 신호(SEL1)를 생성한다. 제어 신호 생성기(350a)는 리프레쉬 로우 어드레스(REF_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 적어도 하나의 최상위 비트를 제외한 나머지 비트들이 일치하는 경우, 즉 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 되는 경우에 홀트 신호(HALT)를 하이 레벨로 인에이블 시키고, 제1 선택 신호(SEL1)를 하이 레벨로 인에이블 시킨다. 제어 신호 생성기(350a)는 다른 경우에는 홀트 신호(HALT)와 제1 선택 신호(SEL1)를 로우 레벨로 유지한다. 어드레스 변경부(360)는 홀트 신호(HALT)와 제1 선택 신호SEL1)에 응답하여 어드레스 변경이 필요한 뱅크에서 리프레쉬 로우 어드레스(REF_ADDR)의 최상위 비트를 반전하여 변경된 리프레쉬 로우 어드레스(CERF_ADDR)로 제공한다. 즉 도 10에서 어드레스 변경부(360)는 크 어드레스(BANK_ADDR)에 상응하는 뱅크에서만 리프레쉬 로우 어드레스(REF_ADDR)를 변경하여 추가적인 리프레쉬를 수행할 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(400)은 메모리 컨트롤러(405)와 휘발성 메모리 장치(500)를 포함할 수 있다. 메모리 컨트롤러(405)와 휘발성 메모리 장치(500)는 각각 대응하는 커맨드 핀(401, 501), 어드레스 핀(402, 502), 데이터 핀(403, 503) 및 별도의 핀(404, 504)을 통하여 서로 연결될 수 있다. 커맨드 핀(401, 501)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(402, 502)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(403, 503)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환하고, 별도의 핀들(404, 504)은 별도의 전송선(TL4)을 통하여 리프레쉬 정보 신호(RI)를 전송할 수 있다. 메모리 컨트롤러(405)는 별도의 핀들(404, 504)을 통하여 휘발성 메모리 장치(500)로부터 리프레쉬 정보 신호(RI)를 전송받을 수 있다. 실시예에 따라서 별도의 핀들(404, 504) 및 별도의 전송선(TL4)은 리프레쉬 정보 신호(RI)를 전송하기 위한 전용의 핀들 및 전용의 전송선일 수 있다. 다른 실시예에서 별도의 핀들(404, 504)은 데이터 마스크 핀일 수 있고, 별도의 전송선(TL4)은 데이터 마스크 신호용 전송선일 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 12를 참조하면, 메모리 컨트롤러(405)는 리프레쉬 정보 신호(RI)를 저장하는 레지스터(420)와 커맨드 생성부(410)를 포함할 수 있다. 커맨드 생성부(410)는 커맨드 스케쥴러(411), 커맨드 디코더(413) 및 커맨드 인코더(415)를 포함할 수 있다. 커맨드 스케쥴러(612)는 리퀘스트에 따라 오토 리프레쉬 커맨드(CMD)를 생성하여 커맨드 디코더(413)에 전송한다. 커맨드 디코더(413)는 커맨드를 디코딩하여 해당 커맨드가 오토 리프레쉬 커맨드(CMD)임을 확인하면, 레지스터(420)로부터 리프레쉬 정보 신호(RI)를 입력받는다. 커맨드 디코더( 413)는 입력 받은 리프레쉬 정보 신호(RI)에 따라 휘발성 메모리 장치(500)에 대한 오토 리프레쉬 인터벌을 설정하고, 설정된 오토 리프레쉬 인터벌에 따라 오토 리프레쉬 커맨드의 유효 시점을 커맨드 스케쥴러(411)에 통보한다. 커맨드 스케쥴러(411)는 해당 시점에 오토 리프레쉬 커맨드를 발생시키고, 발생된 오토 리프레쉬 커맨드는 커맨드 인코더(415)에서 인코딩되어 휘발성 메모리 장치(500)로 전송된다. 휘발성 메모리 장치(500)는 메모리 컨트롤러(405)가 설정한 오토 리프레쉬 커맨드의 인터벌에 따라서 메모리 셀 어레이의 페이지들을 오토 리프레쉬하되, 위크 페이지들은 리프레쉬 주기 내에서 적어도 두 번 리프레쉬할 수 있다.
도 13은 도 12의 메모리 컨트롤러에 의한 오토 리프레쉬 동작을 나타내는 타이밍도이다.
도 13에서 (a)는 메모리 컨트롤러(405)가 오토 리프레쉬 커맨드의 인터벌을 조절하지 않을 때를 나타내고, (b)는 메모리 컨트롤러(405)가 휘발성 메모리 장치(420)에서 제공되는 리프레쉬 정보 신호(RI)에 따라서 오토 리프레쉬 커맨드의 인터벌을 조절할 때를 나타낸다.
도 13을 참조하면, (a)의 경우 오토 리프레쉬 커맨드의 인터벌이 tAREFI1인데 반하여 (b)의 경우는 리프레쉬 정보 신호(RI)에 따라서 위크 페이지들의 수에 따라 오토 리프레쉬 커맨드의 인터벌이 tAREFI2로 감소되었음을 알 수 있다. 이렇게 오토 리프레쉬 커맨드의 인터벌이 tAREFI2로 감소하게 되면, 표준에서 정의된 리프레쉬 주기 내에서 리프레쉬 사이클이 증가하게 되므로 증가된 리프레쉬 사이클을 이용하여 위크 페이지들을 적어도 두 번 리프레쉬할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 도 3의 리프레쉬 제어 회로의 구성을 나타낸다.
도 14의 리프레쉬 제어 회로(300c)는 도 5의 리프레쉬 제어 회로(300a)와 비교하여 볼 때, 멀티플렉서(370)가 더 포함되어 있다는 것에서 차이점이 있다.
멀티플렉서(370)는 셀프 리프레쉬 신호(SREF)에 응답하여 펄스 생성기(310)로부터의 리프레쉬 펄스 신호(RCK)와 커맨드 디코더(211)에서 디코딩된 오토 리프레쉬 신호(AREF) 중 하나를 선택하여 리프레쉬 카운터(320)에 제공한다. 즉 멀티플렉서(370)는 노멀 액세스 모드에서는 오토 리프레쉬 신호(AREF)를 선택하여 리프레쉬 카운터(320)에 제공하고, 휘발성 메모리 장치(200)의 파워 다운 모드에서는 리프레쉬 펄스 신호(RCK)를 리프레쉬 카운터(320)에 제공할 수 있다.
즉 리프레쉬 제어 회로(300c)는 노멀 액세스 모드에서는 메모리 컨틀로러(405)로부터 제공되는 오토 리프레쉬 커맨드의 인터벌에 상응하는 인터벌을 갖는 오토 리프레쉬 신호(AREF)에 응답하여 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 생성하고, 위크 페이지 어드레스와 최상위 비트를 제외한 나머지 비트들이 일치하는 경우에는 리프레쉬 로우 어드레스(REF_ADDR)의 최상위 비트를 반전하여 변경된 리프레쉬 로우 어드레스(CREF_ADDR)로 출력한다. 또한 리프레쉬 제어 회로(300c)는 노멀 액세스 모드에서는 리프레쉬 정보 신호(RI)에 따라 주기가 조절된 리프레쉬 펄스(RCK)에 응답하여 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 생성하고, 위크 페이지 어드레스와 최상위 비트를 제외한 나머지 비트들이 일치하는 경우에는 리프레쉬 로우 어드레스(REF_ADDR)의 최상위 비트를 반전하여 변경된 리프레쉬 로우 어드레스(CREF_ADDR)로 출력한다. 따라서 리프레쉬 제어 회로(300c)는 메모리 셀 어레이의 페이지들에 대한 오토 리프레쉬 수행시나 셀프 리프레쉬 수행시에 위크 페이지들의 수에 따라 조절된 리프레쉬 인터벌에 따라 리프레쉬 로우 어드레스를 생성하고, 위크 페이지들의 리프레쉬를 추가적으로 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(600)은 메모리 컨트롤러(610) 및 메모리 모듈(620)을 포함하고, 메모리 모듈(620)은 복수의 휘발성 메모리 장치들(621~628)을 포함할 수 있다. 휘발성 메모리 장치들(621~628) 각각은 데이터(DQ)를 데이터 전송선(633)을 통하여 메모리 컨트롤러(610)와 교환한다. 메모리 컨트롤러(610)는 커맨드/어드레스 전송선(931)을 통하여 휘발성 메모리 장치들(621~628) 각각에 커맨드(CMD)와 어드레스(ADDR)를 전송한다. 또한 휘발성 메모리 장치들(621~628) 각각은 각각의 메모리 셀 어레이에 포함된 위크 페이지들의 수에 따른 각각의 리프레쉬 정보 신호(RI1~RI8)를 전용 전송선(635)을 통하여 메모리 컨트롤러(610)에 전송할 수 있다. 이 때 리프레쉬 정보 신호(RI1~RI8)는 휘발성 메모리 장치들(621~628) 각각의 식별 정보를 포함할 수 있다. 메모리 컨틀로러(610)는 오토 리프레쉬 타이머(611)를 포함할 수 있다. 오토 리프레쉬 타이머(611)는 휘발성 메모리 장치들(621~628) 각각의 리프레쉬 정보 신호(RI1~RI8)를 디코딩하고 디코딩된 리프레쉬 정보 신호(RI1~RI8)에 따라서 휘발성 메모리 장치들(621~628) 각각에 개별적인 인터벌로 오토 리프레쉬 커맨드를 인가할 수 있다. 또한 다른 실시예에서는 오토 리프레쉬 타이머(611)는 휘발성 메모리 장치들(621~628) 각각의 리프레쉬 정보 신호(RI1~RI8)를 디코딩하고 디코딩된 리프레쉬 정보 신호(RI1~RI8) 중 위크 페이지들의 수가 가장 많은 리프레쉬 정보 신호에 따라서 휘발성 메모리 장치들(621~628) 각각에 동일한 인터벌로 오토 리프레쉬 커맨드를 인가할 수 있다.
또한 다른 실시예에서는 휘발성 메모리 장치들(621~628) 각각은 파워 다운 모드에서 셀프 리프레쉬 동작을 수행할 때, 휘발성 메모리 장치들(621~628) 각각의 메모리 셀 어레이에 포함된 위크 페이지들의 수에 따라 개별적인 리프레쉬 사이클들로 셀프 리프레쉬를 수행하여 서로 독립적으로 위크 페이지들을 리프레쉬 주기 내에서 적어도 두 번 리프레쉬할 수 있다.
도 16a는 본 발명의 실시예들에 따른 도 15의 리프레쉬 타이머를 나타낸다.
도 16a를 참조하면, 리프레쉬 타이머(611a)는 휘발성 메모리 장치들(621~628) 각각의 리프레쉬 정보 신호(RI1~RI8)에 따라 휘발성 메모리 장치들(621~628) 각각에 개별적인 인터벌로 개별적인 오토 리프레쉬 신호들(AREF1~AREF8)을 인가할 수 있다. 휘발성 메모리 장치들(621~628) 각각은 오토 리프레쉬 신호들(AREF1~AREF8) 각각의 인터벌에 따라 오토 리프레쉬 동작을 수행하여 각각의 위크 페이지들을 리프레쉬 주기 내에서 적어도 두 번 리프레쉬할 수 있다.
도 16b는 본 발명의 실시예들에 따른 도 15의 리프레쉬 타이머를 나타낸다.
도 16b를 참조하면, 리프레쉬 타이머(611a)는 휘발성 메모리 장치들(621~628) 각각의 리프레쉬 정보 신호(RI1~RI8)에 따라 휘발성 메모리 장치들(621~628) 각각에 동일한 인터벌로 오토 리프레쉬 신호(AREF)를 인가할 수 있다. 이 오토 리프레쉬 신호(AREF)는 휘발성 메모리 장치들(621~628) 중 위크 페이지들을 가장 많이 포함하는 휘발성 메모리 장치의 리프레쉬 정보 신호에 따른 것으로 가장 짧은 리프레쉬 인터벌(tREFI_MAX)을 가질 수 있다. 예를 들어, 위크 페이지들의 수가 가장 많은 휘발성 메모리 장치에 필요한 리프레쉬 사이클이 10k라면, 9k의 리프레쉬 사이클이 필요한 휘발성 메모리 장치는 10회중 1회씩 리프레쉬를 스킵하고, 8k의 리프레쉬 사이클이 필요한 휘발성 메모리 장치는 10회 중 2회씩 리프레쉬를 스킵하여 동일한 리프레쉬 인터벌에서도 각각의 위크 페이지들 수에 따른 리프레쉬를 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 시스템(700)은 어플리케이션 프로세서(710), 통신(Connectivity)부(720), 사용자 인터페이스(730), 비휘발성 메모리 장치(740), 휘발성 메모리 장치(750) 및 파워 서플라이(760)를 포함한다. 실시예에 따라, 모바일 시스템(700)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(710)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(710)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(710)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(710)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(720)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(720)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(720)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(750)는 어플리케이션 프로세서(710)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(750)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 휘발성 메모리 장치(750)는 위크 페이지들의 수에 따른 리프레쉬 정보 신호(RI)를 어플리케이션 프로세서(710)에 제공하고 어플리케이션 프로세서(710)는 휘발성 메모리 장치(750)에 오토 리프레쉬 커맨드를 생성할 때 상기 리프레쉬 정보 신호(RI)에 따라서 축약된 리프레쉬 인터벌로 오토 리프레쉬 커맨드를 생성하여 메모리 장치(750)의 위크 페이지들이 리프레쉬 주기 내에서 적어도 두 번 리프레쉬되게 할 수 있다. 또한 휘발성 메모리 장치(750)는 파워 다운 모드에서 셀프 리프레쉬 동작을 수행할 때 위크 페이지들의 수에 따른 리프레쉬 정보 신호에 따라 리프레쉬 인터벌을 감소시키고 증가된 리프레쉬 사이클에 따라 리프레쉬 로우 어드레스르 생성하여 셀프 리프레쉬를 수행할 수 있다. 또한 셀프 리프레쉬를 수행할 때 위크 페이지들이 리프레쉬 주기 내에서 적어도 두 번 리프레쉬되게 할 수 있다.
비휘발성 메모리 장치(740)는 모바일 시스템(700)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(740)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(730)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(760)는 모바일 시스템(700)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(700)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(700) 또는 모바일 시스템(700)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 18은 본 발명의 실시예들에 따른 휘발성 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 휘발성 메모리 장치들을 포함할 수 있다. 휘발성 메모리 장치는 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 휘발성 메모리 장치들은 위크 페이지들의 수에 따른 리프레쉬 정보 신호(RI)를 메모리 컨트롤러(811)에 제공하고 메모리 컨트롤러(811)는 휘발성 메모리 장치들에 오토 리프레쉬 커맨드를 생성할 때 상기 리프레쉬 정보 신호(RI)에 따라서 축약된 리프레쉬 인터벌로 오토 리프레쉬 커맨드를 생성하여 메모리 장치들의 위크 페이지들이 리프레쉬 주기 내에서 적어도 두 번 리프레쉬되게 할 수 있다. 또한 휘발성 메모리 장치들은 파워 다운 모드에서 셀프 리프레쉬 동작을 수행할 때 위크 페이지들의 수에 따른 리프레쉬 정보 신호에 따라 리프레쉬 인터벌을 감소시키고 증가된 리프레쉬 사이클에 따라 리프레쉬 로우 어드레스르 생성하여 셀프 리프레쉬를 수행할 수 있다. 또한 셀프 리프레쉬를 수행할 때 위크 페이지들이 리프레쉬 주기 내에서 적어도 두 번 리프레쉬되게 할 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 18에는 하나의 입출력 허브(820)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 위크 페이지들의 수에 따른 리프레쉬 정보 신호에 따라 오토 리프레쉬 커맨드의 인터벌이나 셀프 리프레쉬 인터벌을 적응적으로 조절하여 리프레쉬 주기 내에서 위크 페이지들을 적어도 두 번 리프레쉬함으로써 리프레쉬 특성을 향상시킬 수 있다.
본 발명은 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치 및 이를 포함하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 페이지들을 구비하는 메모리 셀 어레이; 및
    상기 복수의 페이지들 중 데이터 보유 시간이 노멀 셀보다 작은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들의 수에 기초한 리프레쉬 정보 신호에 따라 리프레쉬 인터벌(tREFI)을 조절하고, 상기 조절된 리프레쉬 인터벌(refresh interval; tREFI)에 기초하여 증가된 리프레쉬 사이클에 따라 상기 복수의 페이지들을 리프레쉬하되, 표준에서 정의된 리프레쉬 주기 내에서 상기 위크 페이지들은 적어도 두 번 리프레쉬하는 리프레쉬 제어 회로를 포함하는 휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 리프레쉬 제어 회로는 상기 위크 페이지들의 어드레스인 위크 페이지 어드레스들과 각각과 적어도 하나의 최상위 비트가 다른 페이지들의 리프레쉬 타이밍에 상기 위크 페이지들을 리프레쉬하고,
    상기 리프레쉬 제어 회로는,
    상기 위크 페이지 어드레스들과 각각과 리프레쉬 로우 어드레스를 비교한 결과와 상기 위크 페이지 어드레스들 각각에서 적어도 하나의 최상위 비트를 제외한 축약된 위크 페이지 어드레스들 각각과 상기 리프레쉬 로우 어드레스에서 적어도 하나의 최상위 비트를 제외한 축약된 로우 어드레스를 비교한 결과에 기초하여 상기 리프레쉬 로우 어드레스의 적어도 하나의 최상위 비트를 선택적으로 반전하여 변경된 리프레쉬 로우 어드레스로 제공하는 것을 특징으로 하는 휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 리프레쉬 제어 회로는
    상기 리프레쉬 정보 신호에 기초하여 상기 조절된 리프레쉬 인터벌에 상응하는 주기를 가지는 리프레쉬 펄스를 생성하는 리프레쉬 펄스 생성기;
    상기 리프레쉬 펄스에 응답하여 상기 증가된 리프레쉬 사이클마다 카운팅 동작을 수행하여 리프레쉬 로우 어드레스를 생성하는 리프레쉬 카운터;
    상기 위크 페이지들의 어드레스인 위크 페이지 어드레스들과 각각과 상기 리프레쉬 로우 어드레스를 비교하여 복수의 제1 매치신호들을 제공하고, 상기 위크 페이지 어드레스들 각각에서 적어도 하나의 최상위 비트를 제외한 축약된 위크 페이지 어드레스들 각각과 상기 리프레쉬 로우 어드레스에서 적어도 하나의 최상위 비트를 제외한 축약된 로우 어드레스를 비교하여 복수의 제2 매치신호들을 제공하는 복수의 비교부들;
    상기 제1 매치 신호들과 상기 제2 매치신호들에 기초하여 제1 매치 신호와 제2 매치 신호를 제공하는 연산부;
    상기 제1 매치 신호와 상기 제2 매치 신호에 기초하여 제1 선택 신호와 상기 리프레쉬 카운터의 동작을 상기 리프레쉬 인터벌 동안 중지시키는 홀트 신호를 제공하는 제어 신호 생성기; 및
    상기 홀트 신호와 상기 제1 선택 신호에 응답하여 상기 리프레쉬 로우 어드레스의 적어도 하나의 최상위 비트를 선택적으로 반전하여 변경된 리프레쉬 로우 어드레스로 제공하는 어드레스 변경부를 포함하는 것을 특징으로 하는 휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 연산부는 상기 복수의 제1 매치 신호들을 논리합 연산하여 상기 제1 매치 신호로 제공하고, 상기 복수의 제2 매치 신호들을 논리합 연산하여 상기 제2 매치 신호로 제공하고,
    상기 위크 페이지 어드레스들 중 적어도 하나와 상기 리프레쉬 로우 어드레스가 서로 일치하는 경우에 하이 레벨의 상기 제1 매치 신호를 제공하고, 상기 축약된 위크 페이지 어드레스들 중 적어도 하나와 상기 축약된 리프레쉬 로우 어드레스가 서로 일치하는 경우에 하이 레벨의 상기 제2 매치 신호를 제공하는 것을 특징으로 하는 휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 제어 신호 생성기는 상기 제1 매치 신호가 로우 레벨이고 상기 제2 매치 신호가 하이 레벨인 경우, 상기 홀트 신호와 상기 제1 선택 신호를 활성화시키고, 상기 홀트 신호는 상기 리프레쉬 인터벌 동안만큼 활성화되었다가 비활성화되고,
    상기 어드레스 변경부는 상기 홀트 신호와 상기 제1 선택 신호가 활성화되는 경우에 상기 리프레쉬 로우 어드레스의 상기 적어도 하나의 최상위 비트를 반전시켜 상기 변경된 리프레쉬 로우 어드레스로 제공하는 것을 특징으로 하는 휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 어드레스 변경부는 상기 홀트 신호가 하이 레벨에서 로우 레벨로 천이하는 것에 응답하여 상기 제1 선택 신호의 레벨을 반전하여 제2 선택 신호로 제공하고, 상기 홀트 신호가 로우 레벨이거나, 하이 레벨인 경우에는 상기 제1 선택 신호의 레벨을 유지하여 상기 제2 선택 신호로 제공하는 선택 신호 생성기; 및
    상기 제2 선택 신호에 응답하여 상기 리프레쉬 로우 어드레스의 상기 적어도 하나의 최상위 비트를 반전하여 상기 변경된 로우 어드레스로 제공하는 리프레쉬 로우 어드레스 출력부를 포함하고,
    상기 리프레쉬 카운터는 상기 홀트 신호가 하이 레벨인 경우 카운팅 동작을 중지하고, 하이 레벨에서 로우 레벨로 천이하는 경우 상기 카운팅 동작 중지시의 리프레쉬 로우 어드레스부터 다시 카운팅 동작을 시작하는 것을 특징으로 하는 휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 휘발성 메모리 장치는 상기 위크 페이지들의 어드레스인 위크 페이지 어드레스들을 저장하는 위크 페이지 레지스터; 및
    상기 위크 페이지 레지스터에 저장된 상기 위크 페이지들의 수에 기초하여 상기 리프레쉬 정보 신호를 생성하는 리프레쉬 정보 생성기를 구비하는 어드레스 저장부를 더 포함하고,
    상기 메모리 셀 어레이들을 구성하는 복수의 뱅크 어드레스들의 정보를 저장하는 뱅크 어드레스 레지스터를 더 포함하고,
    상기 리프레쉬 제어 회로는 상기 뱅크 어드레스 레지스터에 저장된 상응하는 뱅크에서 상기 상기 위크 페이지들은 적어도 두 번 리프레쉬하는 것을 특징으로 하는 휘발성 메모리 장치.
  8. 휘발성 메모리 장치; 및
    상기 휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 휘발성 메모리 장치는
    메모리 셀 어레이에 구비되는 복수의 페이지들 중 데이터 보유 시간이 노멀 셀보다 작은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들의 수에 기초한 리프레쉬 정보 신호를 상기 메모리 컨트롤러에 제공하고,
    상기 메모리 컨트롤러는 상기 리프레쉬 정보 신호에 따라 리프레쉬 인터벌(tREFI)을 조절하고, 상기 조절된 리프레쉬 인터벌(refresh interval; tREF에 기초하여 증가된 리프레쉬 사이클에 따라 오토 리프레쉬 커맨드를 상기 휘발성 메모리 장치에 생성하고,
    상기 휘발성 메모리 장치는 상기 증가된 오토 리프레쉬 커맨드에 따라 상기 복수의 페이지들을 리프레쉬하되 표준에서 정의된 리프레쉬 주기 내에서 상기 위크 페이지들은 적어도 두 번 리프레쉬하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 적어도 하나의 휘발성 메모리 장치는 메모리 모듈의 형태로 복수개 구비되고,
    상기 휘발성 메모리 장치들 각각은 각각의 위크 페이지들의 수에 따른 각각의 리프레쉬 정보를 상기 메모리 컨트롤러에 제공하고,
    상기 메모리 컨트롤러는 상기 각각의 리프레쉬 정보에 따른 개별적인 리프레쉬 인터벌로 상기 오토 리프레쉬 커맨드를 상기 휘발성 메모리 장치들 각각에 제공하는 것을 특징으로 하는 메모리 시스템. 는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서,
    상기 적어도 하나의 휘발성 메모리 장치는 메모리 모듈의 형태로 복수개 구비되고,
    상기 휘발성 메모리 장치들 각각은 각각의 위크 페이지들의 수에 따른 각각의 리프레쉬 정보를 상기 메모리 컨트롤러에 제공하고,
    상기 메모리 컨트롤러는 동일한 리프레쉬 인터벌로 상기 오토 리프레쉬 커맨드를 상기 휘발성 메모리 장치들 각각에 제공하고,
    상기 메모리 장치들 각각은 상기 동일한 리프레쉬 인터벌의 상기 오토 리프레쉬 커맨드에 응답하여 동일한 리프레쉬 사이클로 리프레쉬 동작을 수행하되 메모리 장치들 각각은 상기 각각의 리프레쉬 정보에 따라 상기 리프레쉬 동작을 개별적으로 스킵하는 것을 특징으로 하는 메모리 시스템.
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