TWI571886B - 記憶裝置和其電力控制方法 - Google Patents

Description

記憶裝置和其電力控制方法

本發明係有關於電力管理，尤指適用於記憶裝置之電力控制方法。

隨著可穿戴式設備問市，具備低功耗的動態隨機存取記憶體需求也隨之增加。由於穿戴式設備本身也並非長期處在運作狀態之下，穿戴式設備的特點往往是要求長時間不需充電且大部分時間處於待機模式。

因此，需要一種記憶裝置以及電力控制方法，用以降低穿戴式設備在待機模式時的電流。

基於上述目的，本發明揭露了一種記憶裝置，包括一動態隨機存取記憶體(Dynamic Random Access Memory，下稱DRAM)、一靜態隨機存取記憶體(Static Random Access Memory，下稱SRAM)、一資料匯流排、一位址匯流排、以及一指令線。上述資料匯流排耦接上述DRAM和上述SRAM，傳送一資料。上述位址匯流排耦接上述DRAM和上述SRAM，傳送一記憶體位址。上述指令線耦接上述DRAM和上述SRAM，傳送一指令。

本發明更揭露了一種電力控制方法，適用於包括 一DRAM、一SRAM、以及一資料控制器之一記憶裝置，包括：藉由上述資料控制器判斷資料之重要性；以及當上述資料判斷上述重要性為重要資料時，將上述資料儲存至上述SRAM。

1‧‧‧記憶裝置

10‧‧‧隨機存取記憶體(RAM)

100‧‧‧動態隨機存取記憶體(DRAM)

102‧‧‧靜態隨機存取記憶體(SRAM)

12‧‧‧指令解碼器

14‧‧‧位址解碼器

16‧‧‧電力控制器

18‧‧‧資料控制器

CLK‧‧‧時脈訊號

CS‧‧‧晶片選擇訊號

CKE‧‧‧訊號

RAS/CAS‧‧‧列位址選擇訊號/行位址選擇訊號

W/R‧‧‧讀取或寫入指令

AD‧‧‧位址資料

RAD/CAD‧‧‧列位址/行位址

DQ‧‧‧記憶資料

1000、1004、1006、1010、1014、1018‧‧‧DRAM感應放大器(DRAM S/A)

1002、1008、1012、1016‧‧‧DRAM記憶單元

1022‧‧‧SRAM感應放大器(SRAM S/A)

1020‧‧‧SRAM記憶單元

S300、S302、...、S310‧‧‧步驟

第1圖係為本發明實施例中一種記憶裝置1的方塊圖。

第2圖係為第1圖記憶裝置1的詳細示意圖。

第3圖係為本發明實施例中另一種電力控制方法3的流程圖。

在此必須說明的是，於下揭露內容中所提出之不同實施例或範例，係用以說明本發明所揭示之不同技術特徵，其所描述之特定範例或排列係用以簡化本發明，然非用以限定本發明。此外，在不同實施例或範例中可能重覆使用相同之參考數字與符號，此等重覆使用之參考數字與符號係用以說明本發明所揭示之內容，而非用以表示不同實施例或範例間之關係。

說明書揭露內容中所提出的低電力模式也可稱為閒置模式、待機模式、睡眠模式、沈睡模式、冬眠模式、省電模式、深度省電模式(deep power down，DPD)、或其他關閉全部電或部分記憶體電源的電力模式。

第1圖係為本發明實施例中一種記憶裝置1的方塊圖，包括隨機存取記憶體(Random Access Memory，下稱RAM)10、指令解碼器12、位址解碼器14、電力控制器16以 及資料控制器18。記憶裝置1適用於可穿戴式或其他可攜式設備，上述可穿戴式或其他可攜式設備僅使用有限電力例如電池運作，大多數時間處於閒置狀態，並且有長時間不需充電的需求。上述可穿戴式或其他可攜式設備可例如為智慧錶或智慧手機。

RAM 10為一種暫存記憶體，包括動態隨機存取記憶體(Dynamic Random Access Memory，下稱DRAM)100以及靜態隨機存取記憶體(Static Random Access Memory，下稱SRAM)102。RAM 10為作業系統或其他正在執行中的程式的臨時資料儲存媒介，並載入各式各樣的程式與資料以供系統的中央處理器(Central Processing Unit，CPU)(未圖示)直接執行與運用。

CPU可透過資料匯流排(未圖示)而從RAM 10的DRAM 100和SRAM 102存取記憶資料DQ，例如128-bit的記憶資料DQ。指令解碼器12、以及位址解碼器14透過指令線(未圖示)和位址匯流排(未圖示)耦接RAM 10的DRAM 100和SRAM 102。電力控制器16可直接分成兩路連接至DRAM 100和SRAM 102，一路控制DRAM 100的供電，一路控制SRAM 102的供電。在低電壓模式時直接關閉DRAM 100的供電。指令解碼器12由外部接收時脈訊號CLK、晶片選擇訊號CS、CKE、列位址選擇/行位址選擇訊號RAS/CAS，並產生讀取或寫入指令W/R。位址解碼器14接收位址資料AD，例如32-bit的位址資料AD用以產生的列位址/行位址RAD/CAD，上述列位址/行位址RAD/CAD用於指定RAM 10中要讀取或寫入的記 憶單元位址。

DRAM 100包括DRAM記憶單元陣列(未圖示)，其中每個DRAM記憶單元包括一電晶體和一電容(1-Transister 1-Capacitor，1T1C)，資料或資訊存放於電容內。由於電容會漏電，所以需要不斷定時充電(refresh)以維持電位以及儲存的資料或資訊。因為要不斷定時充電，所以DRAM 100被稱為「動態」隨機存取記憶體。SRAM 102包括SRAM記憶單元陣列(未圖示)，其中每個SRAM記憶單元由自鎖電路(latching circuit)實現，例如由電晶體形成的自鎖電路。SRAM記憶單元不必作自動充電的動作，會出現充電或放電動作的唯一時刻是當寫入時。如果沒有寫入的指令，在SRAM記憶單元裏所儲存資料或資訊不會受到更動。因為開機時SRAM 102內的SRAM記憶單元不需定時充電維持其儲存的資料或資訊，所以被稱為「靜態」隨機存取記憶體。雖然SRAM記憶單元不需定時充電，但仍須待機電流維持其電路運作及其記錄的資料或資訊。當記憶裝置1關機而沒有電力供給至DRAM 100和SRAM 102時，DRAM 100的內部儲存資料或資訊會完全消失，且會失去SRAM 102的內部儲存資料或資訊。

當開機時，記憶裝置1可以正常模式或低電力模式運作。在正常模式時會正常供電給DRAM 100和SRAM 102並對DRAM 100定時充電，以正常存取RAM 10內的記憶資料。在低電力模式時，待機電流會供應給SRAM 102且DRAM 100會停止供電和停止定時充電，以減低DRAM 100的電力消耗，節省記憶裝置1的耗電並增加可穿戴式或可攜式設備的電 池續電力。於一實施例中，由於DRAM 100可能存有某些重要資料，當進入低電力模式時，會先將DRAM 100上某些重要資料移動到SRAM 102上而後才對DRAM 100完全停止供電和定時充電。由於重要資料已經儲存到SRAM 102上，因此進入低電力模式時，完全不需要定時充電，所以可以減少充電電流。接著可以令SRAM 102進入DPD模式更能達成進一步的省電。於另一實施例中，在正常模式時就會將重要資料預先透過SRAM 102進行存取，不重要或非重要的資料則透過DRAM 100存取。因此當進入低電力模式時就不需要再進行資料搬遷的動作。

在另一實施例中，低電力模式時DRAM 100會更對一部分的DRAM 100記憶單元供電和定時充電，並停止對剩餘部分的DRAM 100記憶單元供電和定時充電。如此可減低記憶裝置1的耗電。

當記憶裝置1再次由低電力模式回復到正常模式時，會正常供電給DRAM 100。在一實施例中正常模式下會從SRAM 102將重要資料移回DRAM 100，並對DRAM 100定時充電以維持內部儲存的資料。在另一實施例中，正常模式下則繼續將重要資料保留在SRAM 102而不需另行搬遷。

舉例而言，當不使用或不需要記憶裝置1超過一段預定時間，例如超過2分鐘之後，CPU即可對RAM 10發出進入低電力模式，例如深度省電模式(deep power down，下稱DPD)的指令。相應於上述進入低電力模式的指令，RAM 10會將DRAM 100內某些重要資料儲存至SRAM 102上然後才進入 低電力模式，完全停止對(部分或全部)DRAM 100供電和定時充電。在低電力模式時，失去電力的(部分或全部)DRAM 100會喪失所有儲存的資料。同時由於DRAM 100不需供電所以電池續航力可提昇。當記憶裝置1被喚醒並回到正常模式時，例如使用者操作可穿戴式或定時背景程式觸發時，CPU即可對RAM 10發出回到正常模式的指令。相應於上述正常模式指令，RAM 10會將SRAM 102內保存的重要資料回存至DRAM 100，藉此可繼續使用重要資料執行應用程式。

在另一個例子中，在正常模式時就會將重要資料預先透過SRAM 102進行存取，不重要的資料則透過DRAM 100存取。當不使用或不需要記憶裝置1超過一段預定時間，例如超過2分鐘之後，CPU即可對RAM 10發出進入低電力模式，例如DPD的指令。相應於上述進入低電力模式的指令，由於重要資料已預先存入SRAM 102所以不需要再進行資料搬遷，同時完全停止對DRAM 100供電。當記憶裝置1回到正常模式時，例如使用者操作可穿戴式或定時背景程式觸發時，CPU即可對RAM 10發出回到正常模式的指令。相應於上述正常模式指令，RAM 10會繼續將重要資料保存在SRAM 102之內。

電力控制器16可定義SRAM 102之記憶單元的位置為低電力模式時的供電位址。一旦進入低電力模式，資料控制器18可將重要資料移動到供電位址所指定的SRAM 102記憶單元上，電力控制器16只供給SRAM 102的供電。

第2圖係為第1圖記憶裝置1的詳細示意圖，其 中RAM 10包括DRAM 100和SRAM 102。DRAM 100包括感應放大器DRAM S/A 1000、1004、1006、1010、1014、和1018以及DRAM記憶單元1002、1008、1012、和1016；SRAM 102包括感應放大器SRAM S/A 1022以及SRAM記憶單元1020。

DRAM 100和SRAM 102共用相同的位址匯流排接收記憶體位址資料AD，例如32-bit的位址資料AD、相同的資料匯流排接收記憶資料DQ，例如128-bit的記憶資料DQ、以及共用的指令線接收指令資料W/R，例如讀取/寫入指令資料W/R。透過共用的位址匯流排、資料匯流排和指令線可存取DRAM 100和SRAM 102內部的記憶資料。DRAM 100和SRAM 102可串連傳送記憶資料DQ，且以並連傳送位址資料AD和指令資料W/R。在第2圖實施例中，DRAM 100和SRAM 102傳送記憶資料DQ的耦接點在DRAM 100之最後記憶區段之DRAM記憶單元1016和SRAM 102之記憶區段之SRAM記憶單元1020，但是熟習此技藝者可知DRAM 100和SRAM 102傳送記憶資料DQ的耦接點可發生在DRAM 100之任一記憶區段和SRAM 102之記憶區段之間。

如第1圖的描述，記憶裝置1會以兩種電力模式運作，即正常模式或低電力模式，且SRAM 102中記憶區段之SRAM記憶單元1020的位址可定義為低電力模式時的供電位址。在一實施例中，低電力模式下資料控制器18會先將DRAM 100之記憶區段之DRAM記憶單元1002、1008、1012、和1016中儲存的重要資料移動到低電力模式時的供電位址，也就是SRAM 102之記憶區段之SRAM記憶單元1020之上，然後才 對DRAM 100完全停止供電和定時充電。由於重要資料已經儲存到SRAM 102上，因此進入低電力模式時不需要定時充電或供電，可以減少充電電流。在另一實施例中，正常模式下資料控制器18會直接將重要資料透過SRAM 102進行存取，不重要的資料則透過DRAM 100存取。當進入低電力模式時由於重要資料已預先存入SRAM 102所以不需要另外搬遷資料。

在某些實施例中，DRAM 100之部分記憶區段也可定義為低電力模式時的供電位址，例如記憶區段1016。在低電力模式下只會維持低電力模式時的供電位址的記憶區段1016供電和充電而不會對剩餘的記憶區段1012、1008和1002供電和充電。這個方法不需事先移動記憶區段1016的重要資料但會耗費電流對記憶區段1016充電。

回到正常模式後，電力控制器16會正常供電給DRAM 100和SRAM 102的所有記憶區段。在一實施例中，資料控制器18會從SRAM 102記憶區段的SRAM記憶單元1020將重要資料移回DRAM 100的DRAM記憶單元1002、1008、1012、和1016，並對DRAM 100定時充電以維持內部儲存的資料。在另一實施例中，當記憶裝置1回到正常模式時，重要資料會持續保存在SRAM 102之內。

第3圖係為本發明實施例中另一種電力控制方法3的流程圖，使用第1和第2圖的記憶裝置1。電力控制方法3可以透過電力控制器16內的邏輯電路或以程式碼的形式實現。

在開機後電力控制器16便會執行電力控制方法3(S300)。首先電力控制器16會定時判斷記憶裝置1之電力模 式(S302)，例如每10秒判斷一次電力模式。上述電力模式可由一或多個外部CPU、處理器、或控制器發出的指令而改變。例如當不使用或不需要記憶裝置1超過一段預定時間，例如超過2分鐘之後，外部CPU即可對記憶裝置1發出進入低電力模式，例如深度省電模式(deep power down，下稱DPD)的指令。當包括記憶裝置1的可穿戴設備開機、或使用者觸碰穿戴設備開機、或一背景應用程式觸發喚醒記憶裝置1時，外部CPU即可對記憶裝置1發出進入正常模式的指令。

當資料控制器18判斷電力模式為低電力模式時首先會將DRAM 100內某些重要資料透過資料匯流排儲存至SRAM 102(S304)上然後才進入低電力模式，完全停止對(部分或全部)DRAM 100供電和定時充電(S306)。由於(部分或全部)DRAM 100不需供電所以電池續航力可提昇。

當資料控制器18判斷電力模式為正常模式時首先會回復DRAM 100的供電，接著將SRAM 102內儲存的重要資料透過資料匯流排搬回DRAM 100並定時充電DRAM 100(S308)，藉此繼續使用重要資料執行相關應用程式。

電力控制方法3到此即結束(S310)。

第1圖到第3圖揭露的記憶裝置1和其電力控制方法3藉由在記憶裝置1中加入SRAM 102，在低電力模式時可將重要資料保存在不需充電的SRAM 102，且在正常模式時可將重要資料搬回DRAM 100繼續使用，或是讓重要資料繼續儲存在SRAM 102內不用再進行搬遷，增加電池續航力，同時不需犧牲記憶裝置1的運作效能。

熟習於本技藝人士可更理解說明書中所述之各個邏輯區塊、模組、處理器、執行裝置、電路和演算法步驟可由電路硬體(例如數位實現硬體、類比實現硬體，或兩者的結合，其可由來源碼或或其他相關技術加以設計實現)，使用指令之各種形式的程式碼或設計碼(這裡可另外稱為軟體或軟體模組)，或上述兩者的結合而加以實現。為了清楚顯示上述軟體和硬體的互換性，說明書描述之各種圖示元件、區塊、模組、電路、及步驟通常以其功能進行描述。這些功能要以軟體或硬體實現會會和完整系統的特定應用和設計限制有關。熟習於本技藝人士可針對每個特定應用而以各種方式實現描述之功能，但是實現方式的決定不會偏離本發明的精神和範圍。

另外，本發明描述之各種邏輯區塊、模組、以及電路可以使用積體電路(積體電路，IC)實現或由接入終端或存取點執行。積體電路可包括通用處理器、數位訊號處理器(Digital Signal Processor，DSP)、特定應用積體電路(Application Specific Integrated Circuit，ASIC)、可程式規劃邏輯元件(Field Programmable Gate Array，FPGA)或其他可程控邏輯元件、離散式邏輯電路或電晶體邏輯閘、離散式硬體元件、電性元件、光學元件、機械元件或用於執行本發明所描述之執行的功能之其任意組合，其可執行積體電路內駐、外部，或兩者皆有的程式碼或程式指令。通用處理器可以為微處理器，或者，該處理器可以為任意商用處理器、控制器、微處理器、或狀態機。處理器也可由計算裝置的結合加以實現，例如DSP和微處理器、複數個微處理器、一或多個微處理器以及 DSP核心、或其他各種設定的結合。

熟習於本技藝人士可理解本發明揭露程序步驟的特定順序或序列僅為舉例。根據設計偏好，熟習於本技藝人士可理解只要不偏離本發明的精神和範圍，本發明揭露程序步驟的特定順序或序列可以以其他順序重新排列。本發明實施例之方法和要求所伴隨的各種步驟順序只是舉例，而不限定於本發明揭露程序步驟的特定順序或序列。

所述之方法或演算法步驟可以以硬體或處理器執行軟體模組，或以兩者結合的方式實現。軟體模組(例如包括可執行指令和相關資料)及其他資料可內駐於資料記憶體之內，如RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、軟碟、光碟片、或是任何其他機器可讀取(如電腦可讀取)儲存媒體。資料儲存媒體可耦接至機器，如電腦或處理器(其可稱為“處理器”)，處理器可從儲存媒體讀取及寫入程式碼。資料儲存媒體可整合至處理器。處理器和儲存媒體可內駐ASIC之內。ASIC可內駐在用戶設備。或者處理器和儲存媒體可以以離散元件的形式駐在用戶設備之內。另外，適用的電腦程式產品可包括電腦可讀取媒體，包括關於一或多個揭露書揭露的程式碼。在一些實施例中，適用的電腦程式產品可包括封裝材料。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

S300、S302、...、S310‧‧‧步驟

Claims (11)

1. 一種記憶裝置，包括：一動態隨機存取記憶體(Dynamic Random Access Memory，下稱DRAM)；一靜態隨機存取記憶體(Static Random Access Memory，下稱SRAM)；一電力控制器，耦接上述DRAM和上述SRAM，控制上述DRAM和上述SRAM的電力供應；一資料匯流排，耦接上述DRAM和上述SRAM，傳送一資料；一位址匯流排，耦接上述DRAM和上述SRAM，傳送一記憶體位址；一指令線，耦接上述DRAM和上述SRAM，傳送一指令；以及一資料控制器，耦接上述DRAM和上述SRAM，判斷上述資料之重要性；其中：上述資料控制器判斷上述記憶裝置之一電力模式，以及當上述電力模式為一低電力模式時，將一重要資料從上述DRAM儲存至上述SRAM，且上述電力控制器停止對上述DRAM充電。
2. 如申請專利範圍第1項所述之記憶裝置，其中：當上述資料之上述重要性為非重要資料時，上述資料控制器將上述資料儲存至上述DRAM。
3. 如申請專利範圍第1項所述之記憶裝置，其中：當上述電力模式為一正常模式時，上述資料控制器將上述SRAM儲存之上述重要資料儲存至上述DRAM；以及上述電力控制器對上述DRAM充電。
4. 如申請專利範圍第1項所述之記憶裝置，其中上述資料匯流排串連耦接上述DRAM和上述SRAM。
5. 如申請專利範圍第1項所述之記憶裝置，其中上述SRAM為一自鎖電路，記錄一記憶資料。
6. 一種電力控制方法，適用於包括一DRAM、一SRAM、一電力控制器以及一資料控制器之一記憶裝置，包括：藉由上述資料控制器判斷資料之重要性；藉由上述資料控制器判斷上述記憶裝置之一電力模式；以及當上述電力模式為一低電力模式時，將一重要資料從上述DRAM儲存至上述SRAM，且上述電力控制器停止對上述DRAM充電。
7. 如申請專利範圍第6項所述之電力控制方法，更包括：當上述資料之上述重要性為非重要資料時，將上述資料儲存至上述DRAM。
8. 如申請專利範圍第6項所述之電力控制方法，更包括：當上述電力模式為一正常模式時，藉由上述資料控制器將上述SRAM儲存之上述重要資料儲存至上述DRAM；以及藉由上述電力控制器對上述DRAM充電。
9. 如申請專利範圍第6項所述之電力控制方法，其中上述記 憶裝置更包括：一資料匯流排，耦接上述DRAM和上述SRAM，傳送一記憶資料；一位址匯流排，耦接上述DRAM和上述SRAM，傳送一記憶體位址；以及一指令線，耦接上述DRAM和上述SRAM，傳送一指令。
10. 如申請專利範圍第9項所述之電力控制方法，其中上述資料匯流排串連耦接上述DRAM和上述SRAM。
11. 如申請專利範圍第6項所述之電力控制方法，其中上述SRAM為一自鎖電路，記錄一記憶資料。