DE69217748T2 - Energiesparschaltung für Abfühlschaltungen für DRAM - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf DRAM-Schaltungen und insbesondere auf die verbesserte Vorladung und den Ein-/Ausgangsbetrieb für Energiesparschaltungen in RAMs.
• Die US Patentschrift 4,387,449, mit dem Titel PROGRAMMABLE MEMORY DEVICE HAVING REDUCED POWER CONSUMPTION UPON UNSELECTION, die am 7. Januar 1983 von Masuda veröffentlicht wurde, beschreibt eine Speichereinheit, die in einem Abschaltmodus arbeiten kann, in dem die Speicherschaltung deaktiviert ist, wobei vom Abschaltmodus angenommen wird, daß dieser auf ein Abwahlsignal in irgendeinem der vielen Chipfreigabeanschlüsse reagiert. Als Reaktion auf ein Schreibpotential im Ausgangsanschluß des Speichers wird eine Detektorschaltung die Ausgangsschaltung deaktiviert lassen, jedoch eine periphere Schaltung aktivieren, die für die Schreiboperation benötigt wird.
• Die US Patentschrift 4,405,996, mit dem Titel PRECHARGE WITH POWER CONSERVATION, die am 20. September 1983 von Stewart veröffentlicht wurde, beschreibt eine Schaltung mit einem "ausgewählten" und einem "abgewählten" Status und ein steuerbares, impulsgenerierendes Netzwerk, das in Betrieb ist, wenn die Schaltung "ausgewählt" ist. Das Latch tastet ein Signal, das eine Statusänderung in einem bestimmten Eingangssignal in der Schaltung nachweist, ab und speichert es, wenn die Schaltung abgewählt wird. Das Impulsnetzwerk reagiert auf das gespeicherte Signal und generiert einen Impuls, der auf das Auftreten einer Änderung hinweist, wenn die Schaltung nachfolgend ausgewählt wird.
• Die US Patentschrift 4,409,679, mit dem Titel STATIC MEMORY CIRCUIT, die am 11. Oktober 1983 von Kurafuji et al. veröffentlicht wurde, beschreibt eine statische Speicherschaltung, die Speicherzellen eines MOS-statischen Typs enthält, mit einer Vielzahl von potentiellen Einstellschaltungen, um das Erdpotential einer ausgewählten Speicherzelle, die kleiner als die anderen, nicht ausgewählten Speicherzellen ist, einzustellen. Die Verlustleistung wird so reduziert, indem der Strom, der durch die halbausgewählten und abgewählten Speicherzellen fließt, reduziert wird, ohne daß jedoch die Lesegeschwindigkeit verringert wird.
• Die US Patentschrift 4,528,646, mit dem Titel SEMICONDUCTOR MEMORY WITH SELECTIVELY ENABLED PRECHARGE AND SENSE AMPLIFIER CIRCUITS, die am 9. Juli 1985 von Ochii et al. veröffentlicht wurde, beschreibt Vorladungsschaltungen für Bitleitungen, AMP Abfühlschaltungen und Vorladungsschaltungen für Ein/Ausgangsleitungen, die durch Auswahlschaltungen, die von einem Auswahlsteuersignal gesteuert werden, jeweils in zwei Gruppen aufgeteilt werden. Nur die ausgewählten Vorladungsschaltungen und die AMP Abfühlschaltungen werden aktiviert, bevor das Auslesen beginnt. Der Spitzenstrom zum Vorladen von Bitleitungen ist im Vergleich zu konventionellen Schaltungen um die Hälfte reduziert, was auf die Abnahme der vorzu ladenden Streukapazität zurückzuführen ist.
• Die US Patentschrift 4,561,070, mit dem Titel INTEGRATED CIRCUIT MEMORY, die am 24. Dezember 1985 von Armstrong veröffentlicht wurde, beschreibt einen IS-Speicher, in dem ein Bereich mit Speicherelementen von einer Decoderschaltung adressiert wird, die auf ein Adreßsignal reagiert. Die Decoderschaltung enthält eine Vielzahl von Sektionen, von denen jede benutzt wird, um eine andere Sektion des Bereichs zu adressieren. Ein Decodersektionsselektor wird bereitgestellt, der als Reaktion auf das Adressierungssiqnal die Sektion des zu adressierenden Bereichs bestimmt, und eine Sektion aus einer Vielzahl von Decoderschaltungssektionen, die mit der adressierten Bereichssektion in einer Stromquelle verbunden ist, koppelt, während die verbleibende Sektion der Decoderschaltung von der Stromquelle elektrisch getrennt wird. Bei einer solchen Anordnung ist nur ein Teil der Decoderschaltung elektrisch mit der Stromquelle verbunden, wenn der Bereich adressiert wird, wodurch der Stromverbrauch des IS-Speichers reduziert wird.
• Die US Patentschrift 4,570,243, mit dem Titel LOW POWER I/O SCHEME FOR SEMICONDUCTOR MEMORIES, die am 11. Februar 1986 von Sud et al. veröffentlicht wurde, beschreibt eine E/A Anordnung mit kleiner Leistung, die in Wide-Word-Halbleiterspeichern, die sowohl redundante als auch reguläre Speicherzellen enthalten, besonders nützlich ist. Konventionelle Lasttransistoren für einen Hauptdatenbus werden während allen Schreiboperationen ausgeschaltet, um Energie zu sparen. Außerdem enthalten die Vordatenleitungen, die Daten zwischen Speicherzellen und dem Hauptdatenbus übertragen, Lasttransistoren, die während der normalen Lese- oder Schreiboperationen ausgeschaltet werden, um weitere Energie zu sparen, und während Ersatzlese- oder -schreiboperationen eingeschaltet werden, um die Stabilität der abgewählten, regulären Zellen aufrechtzuerhalten. Die Vordatenleitungen werden während der Lese- oder Schreiboperationen über dem Erdpotential gehalten, um die Leitung der abgewählten Spaltenauswahltransistoren zu verhindern.
• Die US Patentschrift 4,616,342, mit dem Titel SEMICONDUCTOR MEMORY DEVICE, die am 7. Oktober 1986 von Miyamoto veröffentlicht wurde, beschreibt eine Halbleiterspeichereinheit mit wortleitungen, die mit einer Reihe von Speicherzellen verbunden sind, Paaren von Bitleitungen, die jeweils mit einer anderen Spalte mit Speicherzellen verbunden sind, Wortleitungstreibermittel, um die Wortleitung zu speisen, und Datenabfühlmittel. Die Wortleitungstreibermittel speisen eine ausgewählte Wortleitung nur während einer zuvor bestimmten Zeit, die kürzer als die Dauer eines Wortauswahlssignals ist. Die Datenabfühlmittel enthalten einen Differentialverstärker mit einem Paar bipolarer Transistoren, die an ihren Basiselektroden an ein Paar Bitleitungen angeschlossen sind. Innerhalb der zuvor bestimmten, kürzeren Zeitperiode fühlt der Differentialverstärker die Daten ab, die in einer ausgewählten Speicherzelle gespeichert sind, und die abgefühlten Daten werden mittels einer Verriegelungsschaltung verriegelt.
• Die US Patentschrift 4,751,683, mit dem Titel STATIC SEMICONDUCTOR MEMORY DEVICE COMPRISING WORD LINES EACH OPERATING AT THEIR DIFFERENT VOLTAGE LEVELS, die am 14. Januar 1988 von Wada et al. veröffentlicht wurde, beschreibt eine Halbleiterspeichereinheit, die als Reaktion auf ein Adreßübergangserkennungssignal (ATD) zur Erkennung einer Änderung in einer x-Adresse und als Reaktion auf ein Schreibfreigabesignal WE funktioniert, um das Signal in einer ausgewählten Wortleitung gemäß dem Lese- und dem Schreibmodus variieren zu lassen, wodurch die elektrische Verlustleistung reduziert werden kann.
• Die US Patentschrift 4,760,562, mit dem Titel MOS STATIC MEMORY CIRCUIT, die am 26. Juli 1988 von Ohtani veröffentlicht wurde, beschreibt Spannungswandler, die in Spalteneinheiten in einer Speichereinheit angeordnet sind. Jeder Spannungswandler ist mit einem Spaltendecoder verbunden. Der Spaltendecoder empfängt ein Spaltenadreßsignal und gibt ein Spannungsauswahlsignal an den Spannungswandler aus. Die Spannungswandler legen eine Erdpegelspannung an die Quellverbindungen der Treibertransistorpaare von den Speicherzellen der ausgewählten Spalten an, und eine Spannung, die höher als die Erdpegelspannung in den Quellverbindungen der Treibertransistorpaaren von den Speicherzellen der abgewählten Spalten ist, um so den Stromverbrauch in den abgewählten Spalten zu verringern, während diese mit den ausgewählten Spalten verglichen werden.
• EP-A-0458351, die am 27. November 1991 veröffentlicht wurde, beschreibt eine Halbleiterspeicherschaltung, in der Daten in einer Vielzahl von dynamischen Speicherzellen gespeichert werden, die sich an Koppelpunkten zwischen Bit- und Wortleitungen befinden, und in denen die oben erwähnten Speicherzellen in Intervallen von einer zuvor bestimmten Zeit durch einen Abfühlverstärker aufgefrischt werden, um die gespeicherten Daten zu behalten. Ein erster Schalttransistor ist zwischen einer ersten Bitleitung und einem ersten Abfühlknoten des Abfühlverstärkers eingesetzt, und ein zweiter Schalttransistor ist zwischen einer zweiten Bitleitung und dem zweiten Abfühlknoten eingesetzt. Außerdem ist ein dritter Schalttransistor zwischen einer Bitleitungsspannungsquelle, mit der die ersten und zweiten Bitleitungen auf eine zuvor bestimmte Spannung vorgeladen werden, und der ersten Bitleitung angeschlossen, und ein vierter Schalttransistor ist zwischen der zweiten Bitleitung und der Bitleitungsspannungsquelle angeschlossen.
• Ein Gegenstand der vorliegenden Erfindung ist es, neue, energiesparende Abfühlschaltungen für DRAM-Strukturen bereitzustellen.
• Ein weiterer Gegenstand der vorliegenden Erfindung ist es, Schaltungen für DRAM-Strukturen bereitzustellen, wobei die Referenzbitleitung eines Bitleitungspaares während der Verriegelung des Abfühlverstärkers und der nachfolgenden E/A Aktivitäten in der Vorladungsspannung gehalten wird.
• Es ist noch ein weiterer Gegenstand der vorliegenden Erfindung, eine DRAM-Schaltung bereitzustellen, wobei nur die Bitleitung mit der aktivierten Zelle eine Spannungspendelung durchmacht, indem der Leistungsverlust reduziert wird, und di/dt während der normalen Zugriffs- und Auffrischungszyklen abnimmt. Die Bitleitung des Bitleitungspaares mit der aktivierten Zelle, deren Pendelungen gemäß dem Inhalt der Zelle während eines Lesevorgangs und gemäß den Daten, die während des Schreibens in die E/A-Leitung gezwungen werden, verbunden sind, während die andere Bitleitung des Bitleitungspaares in einer Referenzspannung gehalten wird.
• Gemäß der vorliegenden Erfindung wird eine Abfühlschaltung für eine DRAM-Einheit bereitgestellt, wie diese in Anspruch 1 ausgeführt ist.
• Fig. 1 zeigt ein schematisches Blockdiagramm eines Ausführungsbeispiels von einer DRAM-Schaltung, das die Grundsätze der vorliegenden Erfindung darstellt.
• Fig. 2 zeigt ein schematisches Zeitdiagramm, das die Signalwellenformen während des Betriebs der DRAM-Schaltung von Fig. 1 darstellt.
• Fig. 3 zeigt ein schematisches Zeitdiagramm, das in detaillierter Form weitere Wellenformen für den Betrieb der Schaltung von Fig. 1 illustriert.
• Fig. 4 zeigt ein schematisches Diagramm eines anderen Ausführungsbeispiels einer DRAM-Schaltung, welches die Grundsätze der vorliegenden Erfindung darstellt.
• Die Verbesserungen des Stands der Technik in der DRAM-Schaltungsdichte hat ein Interesse an sehr großen Festkörperspeichersystemen mit Energieversorgung durch Batterien bei nichtflüchtigen Speichern geweckt. Die Reduzierung des DRAM-Leistungsverbrauchs während der Auffrischungszyklen ist bei diesen Anwendungen von größtem Interesse, insbesondere während der Zeit, wenn der DRAM von einer Batterie gespeist wird. In konventionellen DRAMs wird eine Zelle aufgefrischt, indem zuerst der Status der Zelle in den Abfühlverstärker gelesen wird, und dann der Status in die Zelle zurückgeschrieben wird. Wenn beispielsweise eine VDD/2 Abtastung verwendet wird, werden beide Bitleitungen in einem Bitleitungspaar auf Vdd/2 vorgeladen, und wenn die Zelle abgetastet und neu geschrieben wird, erfährt eine Bitleitung aus dem Paar eine Spannungspendelung zur Erde, während die andere eine Pendelung zu VddY erfährt. Die Bitleitungen werden dann während der Vorladung wieder in VDD/2 hergestellt. In dieser Sequenz verbrauchen beide Bitleitungen AC- Energie, die durch
• E = CBL(VDD/2)²
• gegeben wird, wobei CBL die Bitleitungskapazität ist, und VDD die Speisespannung ist. Die Auffrischung einer DRAM-Speicherzelle resultiert in einem Energieverlust in beiden Bitleitungen.
• Die vorliegende Erfindung liefert eine neue Abfühlanordnung, wobei die Auffrischenergie reduziert wird, indem die Referenzbitleitung eines Bitleitungspaares auf der Bitleitungsvorladungsspannung während der Abfühlverstärkerverriegelung und dem nachfolgenden Neuschreiben in eine Zelle gehalten wird. Das Abtasten/Neuschreiben und die Schreiboperationen der Zelle werden nicht beeinflußt, da die Referenzbitleitung keine Spannungspendelung für das Abtasten/Neuschreiben und die Schreiboperationen erfahren muß. Somit wird die AC-Energie, die von der Spannungspendelung in der Referenzbitleitung bei der konventionellen Auffrischung, den Lese- und Schreibpoperationen verbraucht wird, beseitigt.
• Fig. 1 zeigt ein schematisches Diagramm eines Ausführungsbeispiels der Erfindung. Die Schaltung aus Fig. 1 ist, verglichen mit den Abfühlanordnungen aus dem Stand der Technik, einzigartig. Zwei wesentliche Unterschiede sind, daß die Isoliereinheiten 10 und 12 der Bitleitung separat durch Taktsignale in den Leitungen 32 bzw. 34 gesteuert werden, und die Ausgleichseinheiten 18 und 20, die das Bitleitungspaar 22A und 22B vorladen, separat durch Taktsignale in den Leitungen 26 bzw. 24 gesteuert werden. Durch Hinzufügung der separat gesteuerten Isoliereinheiten 10, 12 und der Ausgleichseinheiten 18, 20 wird die richtige Abtastung und Wiederherstellung der Zellenladung erreicht, obwohl nur eine Bitleitung eine Spannungspendelung erfährt.
• In Fig. 1 muß der Hochspannungspegel in den Taktleitungen 32 und 34, die mit den Gates der Einheiten 10 bzw. 12 verbunden sind, höher als der höchste Pegel des Abfühlverstärkersignals in Leitung 28 sein, und zwar mindestens um die Schwellwertspannung VTN der Einheit 10 und der Einheit 12, um das ganze H-Signal in Leitung 28 in der Zelle wiederherzustellen.
• Fig. 2 zeigt das Zeitdiagramm für den korrekten Betrieb der Schaltung, die in Fig. 1 abgebildet ist. Es sind zwei Zyklen mit einer Zykluszeit von 200 ns abgebildet, die typisch für die derzeitige Generation von DRAMs ist.
• Bei dem Betrieb von Fig. 1 sind die Taktsignale in den Leitungen 24 und 26 am Anfang eines Auffrischungszyklus hoch, die Einheiten 18 und 20 werden eingeschaltet, und das Bitleitungspaar 22A, 22B wird mit der Vorladungsspannung VEQ vorgeladen. Die Spannungspegel in den Leitungen 32 und 34 sind hoch, und das Bitleitungspaar 22A und 22B wird elektrisch mit dem Abfühlverstärker 40 verbunden. Die Leitungen 28 und 30 werden in Takten im gleichen Vorladungsspannungspegel verbunden, alle Einheiten in dem Abfühlverstärker 40 und den Abfühlverstärkerknoten 42 und 44 befinden sich in der Vorladungsspannung VEQ. Der Takt 50 in der Leitungsebene ist niedrig, die E/A Leitungspaareinheiten 46 und 48 werden ausgeschaltet. Das Paar wird während einer Auffrischung nicht aktiviert. Es wird angenommen, daß sich die Vorladungsspannung im Durchschnitt des höchsten Signalpegels in Leitung 28 befindet, und der niedrigste Signalpegel in Leitung 30, der normalerweise ½ VDD ist, obwohl andere Pegel möglich sind, ohne den Betrieb der Schaltung zu verändern. Insbesondere wechselt das Signal im vorliegenden Ausführungsbeispiel in Leitung 30 zwischen ½ VDD und Erde, und das Signal in Leitung 28 wechselt zwischen ½ VDD und VDD. Wenn ein Auffrischzyklus aktiviert wird, wird die Bitleitung im Bitleitungspaar 22A und 22B, die mit der auf zufrischenden Zelle (z. B. Bitleitung 22A) verbunden ist, von VEQ getrennt, indem die Spannung in Leitung 24 heruntergeschaltet wird, und Einheit 20 wird ausgeschaltet. Die Bitleitung 22B bleibt mit VEQ über die Einheit 18 verbunden. Da die ausgewählte Wortleitung in diesem Fall aktiviert 28 wird, werden Bitleitung 22A und der entsprechende Knoten 44 des Abfühlverstärkers 40 infolge der Ladungsübertragung in oder aus der ausgewählten Zelle 33 bewegt, was zwischen den Knoten 42 und 44 ein Differentialsignal auslöst. Nach ausreichender Differentialsignalentwicklung in Bitleitung 22A, werden die Leitungen 32 und 34 heruntergeschaltet, die Einheiten 10 und 12 ausgeschaltet. Der Abfühlverstärker 40 wird dadurch von dem Bitleitungspaar 22A, 22B getrennt. Die Einstellung des Abfühlverstärkers 40 beginnt mit langsamer Abtastung, wodurch das Signal 30 etwas abfällt, wie dies in Fig. 2 dargestellt ist. Die Zeit zwischen dem langsamen Abfühlsignal in den Leitungen 32 und 34 ist nicht auf die Sequenz begrenzt, die in der Figur dargestellt ist. So lange wie der Abfall der Signale in den Leitungen 32 und 34 eine adäquate Signalentwicklung der Bitleitung ermöglicht, können die Leitungen 32 und 34 irgendwann vor Beginn der langsamen Abtastung abfallen, da es erforderlich ist, den Abfühlverstärker 40 von den Bitleitungen 22A, 22B zu trennen, bevor die Einstellung des Abfühlverstärkers 40, der ein über Kreuz verbundenes n-Einheitenpaar 41 und ein über Kreuz verbundenes p-Einheitenpaar 43 enthält, aufgerufen wird.
• Die Verriegelung des Abfühlverstärkers 40 wird weiter fortgesetzt, indem das Signal in Leitung 28 VDD aktiviert, und das Signal in Leitung 30 gegen Erde gebracht wird, um die schnelle Abtastung aufzurufen.
• Nachdem der Abfühlverstärker 40 komplett verriegelt ist, befindet sich einer der Abfühlverstärkerknoten 42 und 44 in VDD, und der andere gegen Erde. Das Signal in Leitung 32 nimmt dann zu, Einheit 10 wird eingeschaltet. Die Spannung in Bitleitung 22A bewegt sich dementsprechend, und der volle "1" oder "0" Signalpegel wird in Zelle 33 zurückgeschrieben. Die ausgewählte Wortleitung 28 wird dann in einem niedrigen Pegel zurückgeführt, Zelle 33 abgewählt, und die Taktleitungen 24, 26 in die Ausgleichseinheiten 10 und 20 aufgeschaltet, und Takt 28 und 30 kehren zur Vorladungsbedingung in VEQ zurück.
• Fig. 3 zeigt ausführlicher die Wellenformen der Signale in den Bitleitungspaaren 22A, 22B und den Leitungen 28 und 30. Es ist zu beachten, daß sich nur die Spannung in Bitleitung 22A bewegt, während Bitleitung 22B in der Vorladungsspannung bleibt. Nach der Bitleitungspendelung wird die Wortleitung für einen NMOS-Bereich gegen Erde rückgestellt. Die Signale in den Leitungen 28 und 30 kehren zu ihren Ausgangspegeln zurück. Das Signal in Leitung 24 wird eingeschaltet, und die Bitleitung 22A wird für den nächsten Zyklus vorgeladen.
• Das Signal in Leitung 34 wird eingeschaltet, und die internen Knoten 28 und 30 des Abfühlverstärkers 40 werden in VEQ vorgeladen.
• Es wird Bezug auf Fig. 4 genommen. Der grundlegende Unterschied zwischen den Strukturen von Fig. 1 und Fig. 4 ist der Ort der Trenneinheiten der Bitleitungen. Wie zuvor in Fig. 1 angegeben, müssen die Hochspannungspegel in den Taktleitungen 32 und 34, die mit den Gates der Einheiten 10 und 12 verbunden sind, höher als der höchste Pegel des Abfühlverstärkersignals in Leitung 28 sein, wenigstens um die Schwellwertspannung VTN von Einheit 10 und Einheit 12, um das volle Signal in Leitung 28 in der Zelle wiederherzustellen.
• In Fig. 4 befindet sich das Bitleitungspaar 22A und 22B zwischen den Paaren der n-Trenneinheiten 14 und 16 und der p- Trenneinheiten 11 und 13. Die Einheiten 10 und 12 wurden entfernt. Ebenso werden das über Kreuz verbundene p-Einheitenpaar 41, das mit Leitung 28 verbunden ist, und das über Kreuz verbundene n-Einheitenpaar 43, das mit Leitung 30 verbunden ist, voneinander getrennt. In dieser Konfiguration haben die Taktsignale 32, 34 und das Signal in 28 den gleichen Hochspannungspegel, und das Signal in 30 und die Taktsignale 32, 34 können die gleiche niedrige Spannung haben.

Claims (5)

1. Abfühlschaltungen für eine DRAM-Struktur mit

ersten und zweiten Bitleitungen;

einem Leseverstärker (40), der erste und zweite Knoten (44, 42) sowie erste, zweite, dritte und vierte Transistoreinheiten enthält, wobei die erste und die zweite Transistoreinheit ein über Kreuz verbundenes N-Einheitenpaar (43) bilden und die dritte und die vierte Transistoreinheit ein über Kreuz verbundenes P-Einheitenpaar (41) bilden, wobei der erste Knoten (44) mit der ersten Bitleitung (22A) und der zweiten und der vierten Transistoreinheit verbunden ist und der zweite Knoten (42) mit der ersten und dritten Transistoreinheit verbunden ist;

einer ersten Trenntransistoreinheit (10), die mit der ersten Bitleitung (22A) verbunden ist und einer zweiten Trenntransistoreinheit (12), die mit der zweiten Bitleitung (22B) verbunden ist;

einer ersten Taktsignalleitung (32), die mit der ersten Trenntransistoreinheit (10) verbunden ist und einer zweiten Taktsignalleitung (34), die mit der zweiten Trenntransistoreinheit (12) verbunden ist;

einer ersten Ausgleichstransistoreinheit (20) die mit der ersten Bitleitung (22A) verbunden ist und einer zweiten Ausgleichstransistoreinheit (18), die mit der zweiten Bitleitung (22B) verbunden ist;

einer Spannungssignalleitung mit einem Spannungswert VEQ, die mit der ersten und der zweiten Ausgleichstransistoreinheit (18, 20) verbunden ist;

einer dritten Taktsignalleitung (24), die mit der ersten Ausgleichstransistoreinheit (20) verbunden ist;

einer vierten Taktsignalleitung (26), die mit der zweiten Ausgleichstransistoreinheit (18) verbunden ist;

einer fünften Taktsignalleitung (30), die mit der ersten und der zweiten N-Einheit verbunden ist;

einer sechsten Taktsignalleitung (28), die mit der dritten und der vierten P-Einheit verbunden ist;

wobei die ersten, zweiten, dritten, vierten, fünften und sechsten Taktsignalleitungen (32, 34, 24, 26, 30, 28) Taktsignale haben, die während einer Zeitsequenz auftreten, in der der erste und der zweite Knoten (44, 42) auf einen Vorladungsspannungswert VEQ vorgeladen werden;

wobei die erste und die zweite Taktsignalleitung (32, 34) während des Betriebs die erste und die zweite Trenntransistoreinheit (10, 12) ausschalten, bevor die Aktivierung des Leseverstärkers (40) beginnt, wobei eine der ersten und zweiten Trenntransistoreinheiten (10, 12), die mit einer Bitleitung des Bitleitungspaares (22A, 22B) verbunden ist, die ihrerseits mit einer aktivierten Zelle verbunden ist, durch eine der ersten und zweiten Taktsignalleitungen (32, 34) eingeschaltet wird, um die Bitleitung mit dem Leseverstärker (40) zu verbinden, während der Leseverstärker aktiviert wird, wodurch die aktivierte Zelle aufgefrischt wird, und die andere der ersten und zweiten Trenntransistoreinheiten (10, 12), die mit der Bitleitung des Bitleitungspaares (22A, 22B) verbunden ist, ohne daß die aktivierte Zelle mit dieser verbunden ist, von einer der entsprechenden anderen ersten und zweiten Taktsignalleitung (32, 34) im Ausschaltzustand gehalten wird, wodurch der Spannungspegel in der Bitleitung des Bitleitungspaares (22A, 22B), ohne daß die aktivierte Zelle mit dieser verbunden ist, nicht von dem Vorladungsspannungswert VEQ getriggert wird;

wobei der Leseverstärker (40) durch die Signale verriegelt wird, die als Folge in der fünften und sechsten Taktsignalleitung (30, 28) auftreten,

und wobei die erste und zweite Ausgleichseinheit (20, 18) und die Taktsignale in der dritten und der vierten Taktsignalleitung (24, 26) funktionieren, um eine der ersten und zweiten Bitleitungen (22A, 22B) auf einem konstanten Spannungspegel zu halten.

2. Eine Abfühlschaltung für eine DRAM-Struktur gemäß Anspruch 1, wobei der Vorladungsspannungswert VEQ im wesentlichen gleich ½ VDD ist, wobei VDD der Wert der Systemspannungsversorgung ist.

3. Eine Abfühlschaltung für eine DRAM-Struktur gemäß Anspruch 1 oder 2, wobei das Taktsignal in einer der dritten und vierten Taktsignalleitungen (24, 26) eine der ersten und zweiten Ausgleichstransistoreinheiten (20,18) ausschaltet, die mit dieser verbunden ist, um eine der ersten und zweiten Bitleitungen (22A, 22B), die mit dieser verbunden ist, von der Spannungssignalleitung zu trennen, bei der ein Spannungswert von VEQ anliegt;

das Taktsignal in einer anderen der dritten und vierten Taktsignalleitungen (24, 26) eine andere der ersten und zweiten Ausgleichstransistoreinheiten (20, 18) eingeschaltet läßt, um eine andere der ersten und zweiten Bitleitungen (22A, 22B) zu behalten, die mit der Spannungsleitung verbunden ist, die den Spannungswert VEQ hat, um eine andere der ersten und zweiten Bitleitungen (22A, 22B) auf diesem konstanten Spannungspegel zu halten.

4. Eine Abfühlschaltung für eine DRAM-Struktur gemäß irgendeinem der Ansprüche 1 bis 3, die außerdem eine Speicherwortleitung (WL) enthält, die mit einer Zugriffstransistoreinheit (33) verbunden ist, wobei die Zugriffstransistoreinheit auch mit einem Speicherzellenkondensator und einer der ersten und zweiten Bitleitungen (22A, 22B) verbunden ist,

wobei ein Signal in der Wortleitung (WL) die Zugriffstransistoreinheit (33) einschaltet, um dadurch den Zellenkondensator einzuschalten, damit dieser den Spannungspegel in eine der ersten und zweiten Bitleitungen (22A, 22B) lädt, was einen der zugehörigen ersten und zweiten Knoten (42, 44) veranlaßt, den Wert des Spannungspegels zu verändern und eine Differenz im Spannungspegel zwischen dem ersten und zweiten Knoten zu erzeugen.

5. Eine Abfühlschaltung für eine DRAM-Struktur gemäß Anspruch 4, wobei die Spannungssignalpegel in den ersten und zweiten Taktsignalleitungen (32, 34) abfallen und die ersten und zweiten Trenntransistoren (10, 12) ausschalten, wodurch die erste und die zweite Bitleitung (22A, 22B) von dem Leseverstärker (40) getrennt wird.