KR0123841B1 - 센스증폭기용 전류제어회로 - Google Patents

센스증폭기용 전류제어회로

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KR0123841B1
KR0123841B1 KR1019940016282A KR19940016282A KR0123841B1 KR 0123841 B1 KR0123841 B1 KR 0123841B1 KR 1019940016282 A KR1019940016282 A KR 1019940016282A KR 19940016282 A KR19940016282 A KR 19940016282A KR 0123841 B1 KR0123841 B1 KR 0123841B1
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Abstract

센스증폭기용 전류제어회로는 데이타비트 클램핑회로로부터 비트라인용 센스증폭기에 공급되는 전류를 이중으로 절환하여 메모리블럭별 리프레쉬동작으로 인한 디램장치의 불필요한 전력소모를 방지한다. 이를 위하여, 상기 전류제어회로는 리프레쉬동작시 데이타비트 클램핑회로로부터 비트라인용 센스증폭기쪽으로의 전류통로를 형성시키기 위한 제 1 MOS 트랜지스터와, 상기 제 1MOS 트랜지스터 및 상기 데이타비트 클램핑회로의 사이에 접속되어 상기 전류통로를 개폐하기 위한 제 2 MOS 트랜지스터와, 어드레스신호에 의하여 전류제어신호를 발생하고 상기 전류제어신호를 상기 제 2통로절환수단에 공급하는 통로제어부를 구비한다.

Description

센스증폭기용 전류제어회로
제1도는 종래의 센스증폭기용 전류제어회로의 회로도.
제2도는 본 발명의 실시예에 따른 센스증폭기용 전류제어회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 데이타비트 클램핑회로 12 : 비트라인 센스증폭기
14 및 16 : 제1 및 제2 통로절환부 18 : 통로제어부
Q1~Q13 : MOS 트랜지스터 20~24 : 제1 내지 제3 NAND 게이트
본 발명은 디램장치의 디램셀에 사용되어 비트라인센스증폭기 및 데이타비트 클램핑회로로부터 비트라인용 센스증폭기쪽으로 인가되는 전류를 제어하기 위한 센스증폭기용 전류제어회로에 관한 것이다.
통상의 디램(DRAM : Direct Random Access Memory)장치는 다수의 디램셀을 갖는 다수의 메모리블럭들로 구성되어 있다. 그리고 상기 디램장치는 사용자의 운용상의 편의를 제공하기 위하여 모든 메모리블럭들, 일부의 메모리블럭, 또는 하나의 메모리블럭만이 리프레쉬(Refresh)될 수 있도록 제작되고 있다.
그리고 상기 디램셀은 비트라인에 비트데이타를 감지 및 증폭하기 위한 비트라인 센스증폭기와, 상기 센스증폭기에 전류를 공급하기 위한 데이타비트 클램핑회로와, 상기 데이타비트 클램핑회로로부터 상기 비트라인 센스증폭기에 공급되는 전류를 절환하기 위한 전류제어회로를 구비한다. 그러나, 상기 전류제어회로는 디램의 리프레쉬 동작시에는 메모리블럭별 리프레쉬모드와는 무관하게 상기 비트라인 센스증폭기에 전류가 공급되도록 하여 상기 디램장치로 하여금 불필요한 전력을 소모하도록 하는 문제점을 안고 있었다.
실제로, 종래의 센스증폭기용 전류제어회로는, 제1도에 도시된 바와 같이, 데이타비트 클램핑회로(10) 및 비트라인 센스증폭기(12)간의 제1 및 제2전류통로에 각각 접속된 한쌍의 NMOS 트랜지스터(Q1,Q2)로 형성되어 있다. 상기 한쌍의 NMOS 트랜지스터(Q1,Q2)는 입력라인(11)으로부터 인가되는 전류제어신호의 논리상태에 따라 상기 제1 및 제2전류통로를 각각 개폐시킨다. 상기 전류제어신호는 도시하지 않은 글로발디코더에서 발생되며, 그리고 상기 메모리블럭들중 하나의 메모리블럭이 리프레쉬되더라도 하이논리를 갖게 된다. 상기 전류제어신호를 공급받는 상기 한쌍의 NMOS 트랜지스터(Q1,Q2)는 리프레쉬모드의 종류와 무관하게 다른 메모리블럭이 리프레쉬될 경우에 상기 비트라인 센스증폭기(12)에 전류가 공급되도록 하여 디램장치로 하여금 불필요한 전력을 소모하게 한다.
따라서, 본 발명의 목적은 디램장치의 불필요한 전력소모를 방지할 수 있는 센스증폭기용 전류제어회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 센스증폭기용 전류제어회로는 리프레쉬동작시 데이타비트 클램핑회로로부터 비트라인용 센스증폭기쪽으로의 전류통로를 형성시키기 위한 제1통로절환수단과, 상기 제1통로절환수단 및 상기 데이타비트 클램핑회로의 사이에 접속되어 상기 전류통로를 개폐하기 위한 제2통로절환수단과, 어드레스신호에 의하여 전류제어신호를 발생하고 상기 전류제어신호를 상기 제2통로절환수단에 공급하는 통로제어수단을 구비한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제2도를 참조하면, 데이타비트 클램핑회로(10) 및 비트라인 센스증폭기(12)의 사이에 접속된 제1 및 제2통로절환부(14,16)를 구비한 본 발명의 실시예에 따른 센스증폭기용 전류제어회로가 설명되어 있다. 상기 데이타비트 클램핑회로(10)는 세개의 PMOS 트랜지스터(Q5~Q7)에 의하여 구성되고, 그리고 상기 비트라인 센스증폭기(12)는 3개의 PMOS 트랜지스터(Q8,Q9,Q12) 및 3개의 NMOS 트랜지스터(Q10,Q11,Q13)로 구성된다. 상기 데이타비트 클램핑회로(10) 비트라인 센스증폭기(12)는 통상적으로 사용되는 회로로서 상세한 설명을 생략한다.
한편, 상기 제1통로절환부(14)는 상기 비트라인 센스증폭기(12)의 제1입력라인(13) 및 제1접속라인(17)의 사이에 접속된 제1MOS 트랜지스터(Q1)와, 상기 비트라인 센스증폭기(12)의 제2입력라인(15) 및 제2접속라인(19)의 사이에 접속된 제2MOS 트랜지스터(Q2)로 구성된다. 상기 제1MOS 트랜지스터(Q1)는 입력라인(11)으로부터 자신의 게이트쪽으로 공급되는 제1전류제어신호가 하이논리를 갖을 경우에 턴-온(Turn-On)되어 상기 제1접속라인(17)으로부터의 전압 및 전류신호를 상기 비트라인 센스증폭기(12)의 제1입력라인(13)쪽으로 전송한다. 마찬가지로, 상기 제2MOS 트랜지스터(Q2)도 입력라인(11)으로부터 자신의 게이트쪽으로 공급되는 제1전류제어신호(Yi1)가 하이논리를 갖을 경우에 턴-온(Turn-On)되어 상기 제2접속라인(19)으로부터의 전압 및 전류신호를 상기 비트라인 센스증폭기(12)의 제2입력라인(15)쪽으로 전송한다. 상기 제1전류제어신호(Yi1)는 글로발 디코더(도시하지 않음)에서 발생되며 그리고 디램장치가 리프레쉬동작을 할 경우에 리프레쉬모드와 무관하게 하이논리를 갖게 된다.
그리고, 상기 제2통로절환부(16)는 상기 데이타비트 클램핑회로(10)의 제1출력라인(21) 및 상기 제1접속라인(17)의 사이에 접속된 제3MOS 트랜지스터(Q3)와, 그리고 상기 데이타비트 클램핑회로(10)의 제2출력라인(23) 및 상기 제2접속라인(19)의 사이에 접속된 제4MOS 트랜지스터(Q4)를 구비한다. 상기 제3MOS 트랜지스터(Q3)는, 입력라인(25)으로부터 자신의 게이트쪽으로 인가되는 제2전류제어신호(Yi2)가 하이논리를 갖을 경우, 턴-온되어 상기 데이타비트 클램핑회로(10)의 제1출력라인(21)로부터의 전류신호를 상기 제1접속라인(17)쪽으로 전송한다. 동일한 형태로, 상기 제3MOS 트랜지스터(Q3)는 상기 입력라인(25)로부터 자신의 게이트쪽으로 인가되는 상기 제2전류제어신호(Yi2)가 하이논리를 갖을 경우에 턴-온되고 그리고 상기 데이타비트 클램핑회로(10)의 제1출력라인(23)로부터의 전류신호를 상기 제2접속라인(19)쪽으로 전송한다.
상기 센스증폭기용 전류제어회로는 입력라인들(27,29,31,33)로부터 제1 내지 제4디코딩신호를 입력하는 통로제어부(18)를 추가로 구비한다. 상기 통로제어부(18)는 상기 제1 내지 제3디코딩신호를 NAND 연산하는 제1NAND 게이트(20)와, 상기 제1, 제2 및 제4디코딩신호를 NAND 연산하는 제2NAND 게이트(22)를 구비한다. 상기 제1NAND 게이트(20)는 상기 제1 내지 제3디코딩신호가 모두 하이논리를 갖을 경우에 로우논리의 논리신호를 제3NAND 게이트(24)에 공급한다. 마찬가지로, 상기 제2NAND 게이트(22)도 상기 제1, 제2 및 제4디코딩신호가 모두 하이논리를 갖을 경우에 로우논리의 논리신호를 상기 제3NAND(24)에 공급한다. 그러면, 상기 제3NAND 게이트(24)는 상기 제1NAND 게이트(20) 또는 상기 제2NAND 게이트(22)로부터 로우논리의 논리신호가 입력될 경우에 하이논리의 제2전류제어신호(Yi2)를 발생한다. 그리고 상기 제3NAND 게이트(24)는 상기 제2전류제어신호(Yi2)를 상기 제2통로절환부(16)의 입력라인(25)을 경유하여 상기 제3 및 제4MOS 트랜지스터(Q3,Q4)의 게이트에 공급하여 상기 제3 및 제4MOS 트랜지스터(Q3,Q4)의 동작을 제어한다. 상기 제1 및 제2디코딩신호는 리프레쉬제어신호 및 칼럼어드레스를 논리연산한 신호로서 리프레쉬동작을 수행할 디램셀을 지정하는 기능을 한다. 그리고 상기 제3 및 제4디코딩신호는 소정비트의 로우(Row)어드레스를 논리연산한 신호로서, 리프레쉬 동작을 수행할 메모리블럭을 지정하는 기능을 한다. 결과적으로, 상기 통로제어부(18)는 상기 제1 내지 제4디코딩신호에 의하여 디램셀이 포함된 메모리블럭이 지정되고 상기 디램셀이 지정될 때에만 상기 비트라인 센스증폭기(12)에 전류가 공급되도록 상기 제2통로절환부(16)를 제어한다.
상술한 바와 같이, 본 발명의 센스증폭기용 전류제어회로는 디램셀이 포함된 메모리블럭이 선택된 경우에 비트라인용 센스증폭기에 전류가 공급되도록 하여 디램장치의 전력소모를 최소화 할 수 있다. 그리고 상기 본 발명의 센스증폭기용 전류제어회로는 디램셀이 지정된 경우에만 디램셀에 포함된 비트라인용 센스증폭기에 전류가 공급되도록 하여 디램장치의 불필요한 전력소모를 완전하게 방지할 수 있다.

Claims (4)

  1. 비트라인상의 비트데이타를 감지 및 증폭하기 위한 비트라인용 센스증폭기 및 상기 비트라인용 센스증폭기에 전류공급하기 위한 데이타비트 클램핑 회로를 갖는 디램셀에 있어서, 리프레쉬동작시 데이타비트 클램핑회로로부터 비트라인용 센스증폭기쪽으로의 전류통로를 형성시키기 위한 제1통로절환수단과, 상기 제1통로절환수단 및 상기 데이타비트 클램핑회로의 사이에 접속되어 상기 전류통로를 개폐하기 위한 제2통로절환수단과, 어드레스신호에 의하여 전류제어신호를 발생하고 상기 전류제어신호를 상기 제2통로절환수단에 공급하는 통로제어수단을 구비한 것을 특징으로 하는 센스증폭기용 전류제어회로.
  2. 제1항에 있어서, 상기 제2통로절환수단이 MOS 트랜지스터를 포함하는 것을 특징으로 하는 센스증폭기용 전류제어회로.
  3. 제1항에 있어서, 상기 통로제어수단이 논리연산소자를 포함하는 것을 특징으로 하는 센스증폭기용 전류제어회로.
  4. 제3항에 있어서, 상기 논리연산소자가 NAND 게이트임을 특징으로 하는 센스증폭기용 전류제어회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949728A (en) * 1997-12-12 1999-09-07 Scenix Semiconductor, Inc. High speed, noise immune, single ended sensing scheme for non-volatile memories
US7408813B2 (en) * 2006-08-03 2008-08-05 Micron Technology, Inc. Block erase for volatile memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6457495A (en) * 1987-08-28 1989-03-03 Hitachi Ltd Semiconductor memory device
JPH0821234B2 (ja) * 1988-01-14 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびその制御方法
JP2704041B2 (ja) * 1990-11-09 1998-01-26 日本電気アイシーマイコンシステム株式会社 半導体メモリ装置
JP2698232B2 (ja) * 1991-05-30 1998-01-19 三洋電機株式会社 半導体記憶装置
US5280452A (en) * 1991-07-12 1994-01-18 International Business Machines Corporation Power saving semsing circuits for dynamic random access memory

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Publication number Publication date
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DE19524887C2 (de) 2000-10-26
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US5608675A (en) 1997-03-04

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