JPH0684378A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0684378A JPH0684378A JP4237125A JP23712592A JPH0684378A JP H0684378 A JPH0684378 A JP H0684378A JP 4237125 A JP4237125 A JP 4237125A JP 23712592 A JP23712592 A JP 23712592A JP H0684378 A JPH0684378 A JP H0684378A
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- power supply
- potential
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、センスアンプへ電位を与える電源
供給部の制御を確実にし、センスアンプの動作のばらつ
きをなくすことを目的とする。 【構成】 本発明は、ビット線の電位レベルの差を増幅
して出力するセンスアンプ１２０を有する半導体記憶装
置において、前記センスアンプ１２０に第１及び第２の
電位を与える第１電源ラインＳＬ1 及び第２電源ライン
ＳＬ2 を有する電源電位供給部１４０であって、前記第
１電源ラインＳＬ1 の電位が前記第１の電位になると、
それに応答して前記第２電源ラインの電位に前記第２の
電位を与える前記電源電位供給部を設けたので、制御信
号ＰＬ1 、ＰＬ2 のタイミングがずれても、それぞれの
電源ラインをほぼ同時に所定電位にすることができ、セ
ンスアンプの動作のばらつきをなくすことができる。
供給部の制御を確実にし、センスアンプの動作のばらつ
きをなくすことを目的とする。 【構成】 本発明は、ビット線の電位レベルの差を増幅
して出力するセンスアンプ１２０を有する半導体記憶装
置において、前記センスアンプ１２０に第１及び第２の
電位を与える第１電源ラインＳＬ1 及び第２電源ライン
ＳＬ2 を有する電源電位供給部１４０であって、前記第
１電源ラインＳＬ1 の電位が前記第１の電位になると、
それに応答して前記第２電源ラインの電位に前記第２の
電位を与える前記電源電位供給部を設けたので、制御信
号ＰＬ1 、ＰＬ2 のタイミングがずれても、それぞれの
電源ラインをほぼ同時に所定電位にすることができ、セ
ンスアンプの動作のばらつきをなくすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、センスアンプ回路に関するものである。
に、センスアンプ回路に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置を図５を用いて以
下に説明する。
下に説明する。
【０００３】図５に示される半導体記憶装置は、メモリ
セル部５１０、センスアンプ部５２０、コラムデコード
部５３０、電源供給制御部５４０とから構成される。
セル部５１０、センスアンプ部５２０、コラムデコード
部５３０、電源供給制御部５４０とから構成される。
【０００４】メモリセル部５１０は、１対のビット線Ｂ
Ｌ、バーＢＬとそれぞれ直交するワード線ＷＬ1 、ＷＬ
2 の各交点にメモリセルＭＣ1 、ＭＣ2 が形成される。
Ｌ、バーＢＬとそれぞれ直交するワード線ＷＬ1 、ＷＬ
2 の各交点にメモリセルＭＣ1 、ＭＣ2 が形成される。
【０００５】センスアンプ部５２０は、Ｎチャンネル型
トランジスタ５２１、５２２から成るＮチャンネルセン
スアンプ５２０−１、及びＰチャンネル型トランジスタ
５２３、５２４から成るＰチャンネルセンスアンプ５２
０−２とから形成される。Ｎチャンネル型トランジスタ
５２１、５２２のソース及びドレインは、それぞれ電源
供給線ＳＬ1 とビット線対ＢＬ、バーＢＬに接続され、
各ゲートは、Ｎチャンネル型トランジスタ５２１がビッ
ト線バーＢＬに、５２２がビット線ＢＬにそれぞれ接続
される。Ｐチャンネル型トランジスタ５２３、５２４の
ソース及びドレインは、それぞれ電源供給線ＳＬ2 とビ
ット線対ＢＬ、バーＢＬに接続され、各ゲートは、Ｐチ
ャンネル型トランジスタ５２３がビット線バーＢＬに、
５２４がビット線ＢＬにそれぞれ接続される。
トランジスタ５２１、５２２から成るＮチャンネルセン
スアンプ５２０−１、及びＰチャンネル型トランジスタ
５２３、５２４から成るＰチャンネルセンスアンプ５２
０−２とから形成される。Ｎチャンネル型トランジスタ
５２１、５２２のソース及びドレインは、それぞれ電源
供給線ＳＬ1 とビット線対ＢＬ、バーＢＬに接続され、
各ゲートは、Ｎチャンネル型トランジスタ５２１がビッ
ト線バーＢＬに、５２２がビット線ＢＬにそれぞれ接続
される。Ｐチャンネル型トランジスタ５２３、５２４の
ソース及びドレインは、それぞれ電源供給線ＳＬ2 とビ
ット線対ＢＬ、バーＢＬに接続され、各ゲートは、Ｐチ
ャンネル型トランジスタ５２３がビット線バーＢＬに、
５２４がビット線ＢＬにそれぞれ接続される。
【０００６】コラムデコード部５３０は、ソース及びド
レインがビット線ＢＬ及びデータバスＤＢに接続される
Ｎチャンネル型トランジスタ５３１と、ソース及びドレ
インがビット線バーＢＬ及びデータバスバーＤＢに接続
されるＮチャンネル型トランジスタ５３２とから形成さ
れる。Ｎチャンネル型トランジスタ５３１、５３２の各
ゲートは、コラムデコーダ出力信号ＣＳが与えられるコ
ラムデコーダ出力信号線ＣＬに接続される。
レインがビット線ＢＬ及びデータバスＤＢに接続される
Ｎチャンネル型トランジスタ５３１と、ソース及びドレ
インがビット線バーＢＬ及びデータバスバーＤＢに接続
されるＮチャンネル型トランジスタ５３２とから形成さ
れる。Ｎチャンネル型トランジスタ５３１、５３２の各
ゲートは、コラムデコーダ出力信号ＣＳが与えられるコ
ラムデコーダ出力信号線ＣＬに接続される。
【０００７】電源供給制御部５４０は、ソースが接地電
位レベルの接地電源に、ドレインが電源供給線ＳＬ1 に
接続され、そのゲートに制御信号ＰＬ1 が与えられるＮ
チャンネル型トランジスタ５４１と、ソースが電位レベ
ルＶ1 の電源ＶDDに、ドレインが電源供給線ＳＬ2 に接
続され、そのゲートに制御信号ＰＬ2 が与えられるＰチ
ャンネル型トランジスタ５４２とから形成される。
位レベルの接地電源に、ドレインが電源供給線ＳＬ1 に
接続され、そのゲートに制御信号ＰＬ1 が与えられるＮ
チャンネル型トランジスタ５４１と、ソースが電位レベ
ルＶ1 の電源ＶDDに、ドレインが電源供給線ＳＬ2 に接
続され、そのゲートに制御信号ＰＬ2 が与えられるＰチ
ャンネル型トランジスタ５４２とから形成される。
【０００８】次に、以上述べた半導体記憶装置の動作を
図６を用いて説明する。
図６を用いて説明する。
【０００９】ビット線ＢＬ、バーＢＬ及び電源供給線Ｓ
Ｌ1 、ＳＬ2 はあらかじめ、電位レベルＶ1 の１／２の
電位にプリチャージされている。
Ｌ1 、ＳＬ2 はあらかじめ、電位レベルＶ1 の１／２の
電位にプリチャージされている。
【００１０】時刻ｔ0 において、ワード線ＷＬ1 が選択
され、メモリセルＭＣ1 からビット線バーＢＬにメモリ
セルＭＣ1 内のデータを読み出すと、ビット線バーＢＬ
はプリチャージレベルから読み出したデータに応じて変
化する。
され、メモリセルＭＣ1 からビット線バーＢＬにメモリ
セルＭＣ1 内のデータを読み出すと、ビット線バーＢＬ
はプリチャージレベルから読み出したデータに応じて変
化する。
【００１１】時刻ｔ1 において、制御信号ＰＬ1 が
“Ｈ”に、制御信号ＰＬ2 が“Ｌ”に変化すると、Ｎチ
ャンネル型トランジスタ５４１及びＰチャンネル型トラ
ンジスタ５４２がオン状態になる。これによって、電源
供給線ＳＬ2 はＶ1 レベルに、ＳＬ1 は接地電位レベル
に向かって、電位レベルが変化する。これと同時に、Ｎ
チャンネルセンスアンプ５２０−１、及びＰチャンネル
センスアンプ５２０−２の働きにより、ビット線バーＢ
Ｌは接地電位レベル側に、ビット線ＢＬは電位レベルＶ
1 に向かって電位レベルが変化する。
“Ｈ”に、制御信号ＰＬ2 が“Ｌ”に変化すると、Ｎチ
ャンネル型トランジスタ５４１及びＰチャンネル型トラ
ンジスタ５４２がオン状態になる。これによって、電源
供給線ＳＬ2 はＶ1 レベルに、ＳＬ1 は接地電位レベル
に向かって、電位レベルが変化する。これと同時に、Ｎ
チャンネルセンスアンプ５２０−１、及びＰチャンネル
センスアンプ５２０−２の働きにより、ビット線バーＢ
Ｌは接地電位レベル側に、ビット線ＢＬは電位レベルＶ
1 に向かって電位レベルが変化する。
【００１２】時刻ｔ2 において、電源供給線ＳＬ2 は電
位レベルＶ1 で、ＳＬ1 は接地電位レベルで安定する。
また、ビット線ＢＬは電位レベルＶ1 でバーＢＬは接地
電位レベルで安定する。
位レベルＶ1 で、ＳＬ1 は接地電位レベルで安定する。
また、ビット線ＢＬは電位レベルＶ1 でバーＢＬは接地
電位レベルで安定する。
【００１３】時刻ｔ3 において、コラムデコーダ出力信
号ＣＳが“Ｈ”になり、データバスＤＢ、バーＤＢにデ
ータを出力する。
号ＣＳが“Ｈ”になり、データバスＤＢ、バーＤＢにデ
ータを出力する。
【００１４】
【発明が解決しようとする課題】以上、述べた半導体記
憶装置において、電源供給制御部５４０は外部からの制
御信号ＰＬ1 、ＰＬ2 によって制御される為、制御信号
ＰＬ1 とＰＬ2 との間にタイミングのズレが生じると、
図７に示すように電源供給部５４０から電源供給線ＳＬ
1 、ＳＬ2 に電位を与えるタイミングにズレを生じる。
その結果、Ｎチャンネルセンスアンプ５２０−１とＰチ
ャンネルセンスアンプ５２０−２との動作にもズレが生
じるという問題があった。
憶装置において、電源供給制御部５４０は外部からの制
御信号ＰＬ1 、ＰＬ2 によって制御される為、制御信号
ＰＬ1 とＰＬ2 との間にタイミングのズレが生じると、
図７に示すように電源供給部５４０から電源供給線ＳＬ
1 、ＳＬ2 に電位を与えるタイミングにズレを生じる。
その結果、Ｎチャンネルセンスアンプ５２０−１とＰチ
ャンネルセンスアンプ５２０−２との動作にもズレが生
じるという問題があった。
【００１５】本発明は、電源供給部の制御が困難である
という欠点を解消し、センスアンプ部の動作のばらつき
をなくすことを目的とするものである。
という欠点を解消し、センスアンプ部の動作のばらつき
をなくすことを目的とするものである。
【００１６】
【課題を解決するための手段】本発明は上述した課題を
解決するために、第１及び第２のビット線と、データを
記憶するメモリセルであって、前記データに基づいて前
記第１のビット線を前記第２のビット線とは異なる電位
レベルとする前記メモリセルと、前記第１と第２のビッ
ト線の電位レベルの差を増幅して出力するセンスアンプ
とを有する半導体記憶装置において、前記センスアンプ
に第１及び第２の電位を与える第１電源ライン及び第２
電源ラインを有する電源電位供給部であって、前記第１
電源ラインの電位が前記第１の電位になると、それに応
答して前記第２電源ラインに前記第２の電位を与える前
記電源電位供給部を設けたものである。
解決するために、第１及び第２のビット線と、データを
記憶するメモリセルであって、前記データに基づいて前
記第１のビット線を前記第２のビット線とは異なる電位
レベルとする前記メモリセルと、前記第１と第２のビッ
ト線の電位レベルの差を増幅して出力するセンスアンプ
とを有する半導体記憶装置において、前記センスアンプ
に第１及び第２の電位を与える第１電源ライン及び第２
電源ラインを有する電源電位供給部であって、前記第１
電源ラインの電位が前記第１の電位になると、それに応
答して前記第２電源ラインに前記第２の電位を与える前
記電源電位供給部を設けたものである。
【００１７】
【作用】本発明によれば、第１電源ラインの電位が第１
の電位になると、それに応答して即座に第２電源ライン
の電位が第２の電位になるので、制御信号のタイミング
にずれが生じたとしても確実にそれぞれの電源ラインを
所定電位にすることができる。それにより、センスアン
プの動作のばらつきをなくすことができる。
の電位になると、それに応答して即座に第２電源ライン
の電位が第２の電位になるので、制御信号のタイミング
にずれが生じたとしても確実にそれぞれの電源ラインを
所定電位にすることができる。それにより、センスアン
プの動作のばらつきをなくすことができる。
【００１８】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。
る。
【００１９】図１に示される半導体記憶装置は、メモリ
セル部１１０、センスアンプ部１２０、コラムデコード
部１３０、電源供給制御部１４０とから構成される。
セル部１１０、センスアンプ部１２０、コラムデコード
部１３０、電源供給制御部１４０とから構成される。
【００２０】メモリセル部１１０は、ビット線対ＢＬ、
バーＢＬとそれぞれ直交するワード線ＷＬ1 、ＷＬ2 の
各交点にメモリセルＭＣ1 、ＭＣ2 が形成される。
バーＢＬとそれぞれ直交するワード線ＷＬ1 、ＷＬ2 の
各交点にメモリセルＭＣ1 、ＭＣ2 が形成される。
【００２１】センスアンプ部１２０は、Ｎチャンネル型
トランジスタ１２１、１２２から成るＮチャンネルセン
スアンプ１２０−１、及びＰチャンネル型トランジスタ
１２３、１２４から成るＰチャンネルセンスアンプ１２
０−２とから形成される。Ｎチャンネル型トランジスタ
１２１、１２２のソース及びドレインはそれぞれ電源供
給線ＳＬ1 とビット線対ＢＬ、バーＢＬに接続され、各
ゲートはＮチャンネル型トランジスタ１２１がビット線
バーＢＬに、１２２がビット線ＢＬにそれぞれ接続され
る。Ｐチャンネル型トランジスタ１２３、１２４のソー
ス及びドレインはそれぞれ電源供給線ＳＬ2 とビット線
対ＢＬ、バーＢＬに接続され、各ゲートは、Ｐチャンネ
ル型トランジスタ１２３がビット線バーＢＬに、１２４
がビット線ＢＬにそれぞれ接続される。
トランジスタ１２１、１２２から成るＮチャンネルセン
スアンプ１２０−１、及びＰチャンネル型トランジスタ
１２３、１２４から成るＰチャンネルセンスアンプ１２
０−２とから形成される。Ｎチャンネル型トランジスタ
１２１、１２２のソース及びドレインはそれぞれ電源供
給線ＳＬ1 とビット線対ＢＬ、バーＢＬに接続され、各
ゲートはＮチャンネル型トランジスタ１２１がビット線
バーＢＬに、１２２がビット線ＢＬにそれぞれ接続され
る。Ｐチャンネル型トランジスタ１２３、１２４のソー
ス及びドレインはそれぞれ電源供給線ＳＬ2 とビット線
対ＢＬ、バーＢＬに接続され、各ゲートは、Ｐチャンネ
ル型トランジスタ１２３がビット線バーＢＬに、１２４
がビット線ＢＬにそれぞれ接続される。
【００２２】コラムデコード部１３０は、ソース及びド
レインがビット線ＢＬ及びデータバスＤＢに接続される
Ｎチャンネル型トランジスタ１３１と、ソース及びドレ
インがビット線バーＢＬ及びデータバスバーＤＢに接続
されるＮチャンネル型トランジスタ１３２とから形成さ
れる。Ｎチャンネル型トランジスタ１３１、１３２の各
ゲートは、コラムデコーダ出力信号ＣＳが与えられるコ
ラムデコーダ出力信号線ＣＬに接続される。
レインがビット線ＢＬ及びデータバスＤＢに接続される
Ｎチャンネル型トランジスタ１３１と、ソース及びドレ
インがビット線バーＢＬ及びデータバスバーＤＢに接続
されるＮチャンネル型トランジスタ１３２とから形成さ
れる。Ｎチャンネル型トランジスタ１３１、１３２の各
ゲートは、コラムデコーダ出力信号ＣＳが与えられるコ
ラムデコーダ出力信号線ＣＬに接続される。
【００２３】電源供給制御部１４０は、ソースが接地電
位レベルの接地電源に、ドレインが電源供給線ＳＬ
1 に、ゲートがノードＮ1 にそれぞれ接続されるＮチャ
ンネル型トランジスタ１４１と、ソースが電位レベルＶ
1 の電源ＶDDに、ドレインが電源供給線ＳＬ2 に、ゲー
トがノードＮ2 にそれぞれ接続されるＰチャンネル型ト
ランジスタ１４２と、ソースが電位レベルＶ1 の電源Ｖ
DDに、ドレインがノードＮ2 に、ゲートがノードＮ3 に
それぞれ接続されるＰチャンネル型トランジスタ１４３
と、ソースが電源供給線ＳＬ1 に、ドレインがノードＮ
2 に、ゲートがノードＮ3 にそれぞれ接続されるＮチャ
ンネル型トランジスタ１４４と、ソースが接地電位レベ
ルの接地電源に、ドレインがノードＮ1 に、ゲートがノ
ードＮ4 にそれぞれ接続されるＮ型トランジスタ１４５
と、ソースが電源供給線ＳＬ2 に、ドレインがノードＮ
1 に、ゲートがノードＮ4 にそれぞれ接続されるＰチャ
ンネル型トランジスタ１４６と、その入力に制御信号Ｐ
Ｌ1 が与えられ、その出力がノードＮ3 に接続されるイ
ンバータ１４７と、その入力に制御信号ＰＬ2 が与えら
れ、その出力がノードＮ4 に接続されるインバータ１４
８とから形成される。
位レベルの接地電源に、ドレインが電源供給線ＳＬ
1 に、ゲートがノードＮ1 にそれぞれ接続されるＮチャ
ンネル型トランジスタ１４１と、ソースが電位レベルＶ
1 の電源ＶDDに、ドレインが電源供給線ＳＬ2 に、ゲー
トがノードＮ2 にそれぞれ接続されるＰチャンネル型ト
ランジスタ１４２と、ソースが電位レベルＶ1 の電源Ｖ
DDに、ドレインがノードＮ2 に、ゲートがノードＮ3 に
それぞれ接続されるＰチャンネル型トランジスタ１４３
と、ソースが電源供給線ＳＬ1 に、ドレインがノードＮ
2 に、ゲートがノードＮ3 にそれぞれ接続されるＮチャ
ンネル型トランジスタ１４４と、ソースが接地電位レベ
ルの接地電源に、ドレインがノードＮ1 に、ゲートがノ
ードＮ4 にそれぞれ接続されるＮ型トランジスタ１４５
と、ソースが電源供給線ＳＬ2 に、ドレインがノードＮ
1 に、ゲートがノードＮ4 にそれぞれ接続されるＰチャ
ンネル型トランジスタ１４６と、その入力に制御信号Ｐ
Ｌ1 が与えられ、その出力がノードＮ3 に接続されるイ
ンバータ１４７と、その入力に制御信号ＰＬ2 が与えら
れ、その出力がノードＮ4 に接続されるインバータ１４
８とから形成される。
【００２４】次に、以上述べた半導体記憶装置の動作を
図２を用いて説明する。
図２を用いて説明する。
【００２５】最初はビット線ＢＬ、バーＢＬ及び電源供
給線ＳＬ1 、ＳＬ2 は、あらかじめ、電位レベルＶ1 の
１／２の電位にプリチャージされ、制御信号ＰＬ1 は
“Ｌ”、制御信号ＰＬ2 は“Ｈ”、ノードＮ1 は接地電
位レベル、ノードＮ3 は“Ｌ”、ノードＮ4 は“Ｈ”レ
ベルにそれぞれ設定されているとする。
給線ＳＬ1 、ＳＬ2 は、あらかじめ、電位レベルＶ1 の
１／２の電位にプリチャージされ、制御信号ＰＬ1 は
“Ｌ”、制御信号ＰＬ2 は“Ｈ”、ノードＮ1 は接地電
位レベル、ノードＮ3 は“Ｌ”、ノードＮ4 は“Ｈ”レ
ベルにそれぞれ設定されているとする。
【００２６】まず、時刻ｔ0 において、ワード線ＷＬ1
を選択し、メモリセルＭＣ1 からビット線バーＢＬにデ
ータを読み出すと、ビット線バーＢＬはプリチャージレ
ベルから読み出した信号のレベル分、すなわち、メモリ
セルＭＣ1 に記憶されたデータに応じて、変化する。
を選択し、メモリセルＭＣ1 からビット線バーＢＬにデ
ータを読み出すと、ビット線バーＢＬはプリチャージレ
ベルから読み出した信号のレベル分、すなわち、メモリ
セルＭＣ1 に記憶されたデータに応じて、変化する。
【００２７】次に、時刻ｔ1 において、制御信号ＰＬ1
が“Ｈ”に、制御信号ＰＬ2 が“Ｌ”に変化すると、Ｎ
チャンネル型トランジスタ１４４及びＰチャンネル型ト
ランジスタ１４６がオン状態になり、Ｎチャンネル型ト
ランジスタ１４５及びＰチャンネル型トランジスタ１４
３がオフ状態となる。これによって、ノードＮ1 は電源
供給線ＳＬ2 の、ノードＮ2 は電源供給線ＳＬ1 のプリ
チャージレベルに向かって、それぞれ電位レベルが変化
し、Ｎチャンネル型トランジスタ１４１とＰチャンネル
型トランジスタ１４２がオン状態になる。これにより、
電源供給線ＳＬ2 の電位レベルはＶ1 に、電源供給線Ｓ
Ｌ1 の電位レベルは接地電位レベルに向かって変化す
る。ノードＮ1 は電源供給線ＳＬ2 の変化に応じて、ノ
ードＮ2 は電源供給線ＳＬ1 の変化に応じて、それぞれ
変化する。この時、センスアンプ部１２０、すなわち、
Ｎチャンネルセンスアンプ１２０−１及びＰチャンネル
センスアンプ１２０−２により、ビット線バーＢＬは接
地電位レベルに、ビット線ＢＬは電位レベルＶ1 に向か
って、それぞれ変化する。
が“Ｈ”に、制御信号ＰＬ2 が“Ｌ”に変化すると、Ｎ
チャンネル型トランジスタ１４４及びＰチャンネル型ト
ランジスタ１４６がオン状態になり、Ｎチャンネル型ト
ランジスタ１４５及びＰチャンネル型トランジスタ１４
３がオフ状態となる。これによって、ノードＮ1 は電源
供給線ＳＬ2 の、ノードＮ2 は電源供給線ＳＬ1 のプリ
チャージレベルに向かって、それぞれ電位レベルが変化
し、Ｎチャンネル型トランジスタ１４１とＰチャンネル
型トランジスタ１４２がオン状態になる。これにより、
電源供給線ＳＬ2 の電位レベルはＶ1 に、電源供給線Ｓ
Ｌ1 の電位レベルは接地電位レベルに向かって変化す
る。ノードＮ1 は電源供給線ＳＬ2 の変化に応じて、ノ
ードＮ2 は電源供給線ＳＬ1 の変化に応じて、それぞれ
変化する。この時、センスアンプ部１２０、すなわち、
Ｎチャンネルセンスアンプ１２０−１及びＰチャンネル
センスアンプ１２０−２により、ビット線バーＢＬは接
地電位レベルに、ビット線ＢＬは電位レベルＶ1 に向か
って、それぞれ変化する。
【００２８】次に、時刻ｔ2 において、電源供給線ＳＬ
1 は接地電位レベルで、電源供給線ＳＬ2 は電位レベル
Ｖ1 でそれぞれ安定する。それによって、ビット線ＢＬ
が電位レベルＶ1 に、ビット線バーＢＬが接地電位レベ
ルに達する。
1 は接地電位レベルで、電源供給線ＳＬ2 は電位レベル
Ｖ1 でそれぞれ安定する。それによって、ビット線ＢＬ
が電位レベルＶ1 に、ビット線バーＢＬが接地電位レベ
ルに達する。
【００２９】次に、時刻ｔ3 において、コラムデコーダ
出力信号線ＣＬに与えられるコラムデコーダ出力信号Ｃ
Ｓが“Ｈ”になり、データバスＤＢ、バーＤＢにデータ
を出力する。
出力信号線ＣＬに与えられるコラムデコーダ出力信号Ｃ
Ｓが“Ｈ”になり、データバスＤＢ、バーＤＢにデータ
を出力する。
【００３０】次に、本発明の第２の実施例を図３を用い
て説明する。
て説明する。
【００３１】図３に示される半導体記憶装置は、メモリ
セル部１１０、センスアンプ部１２０、コラムデコード
部１３０、及び電源供給制御部３００とから構成され
る。ここで、図１と同一部には同一符号を付し、その説
明を省略する。
セル部１１０、センスアンプ部１２０、コラムデコード
部１３０、及び電源供給制御部３００とから構成され
る。ここで、図１と同一部には同一符号を付し、その説
明を省略する。
【００３２】電源供給制御部３００は、センスラッチ回
路３１０と、カレントミラーアンプ３２０と、ラッチ回
路３３０と、第１のパルス発生回路３４０と、第２のパ
ルス発生回路３５０とから構成される。
路３１０と、カレントミラーアンプ３２０と、ラッチ回
路３３０と、第１のパルス発生回路３４０と、第２のパ
ルス発生回路３５０とから構成される。
【００３３】センスラッチ回路３１０は、ソースが電位
レベルＶ1 の電源ＶDDに、ドレインが電源供給線ＳＬ2
に、ゲートがノードＮ1 にそれぞれ接続されるＰチャン
ネル型トランジスタ３１１と、ソースが電位レベルＶ1
の電源ＶDDに、ドレインがノードＮ1 に、ゲートがノー
ドＮ2 にそれぞれ接続するＰチャンネル型トランジスタ
３１２と、ソースが電源供給線ＳＬ1 に、ドレインがノ
ードＮ1 に、ゲートがノードＮ2 にそれぞれ接続される
Ｎチャンネル型トランジスタ３１３と、ソースが電位レ
ベルＶ2 （０＜Ｖ1 ＜Ｖ2 ）の電源ＶDD′に、ドレイン
が電源供給線ＳＬ2 に、ゲートがインバータ３１５の出
力端にそれぞれ接続されるＰチャンネル型トランジスタ
３１４と、ソースが接地電源３１６に、ドレインが電源
供給線ＳＬ1 に、ゲートがノードＮ3 にそれぞれ接続さ
れるＮチャンネル型トランジスタ３１６と、ソースが電
源供給線ＳＬ2 に、ドレインがノードＮ3 に、ゲートが
ノードＮ4 にそれぞれ接続されるＰチャンネル型トラン
ジスタ３１７と、ソースが接地電源に、ドレインがノー
ドＮ3 にゲートがノードＮ4 にそれぞれ接続されるＮチ
ャンネル型トランジスタ３１８と、その出力端がノード
Ｎ4 に接続されるインバータ３１９とから形成される。
インバータ３１５及び３１９の入力端には、制御信号Ｐ
Ｌ3 が与えられる。
レベルＶ1 の電源ＶDDに、ドレインが電源供給線ＳＬ2
に、ゲートがノードＮ1 にそれぞれ接続されるＰチャン
ネル型トランジスタ３１１と、ソースが電位レベルＶ1
の電源ＶDDに、ドレインがノードＮ1 に、ゲートがノー
ドＮ2 にそれぞれ接続するＰチャンネル型トランジスタ
３１２と、ソースが電源供給線ＳＬ1 に、ドレインがノ
ードＮ1 に、ゲートがノードＮ2 にそれぞれ接続される
Ｎチャンネル型トランジスタ３１３と、ソースが電位レ
ベルＶ2 （０＜Ｖ1 ＜Ｖ2 ）の電源ＶDD′に、ドレイン
が電源供給線ＳＬ2 に、ゲートがインバータ３１５の出
力端にそれぞれ接続されるＰチャンネル型トランジスタ
３１４と、ソースが接地電源３１６に、ドレインが電源
供給線ＳＬ1 に、ゲートがノードＮ3 にそれぞれ接続さ
れるＮチャンネル型トランジスタ３１６と、ソースが電
源供給線ＳＬ2 に、ドレインがノードＮ3 に、ゲートが
ノードＮ4 にそれぞれ接続されるＰチャンネル型トラン
ジスタ３１７と、ソースが接地電源に、ドレインがノー
ドＮ3 にゲートがノードＮ4 にそれぞれ接続されるＮチ
ャンネル型トランジスタ３１８と、その出力端がノード
Ｎ4 に接続されるインバータ３１９とから形成される。
インバータ３１５及び３１９の入力端には、制御信号Ｐ
Ｌ3 が与えられる。
【００３４】カレントミラーアンプ３２０は、ソースが
電位レベルＶ1 の電源ＶDDに、ドレイン及びゲートがノ
ードＮ5 にそれぞれ接続されるＰチャンネル型トランジ
スタ３２１と、ソースが電源ＶDDに、ドレインがノード
Ｎ6 に、ゲートがノードＮ5にそれぞれ接続されるＰチ
ャンネル型トランジスタ３２２と、ソースがノードＮ7
に、ドレインがノードＮ5 に、ゲートが電源供給線ＳＬ
2 にそれぞれ接続されるＮチャンネル型トランジスタ３
２３と、ソースがノードＮ7 に、ドレインがノードＮ6
に、ゲートが電位レベルＶ2 の電源ＶDD′にそれぞれ接
続されるＮチャンネル型トランジスタ３２４と、ソース
が接地電源に、ドレインがノードＮ7 に、ゲートがノー
ドＮ8 にそれぞれ接続されるＮチャンネル型トランジス
タ３２５とから形成される。
電位レベルＶ1 の電源ＶDDに、ドレイン及びゲートがノ
ードＮ5 にそれぞれ接続されるＰチャンネル型トランジ
スタ３２１と、ソースが電源ＶDDに、ドレインがノード
Ｎ6 に、ゲートがノードＮ5にそれぞれ接続されるＰチ
ャンネル型トランジスタ３２２と、ソースがノードＮ7
に、ドレインがノードＮ5 に、ゲートが電源供給線ＳＬ
2 にそれぞれ接続されるＮチャンネル型トランジスタ３
２３と、ソースがノードＮ7 に、ドレインがノードＮ6
に、ゲートが電位レベルＶ2 の電源ＶDD′にそれぞれ接
続されるＮチャンネル型トランジスタ３２４と、ソース
が接地電源に、ドレインがノードＮ7 に、ゲートがノー
ドＮ8 にそれぞれ接続されるＮチャンネル型トランジス
タ３２５とから形成される。
【００３５】ラッチ回路３３０は、ＮＡＮＤ素子３３
１、３３２とから形成される。ＮＡＮＤ素子３３１の第
１の入力端はＮＡＮＤ素子３３２の出力端及びＮＡＮＤ
素子３４１の出力端に接続され、ＮＡＮＤ素子３３１の
出力端はノードＮ8 及びＮＡＮＤ素子３３２の第１の入
力端に接続される。さらに、ＮＡＮＤ素子３３２の第２
の入力端はＮＡＮＤ素子３５１の出力端に接続され、Ｎ
ＡＮＤ素子３３２の第３の入力端には制御信号ＰＬ3 が
与えられる。
１、３３２とから形成される。ＮＡＮＤ素子３３１の第
１の入力端はＮＡＮＤ素子３３２の出力端及びＮＡＮＤ
素子３４１の出力端に接続され、ＮＡＮＤ素子３３１の
出力端はノードＮ8 及びＮＡＮＤ素子３３２の第１の入
力端に接続される。さらに、ＮＡＮＤ素子３３２の第２
の入力端はＮＡＮＤ素子３５１の出力端に接続され、Ｎ
ＡＮＤ素子３３２の第３の入力端には制御信号ＰＬ3 が
与えられる。
【００３６】第１のパルス発生回路３４０は、ＮＡＮＤ
素子３４１及びインバータ３４２、３４３、３４４とか
ら形成される。インバータ３４２〜３４４は直列に接続
され、第１段のインバータ３４２の入力端には制御信号
ＰＬ3 が与えられ、第３段のインバータ３４４の出力端
はＮＡＮＤ素子３４１の第１の入力端に接続する。ＮＡ
ＮＤ素子３４１の第２の入力端は、第１段のインバータ
３４２の入力端と接続され、制御信号ＰＬ3 が与えられ
る。
素子３４１及びインバータ３４２、３４３、３４４とか
ら形成される。インバータ３４２〜３４４は直列に接続
され、第１段のインバータ３４２の入力端には制御信号
ＰＬ3 が与えられ、第３段のインバータ３４４の出力端
はＮＡＮＤ素子３４１の第１の入力端に接続する。ＮＡ
ＮＤ素子３４１の第２の入力端は、第１段のインバータ
３４２の入力端と接続され、制御信号ＰＬ3 が与えられ
る。
【００３７】第２のパルス発生回路３５０は、ＮＡＮＤ
素子３５１及びインバータ３５２、３５３、３５４とか
ら形成される。インバータ３５２〜３５４は直列に接続
され、第１段のインバータ３５２の入力端はノードＮ6
に接続され、第３段のインバータ３５４の出力端はＮＡ
ＮＤ素子３５１の第１の入力端に接続される。さらに、
ＮＡＮＤ素子３５１の第２の入力端は、インバータ３５
２の入力端に接続する。
素子３５１及びインバータ３５２、３５３、３５４とか
ら形成される。インバータ３５２〜３５４は直列に接続
され、第１段のインバータ３５２の入力端はノードＮ6
に接続され、第３段のインバータ３５４の出力端はＮＡ
ＮＤ素子３５１の第１の入力端に接続される。さらに、
ＮＡＮＤ素子３５１の第２の入力端は、インバータ３５
２の入力端に接続する。
【００３８】次に、以上、述べた半導体記憶装置の動作
を図４を用いて説明する。
を図４を用いて説明する。
【００３９】ビット線ＢＬ、バーＢＬ及び電源供給線Ｓ
Ｌ1 、ＳＬ2 は、あらかじめ電位レベルＶ2 の１／２の
電位にプリチャージされ、制御信号ＰＬ3 は“Ｌ”、ノ
ードＮ4 は“Ｈ”、ノードＮ2 は“Ｌ”、ノードＮ3 は
接地電位レベル、ノードＮ1は電位レベルＶ1 に設定さ
れているものとする。
Ｌ1 、ＳＬ2 は、あらかじめ電位レベルＶ2 の１／２の
電位にプリチャージされ、制御信号ＰＬ3 は“Ｌ”、ノ
ードＮ4 は“Ｈ”、ノードＮ2 は“Ｌ”、ノードＮ3 は
接地電位レベル、ノードＮ1は電位レベルＶ1 に設定さ
れているものとする。
【００４０】まず、時刻ｔ0 において、ワード線ＷＬ1
を選択し、メモリセルＭＣ1 からビット線バーＢＬにデ
ータを読み出すと、ビット線バーＢＬはプリチャージレ
ベルから読み出した信号のレベル分、すなわち、メモリ
セルＭＣ1 に記憶されたデータに応じて変化する。
を選択し、メモリセルＭＣ1 からビット線バーＢＬにデ
ータを読み出すと、ビット線バーＢＬはプリチャージレ
ベルから読み出した信号のレベル分、すなわち、メモリ
セルＭＣ1 に記憶されたデータに応じて変化する。
【００４１】次に、時刻ｔ1 において、制御信号ＰＬ3
が“Ｈ”に変化すると、Ｐチャンネル型トランジスタ３
１４及び３１７がオン状態、Ｎチャンネル型トランジス
タ３１８がオフ状態、Ｎチャンネル型トランジスタ３１
３がオン状態、Ｐチャンネル型トランジスタ３１２がオ
フ状態になる。これによって、ノードＮ1 は電源供給線
ＳＬ1 の、ノードＮ3 は電源供給線ＳＬ2 のプリチャー
ジレベルに向かって、それぞれ電位レベルが変化し、Ｐ
チャンネル型トランジスタ３１１とＮチャンネル型トラ
ンジスタ３１６がオン状態になる。これにより、電源供
給線ＳＬ2 の電位レベルはＶ1 に、電源供給線ＳＬ1 の
電位レベルは接地電位レベルに向かって変化する。ノー
ドＮ1 は電源供給線ＳＬ1 の変化に応じて、ノードＮ3
は電源供給線ＳＬ2 の変化に応じてそれぞれ変化する。
この時、センスアンプ部１２０、すなわち、Ｎチャンネ
ルセンスアンプ１２０−１及びＰチャンネルセンスアン
プ１２０−２により、ビット線バーＢＬは接地電位レベ
ルに、ビット線ＢＬは電位レベルＶ1 に向かってそれぞ
れ変化する。
が“Ｈ”に変化すると、Ｐチャンネル型トランジスタ３
１４及び３１７がオン状態、Ｎチャンネル型トランジス
タ３１８がオフ状態、Ｎチャンネル型トランジスタ３１
３がオン状態、Ｐチャンネル型トランジスタ３１２がオ
フ状態になる。これによって、ノードＮ1 は電源供給線
ＳＬ1 の、ノードＮ3 は電源供給線ＳＬ2 のプリチャー
ジレベルに向かって、それぞれ電位レベルが変化し、Ｐ
チャンネル型トランジスタ３１１とＮチャンネル型トラ
ンジスタ３１６がオン状態になる。これにより、電源供
給線ＳＬ2 の電位レベルはＶ1 に、電源供給線ＳＬ1 の
電位レベルは接地電位レベルに向かって変化する。ノー
ドＮ1 は電源供給線ＳＬ1 の変化に応じて、ノードＮ3
は電源供給線ＳＬ2 の変化に応じてそれぞれ変化する。
この時、センスアンプ部１２０、すなわち、Ｎチャンネ
ルセンスアンプ１２０−１及びＰチャンネルセンスアン
プ１２０−２により、ビット線バーＢＬは接地電位レベ
ルに、ビット線ＢＬは電位レベルＶ1 に向かってそれぞ
れ変化する。
【００４２】次に、時刻ｔ2 において、電源供給線ＳＬ
2 が電位レベルＶ2 に達した時、カレントミラーアンプ
３２０及びラッチ回路３３０によって、Ｐチャンネル型
トランジスタ３１１はオフ状態となり、電源ＶDDから電
源供給線ＳＬ2 への電荷供給が断たれるので、カレント
ミラーアンプ３２０は非活性化状態になる。
2 が電位レベルＶ2 に達した時、カレントミラーアンプ
３２０及びラッチ回路３３０によって、Ｐチャンネル型
トランジスタ３１１はオフ状態となり、電源ＶDDから電
源供給線ＳＬ2 への電荷供給が断たれるので、カレント
ミラーアンプ３２０は非活性化状態になる。
【００４３】これによって、電源供給線ＳＬ2 への電荷
供給は電源ＶDD′によるもののみとなり、電源供給線Ｓ
Ｌ2 は電位レベルＶ2 に、電源供給線ＳＬ1 は接地電位
レベルに向かって、それぞれ変化する。それによって、
ビット線ＢＬが電位レベルＶ2 に、ビット線バーＢＬが
接地電位レベルに達する。
供給は電源ＶDD′によるもののみとなり、電源供給線Ｓ
Ｌ2 は電位レベルＶ2 に、電源供給線ＳＬ1 は接地電位
レベルに向かって、それぞれ変化する。それによって、
ビット線ＢＬが電位レベルＶ2 に、ビット線バーＢＬが
接地電位レベルに達する。
【００４４】次に、時刻ｔ3 において、コラムデコーダ
出力信号線ＣＬに与えられるコラムデコーダ出力信号Ｃ
Ｓが“Ｈ”になり、データバスＤＢ、バーＤＢにデータ
を出力する。
出力信号線ＣＬに与えられるコラムデコーダ出力信号Ｃ
Ｓが“Ｈ”になり、データバスＤＢ、バーＤＢにデータ
を出力する。
【００４５】
【発明の効果】以上、説明したように本発明によれば、
センスアンプ部へ電位を与える電源供給部の制御を電源
供給線に与えられる電位、すなわちセンスアンプ活性化
信号によって行なうようにしたので、従来に比べて電源
供給部の制御が容易にでき、センスアンプ部の動作のば
らつきをなくすことができる。
センスアンプ部へ電位を与える電源供給部の制御を電源
供給線に与えられる電位、すなわちセンスアンプ活性化
信号によって行なうようにしたので、従来に比べて電源
供給部の制御が容易にでき、センスアンプ部の動作のば
らつきをなくすことができる。
【図１】本発明の実施例を示す回路図
【図２】図１の実施例の動作の説明に供する図
【図３】本発明の第２の実施例を示す回路図
【図４】図３の第２の実施例の動作の説明に供する図
【図５】従来例を示す回路図
【図６】図５の従来例の動作の説明に供する図
【図７】図５の従来例の説明に供する図
１１０ メモリセル部 １２０ センスアンプ部 １３０ コラムデコード部 １４０ 電源供給制御部 ＷＬ1 ，ＷＬ2 ワード線 ＭＣ1 ，ＭＣ2 メモリセル ＳＬ1 ，ＳＬ2 電源供給線
Claims (2)
- 【請求項１】 第１及び第２のビット線と、データを記
憶するメモリセルであって、前記データに基づいて前記
第１のビット線を前記第２のビット線とは異なる電位レ
ベルとする前記メモリセルと、前記第１と第２のビット
線の電位レベルの差を増幅して出力するセンスアンプと
を有する半導体記憶装置において、 前記センスアンプに第１及び第２の電位を与える第１電
源ライン及び第２電源ラインを有する電源電位供給部で
あって、 前記第１電源ラインの電位が前記第１の電位になると、
それに応答して前記第２電源ラインに前記第２の電位を
与える前記電源電位供給部を有することを特徴とする半
導体記憶装置。 - 【請求項２】 前記電源電位供給部は、 前記第１の電源ラインと前記第１の電位を有する第１の
電源とを接続する第１のスイッチであって、ＯＮ状態の
時、前記第１の電源ラインの電位を前記第１の電位にす
る前記第１のスイッチと、 前記第２の電源ラインと前記第２の電位を有する第２の
電源とを接続する第２のスイッチであって、前記第１の
スイッチがＯＮ状態の時、前記第１の電源ライン上の電
位によりＯＮ状態となり前記第２の電源ラインの電位を
前記第２の電位にする前記第２のスイッチとを有するこ
とを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23712592A JP3305010B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体記憶装置 |
| KR1019930016038A KR100281910B1 (ko) | 1992-09-04 | 1993-08-18 | 반도체기억장치 |
| US08/115,023 US5420823A (en) | 1992-09-04 | 1993-09-02 | Semiconductor memory with improved power supply control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23712592A JP3305010B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684378A true JPH0684378A (ja) | 1994-03-25 |
| JP3305010B2 JP3305010B2 (ja) | 2002-07-22 |
Family
ID=17010786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23712592A Expired - Fee Related JP3305010B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5420823A (ja) |
| JP (1) | JP3305010B2 (ja) |
| KR (1) | KR100281910B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8509002B2 (en) | 2009-05-29 | 2013-08-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of driving the same |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| US5850365A (en) * | 1994-12-16 | 1998-12-15 | Altera Corporation | Sense amplifier with individually optimized high and low power modes |
| US5526319A (en) * | 1995-01-31 | 1996-06-11 | International Business Machines Corporation | Memory with adiabatically switched bit lines |
| JPH0935474A (ja) * | 1995-07-19 | 1997-02-07 | Fujitsu Ltd | 半導体記憶装置 |
| US6888444B1 (en) | 1995-11-08 | 2005-05-03 | Matsushita Electric Industrial Co., Ltd. | Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof |
| KR100466457B1 (ko) * | 1995-11-08 | 2005-06-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법 |
| JPH09213078A (ja) * | 1996-02-01 | 1997-08-15 | Hitachi Ltd | 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置 |
| US5627785A (en) * | 1996-03-15 | 1997-05-06 | Micron Technology, Inc. | Memory device with a sense amplifier |
| US5912853A (en) * | 1996-12-03 | 1999-06-15 | Cirrus Logic, Inc. | Precision sense amplifiers and memories, systems and methods using the same |
| US5940338A (en) * | 1997-08-22 | 1999-08-17 | Micron Technology, Inc. | Memory device with a sense amplifier |
| KR100406512B1 (ko) * | 2001-11-29 | 2003-11-19 | 이규천 | 소사료의 제조방법 |
| KR20030052025A (ko) * | 2001-12-20 | 2003-06-26 | 예천군 | 맥반석과 농산 부산물에 의한 발효사료 제조방법 및이용방법 |
| KR102341524B1 (ko) * | 2020-05-20 | 2021-12-22 | 김기현 | 굼벵이 양식용 발효 톱밥 및 이의 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0664907B2 (ja) * | 1985-06-26 | 1994-08-22 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| JPS63113999A (ja) * | 1986-10-31 | 1988-05-18 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリ |
| US5051957A (en) * | 1990-01-03 | 1991-09-24 | Matsushita Electric Industrial Co., Ltd. | Sense amplifier circuit for large-capacity semiconductor memory |
| JP3037377B2 (ja) * | 1990-08-27 | 2000-04-24 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1992
- 1992-09-04 JP JP23712592A patent/JP3305010B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-18 KR KR1019930016038A patent/KR100281910B1/ko not_active IP Right Cessation
- 1993-09-02 US US08/115,023 patent/US5420823A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8509002B2 (en) | 2009-05-29 | 2013-08-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of driving the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940007883A (ko) | 1994-04-28 |
| JP3305010B2 (ja) | 2002-07-22 |
| KR100281910B1 (ko) | 2001-02-15 |
| US5420823A (en) | 1995-05-30 |
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