KR200303030Y1 - 프리챠지전압 차단회로 - Google Patents
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Abstract
본 고안은 프리챠지전압 차단회로에 관한 것으로, 종래의 기술에 있어서는 비트라인 균등화시 빠른 비트라인 균등화 속도와 누설전류에 의한 비트라인의 프리챠지전압 레벨저하를 보상하기 위하여 비트라인에 프리챠지전압을 공급하여야 하므로 프리챠지전압 발생기의 동작에 따라 전력이 소모되는 문제점이 있었다. 본 고안은 센스앰프 드라이버에 인가되는 프리챠지전압을 차단 또는 도통시키는 엔모스 트랜지스터와; 균등화 신호와 셀프 리프레시 플랙신호를 낸드조합후 인버팅시켜 비트라인 프리챠지 신호를 출력하도록 프리챠지신호 발생부를 구비하여 구성됨으로써 센스앰프와 센스앰프 드라이버의 셀프 리프레시 동작시 프리챠지전압을 셀프 리프레시 플랙 신호를 입력받아 차단되도록 제어 함으로써 전력소모를 줄이도록 하는 효과가 있다.
Description
본 고안은 프리챠지전압 차단회로에 관한 것으로, 특히 셀프 리프레시 동작시 센스앰프와 센스앰프 드라이버의 프리챠지전압 공급을 막아주고, 프리챠지전압 발생기의 센서와 드라이버를 오프시킴으로써 전력소모를 줄이는 프리챠지전압 차단회로에 관한 것이다.
도1은 종래 센스앰프의 회로도로서, 이에 도시된 바와 같이 양 비트라인(BL,/BL)사이에 위치하여 게이트에 입력되는 비트라인 프리챠지 신호(BP)에 의해 드레인에 공급되는 프리챠지전압(VBLP)으로 상기 양 비트라인(BL,/BL)을 프리챠지 시키는 엔모스 트랜지스터(NM1,NM2)와; 양 비트라인(BL,/BL)사이에 위치하여 게이트에 입력되는 비트라인 균등화 신호(BEQ)에 의해 상기 양 비트라인(BL,/BL)을 균등화 시키는 엔모스 트랜지스터(NM5)와; 양 비트라인(BL,/BL)에서 입력되는 전압에 의해 센스앰프 드라이버에서 공급하는 고전압(SPC)을 출력 또는 차단하는 제1,2피모스 트랜지스터(PM1),(PM2)와; 양 비트라인(BL,/BL)에서 입력되는 전압에 의해 상기 제1,2피모스 트랜지스터(PM1),(PM2)에서 공급하는 전압을 출력 또는 차단하는 제1,2엔모스 트랜지스터(NM1),(NM2)로 구성되어 데이터가 실린 비트라인과 실리지 않은 비트라인의 미세한 전압레벨의 차이를 고전압(SPC)과 저전압(BSNC)을 이용하여 큰 차이로 증폭시키는 래치부(10)로 구성된다.
도2는 종래 센스앰프 드라이버의 회로도로서, 이에 도시된 바와 같이 소오스가 전원전압(VCC)에 접속된 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인과 접지 사이에 직렬 연결된 제1,2,3엔모스 트랜지스터(NM1,NM2,NM3)와; 상기 피모스 트랜지스터(PM1)와 제1엔모스 트랜지스터(NM1)의 공통접속점과 접지 사이에 직렬 연결된 제4,5엔모스 트랜지스터(NM4,NM5)와; 비트라인 균등화 신호(BEQ)가 상기 제1,2,4엔모스 트랜지스터(NM1,NM2,NM4)의 게이트에 공통 인가되고, 드레인이 공통 접속된 상기 제3,5엔모스 트랜지스터의 게이트에 선택신호(SN1,SN2)가 각각 인가되도록 구성된 것으로, 이와같이 구성된 종래 기술의 동작 과정을 설명 한다.
도3의 (a)에 도시된 바와 같이 비트라인 균등화 신호(BEQ)가 로우레벨로 된 상태에서 (b)에 도시된 바와 같이 구동신호(BSP)가 로우레벨이 되면 도2에서 피모스 트랜지스터(PM1)가 턴온되어 고전압(SPC)이 출력되고, 도3의 (c),(d)에 도시된 바와 같이 두 개의 선택신호(SN1,SN2)중 먼저 하이레벨이 되는 신호의 타이밍에 맞추어 도2에서 엔모스 트랜지스터(NM3,NM5)가 턴온되어 저전압(BSNC)이 출력되어 센스앰프의 래치부(10)를 구동시키고, 데이터 판독시 양 비트라인(BL,/BL)사이에 위치한 엔모스 트랜지스터(NM1,NM2)에서 게이트에 입력되는 비트라인 프리챠지 신호(BP)에 의해 드레인에 공급되는 프리챠지전압(VBLP)으로 상기 양 비트라인(BL,/BL)을 프리챠지시켜 놓은 다음에 셀에 저장되어 있던 데이터가 비트라인(BL,/BL)으로 입력되면 데이터가 실린 비트라인과 실리지 않은 비트라인은 미세한 전압의 차가 생기며, 양 비트라인(BL,/BL)의 미세한 전압의 차는 래치부(10)에서 큰 차이로 바꾸어지게 된다.
예를 들어 도1에서 비트라인(BL)에 데이터가 실려있고, 비트바라인(/BL)에 데이터가 실려있지 않다면 상기 래치부(10)의 제2피모스 트랜지스터(PM2)와 제1엔모스 트랜지스터(NM3)는 게이트에 입력되는 비트바라인(/BL)의 로우입력에 의해 온되어 래치부(10)에 공급되는 고전압(SPC)을 출력하고, 이 출력전압은 비트라인(BL)으로부터 입력되는 전압보다 커 상기 비트라인(BL)에 역으로 공급됨으로써, 상기 비트라인(BL)의 레벨을 증폭시키게 되며 비트라인 균등화 신호(BEQ)에 의해 양 비트라인(BL,/BL)은 균등화가 진행된다.
그러나, 상기와 같이 종래의 기술에 있어서는 비트라인 균등화시 빠른 비트라인 균등화 속도와 누설전류에 의한 비트라인의 프리챠지전압 레벨저하를 보상하기 위하여 비트라인에 프리챠지전압을 공급하여야 하므로 프리챠지전압 발생기의 동작에 따라 전력이 소모되는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 센스앰프와 센스앰프 드라이버의 셀프 리프레시 동작시 프리챠지전압을 셀프 리프레시 플랙 신호를 입력받아 제어되도록 함으로써 전력소모를 줄이도록 하는 프리챠지전압 차단회로를 제공하는데 그 목적이 있다.
도 1은 종래 센스앰프 회로도.
도 2는 종래 센스앰프 드라이버의 회로도
도 3은 도2의 각 신호의 타이밍도.
도 4는 본 고안을 적용한 센스앰프 회로도.
도 5는 본 고안을 적용한 센스앰프 드라이버의 회로도.
*****도면의 주요부분에 대한 부호의 설명*****
20 : 프리챠지전압 발생부 NAND1 : 낸드 게이트
INV1 : 인버터 NM1∼NM6 : 엔모스 트랜지스터
PM1∼PM2 : 피모스 트랜지스터
상기와 같은 목적을 달성하기 위한 본 고안 프리챠지전압 차단회로의 구성은, 센스앰프 드라이버에 인가되는 프리챠지전압을 차단 또는 도통시키는 엔모스 트랜지스터와; 센스앰프에 균등화 신호와 셀프 리프레시 플랙신호를 낸드조합후 인버팅시켜 비트라인 프리챠지 신호를 출력하는 프리챠지신호 발생부를 구비하여 달성되는 것으로, 이하 본 고안에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도4는 본 고안을 적용한 센스앰프 회로도로서, 이에 도시한 바와 같이 비트라인 균등화 신호(BEQ)와 셀프 리프레시 플랙신호(Self-Refresh Flag : SREFB)를 낸드 조합하는 낸드게이트(NAND1)와 상기 낸드게이트(NAND1)의 출력을 인버터(INV1)에 의해 반전시켜 비트라인 프리챠지 신호(BP)를 센스앰프에 인가하는 프리챠지신호 발생부(20)를 포함한다.
도5는 본 고안을 적용한 센스앰프 드라이버로서, 이에 도시한 바와 같이 종래의 센스앰프 드라이버에 인가되는 비트라인 프리챠지전압(VBLP)을 게이트에 입력되는 셀프 리프레시 플랙신호(SREFB)에 따라 차단 또는 도통시키는 엔모스 트랜지스터(NM6)를 구비하여 구성한 것으로, 이와같이 구성한 본 고안의 동작 및 작용을 설명하면 다음과 같다.
설명을 간단히 하기 위하여 종래와 동일한 부분은 생략하고, 본 고안에 의한 동작만을 설명한다.
셀프 리프레시 플랙신호(SREFB)가 발생하면 도5의 엔모스 트랜지스터(NM6)를 턴오프시켜 센스앰프 드라이버에 공급되는 프리챠지전압(VBLP)을 차단시키고, 프리챠지신호 발생부(20)에서 로우레벨의 신호가 출력되어 센스앰프에 공급되는 프리챠지전압(VBLP)을 차단하는데, 상기와 같은 동작은 셀프 리프레시 동작시 내부적으로 발생하는 셀프 리프레시 인터널 라스 신호(Self-Refresh Internal RAS : SRRASB)가 정상동작보다 긴 주기를 가지고 발생되므로 고전위와 저전위로 벌어져 있는 비트라인(BL,/BL)을 균등화시키기 위한 시간이 충분하기 때문이다.
이상에서 설명한 바와 같이 본 고안 프리챠지전압 차단회로는 센스앰프와 센스앰프 드라이버의 셀프 리프레시 동작시 프리챠지전압을 셀프 리프레시 플랙 신호를 입력받아 차단되도록 제어 함으로써 전력소모를 줄이도록 하는 효과가 있다.
Claims (2)
- 센스앰프 드라이버에 인가되는 프리챠지전압을 차단 또는 도통시키는 엔모스 트랜지스터와; 센스앰프에 균등화 신호와 셀프 리프레시 플랙신호를 낸드조합후 인버팅시켜 비트라인 프리챠지 신호를 출력하도록 프리챠지신호 발생부를 구비하여 구성된 것을 특징으로 하는 프리챠지전압 차단회로.
- 제1항에 있어서, 상기 프리챠지신호 발생부는 비트라인 균등화신호와 셀프 리프레시 플랙신호를 낸드 조합하는 낸드게이트와 상기 낸드게이트의 출력을 인버터에 의해 반전시켜 비트라인 프리챠지신호를 발생하게 하는것을 특징으로 하는 프리챠지전압 차단회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970038180U KR200303030Y1 (ko) | 1997-12-17 | 1997-12-17 | 프리챠지전압 차단회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970038180U KR200303030Y1 (ko) | 1997-12-17 | 1997-12-17 | 프리챠지전압 차단회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990025657U KR19990025657U (ko) | 1999-07-05 |
| KR200303030Y1 true KR200303030Y1 (ko) | 2003-03-17 |
Family
ID=49400088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970038180U KR200303030Y1 (ko) | 1997-12-17 | 1997-12-17 | 프리챠지전압 차단회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200303030Y1 (ko) |
-
1997
- 1997-12-17 KR KR2019970038180U patent/KR200303030Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990025657U (ko) | 1999-07-05 |
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