JPH11213661A - スイッチング制御信号発生回路を備えたリード／ライト制御回路 - Google Patents
スイッチング制御信号発生回路を備えたリード／ライト制御回路Info
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- JPH11213661A JPH11213661A JP10239356A JP23935698A JPH11213661A JP H11213661 A JPH11213661 A JP H11213661A JP 10239356 A JP10239356 A JP 10239356A JP 23935698 A JP23935698 A JP 23935698A JP H11213661 A JPH11213661 A JP H11213661A
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Abstract
(57)【要約】
【課題】 ドライバの駆動電源をリード動作時には内部
電圧ＶＤＬに、ライト動作時には外部電圧ＶＣＣに選択
的に切替えて、ビットラインのエラー及びノイズの発生
を低減し得るスイッチング制御信号発生回路を備えたリ
ード／ライト制御回路を提供しようとするものである。 【解決手段】 ドレインに外部電圧ＶＣＣが印加され、
ゲートに前記ライトイネーブルバー信号ＷＥＮＢが印加
されるＰＭＯＳトランジスタＰＭ４１と、ドレインに内
部電圧ＶＤＬが印加され、ゲートにリードイネーブルバ
ー信号ＲＥＮＢが印加されるＰＭＯＳトランジスタＰＭ
４２と、を共通連結してドライバＹＳＤへの供給電圧を
選択的に切替えるようにしたスイッチング制御信号発生
回路ＳＣを備えたリード／ライト制御回路を構成する。
電圧ＶＤＬに、ライト動作時には外部電圧ＶＣＣに選択
的に切替えて、ビットラインのエラー及びノイズの発生
を低減し得るスイッチング制御信号発生回路を備えたリ
ード／ライト制御回路を提供しようとするものである。 【解決手段】 ドレインに外部電圧ＶＣＣが印加され、
ゲートに前記ライトイネーブルバー信号ＷＥＮＢが印加
されるＰＭＯＳトランジスタＰＭ４１と、ドレインに内
部電圧ＶＤＬが印加され、ゲートにリードイネーブルバ
ー信号ＲＥＮＢが印加されるＰＭＯＳトランジスタＰＭ
４２と、を共通連結してドライバＹＳＤへの供給電圧を
選択的に切替えるようにしたスイッチング制御信号発生
回路ＳＣを備えたリード／ライト制御回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ビットラインのデ
ータをメインアンプに連結するためのスイッチング制御
信号発生回路を備えたリード／ライト制御回路に係るも
ので、詳しくは、リード動作時にはビットラインのノイ
ズを低減し、ライト動作時にはビットラインのデータエ
ラーを低減し得るスイッチング制御信号発生回路を備え
たリード／ライト制御回路に関するものである。
ータをメインアンプに連結するためのスイッチング制御
信号発生回路を備えたリード／ライト制御回路に係るも
ので、詳しくは、リード動作時にはビットラインのノイ
ズを低減し、ライト動作時にはビットラインのデータエ
ラーを低減し得るスイッチング制御信号発生回路を備え
たリード／ライト制御回路に関するものである。
【０００２】
【従来の技術】最近、ＤＲＡＭの低電圧化及び低電力化
に伴い、メモリセル及びその周辺機器には内部で降圧し
た内部電圧が用いられている（例えば、外部電圧ＶＣＣ
が３．３Ｖである場合のアレイ及びメモリセル用の内部
電圧ＶＤＤは２．５Ｖである）。
に伴い、メモリセル及びその周辺機器には内部で降圧し
た内部電圧が用いられている（例えば、外部電圧ＶＣＣ
が３．３Ｖである場合のアレイ及びメモリセル用の内部
電圧ＶＤＤは２．５Ｖである）。
【０００３】そして、従来のスイッチング制御信号発生
回路を有したリード／ライト制御回路においては、図３
に示したように、ＹアドレスＹＡＤＤが入力してデコー
ディングされるＹデコーダＹＤＥＣと、該ＹデコーダＹ
ＤＥＣの出力が入力し内部電圧ＶＤＬにより駆動されて
スイッチング制御信号ＹＳを出力するドライバＹＳＤ
と、センスアンプイネーブル信号ＳＡＥＮ及びその反転
された信号ＳＡＥＮＢにより制御されて、ビットライン
上のデータを増幅してメモりセルにライトするか、また
は該メモリセルからデータをリードした後、増幅して入
出力ラインＩ／ＯＬＢ、Ｉ／ＯＬＴに出力するセンスア
ンプＳＡと、前記スイッチング制御信号ＹＳによりター
ンオンまたはターンオフされ、前記センスアンプＳＡか
ら増幅されたデータを入出力ラインに出力するか、また
は該入出力ライン上のデータを前記センスアンプＳＡに
出力するスイッチＹＳＳＷと、メインアンプイネーブル
信号ＭＡＥＮ、ライトイネーブルバー信号ＷＥＮＢ及び
リードイネーブルバー信号ＲＥＮＢが入力し、前記入出
力ライン上のデータを増幅して入力または出力するメイ
ンアンプＭＡと、を備えて構成されていた。
回路を有したリード／ライト制御回路においては、図３
に示したように、ＹアドレスＹＡＤＤが入力してデコー
ディングされるＹデコーダＹＤＥＣと、該ＹデコーダＹ
ＤＥＣの出力が入力し内部電圧ＶＤＬにより駆動されて
スイッチング制御信号ＹＳを出力するドライバＹＳＤ
と、センスアンプイネーブル信号ＳＡＥＮ及びその反転
された信号ＳＡＥＮＢにより制御されて、ビットライン
上のデータを増幅してメモりセルにライトするか、また
は該メモリセルからデータをリードした後、増幅して入
出力ラインＩ／ＯＬＢ、Ｉ／ＯＬＴに出力するセンスア
ンプＳＡと、前記スイッチング制御信号ＹＳによりター
ンオンまたはターンオフされ、前記センスアンプＳＡか
ら増幅されたデータを入出力ラインに出力するか、また
は該入出力ライン上のデータを前記センスアンプＳＡに
出力するスイッチＹＳＳＷと、メインアンプイネーブル
信号ＭＡＥＮ、ライトイネーブルバー信号ＷＥＮＢ及び
リードイネーブルバー信号ＲＥＮＢが入力し、前記入出
力ライン上のデータを増幅して入力または出力するメイ
ンアンプＭＡと、を備えて構成されていた。
【０００４】そして、前記スイッチＹＳＳＷは、ビット
ラインにそれぞれ連結されゲートが共通連結されて前記
スイッチング制御信号ＹＳが印加される２個のＮＭＯＳ
トランジスタＮＭ１、ＮＭ２から構成されていた。
ラインにそれぞれ連結されゲートが共通連結されて前記
スイッチング制御信号ＹＳが印加される２個のＮＭＯＳ
トランジスタＮＭ１、ＮＭ２から構成されていた。
【０００５】以下、上記のように構成された従来のスイ
ッチング制御信号発生回路を有したリード／ライト制御
回路の動作に対し図面を用いて説明する。
ッチング制御信号発生回路を有したリード／ライト制御
回路の動作に対し図面を用いて説明する。
【０００６】先ず、リード動作を行う場合、ワードライ
ンがイネーブルされてメモりセルからビットラインにデ
ータが出力されると、センスアンプイネーブル信号ＳＡ
ＥＮによりセンスアンプＳＡがイネーブルされてビット
ラインのデータが増幅される。
ンがイネーブルされてメモりセルからビットラインにデ
ータが出力されると、センスアンプイネーブル信号ＳＡ
ＥＮによりセンスアンプＳＡがイネーブルされてビット
ラインのデータが増幅される。
【０００７】一方、Ｙアドレス信号ＹＡＤＤがＹデコー
ダＹＤＥＣによりデコーディングされてドライバＹＳＤ
に入力し、該ドライバＹＳＤはスイッチング制御信号Ｙ
Ｓを出力する。ここで、前記ドライバＹＳＤはチップ内
部の外部電圧ＶＣＣを降圧させた内部電圧ＶＤＬにより
制御される。
ダＹＤＥＣによりデコーディングされてドライバＹＳＤ
に入力し、該ドライバＹＳＤはスイッチング制御信号Ｙ
Ｓを出力する。ここで、前記ドライバＹＳＤはチップ内
部の外部電圧ＶＣＣを降圧させた内部電圧ＶＤＬにより
制御される。
【０００８】よって、前記増幅されたビットラインのデ
ータはスイッチング制御信号ＹＳにより制御されるスイ
ッチＹＳＳＷによりスイッチングされて、入出力ライン
を通ってメインアンプＭＡに出力され、該メインアンプ
ＭＡはメインアンプイネーブル信号ＭＡＥＮ及びリード
イネーブルバー信号ＲＥＮＢによりイネーブルされ、入
出力ラインのデータを増幅してチップ外部に出力する。
ータはスイッチング制御信号ＹＳにより制御されるスイ
ッチＹＳＳＷによりスイッチングされて、入出力ライン
を通ってメインアンプＭＡに出力され、該メインアンプ
ＭＡはメインアンプイネーブル信号ＭＡＥＮ及びリード
イネーブルバー信号ＲＥＮＢによりイネーブルされ、入
出力ラインのデータを増幅してチップ外部に出力する。
【０００９】反対に、ライト動作を行うときは、チップ
の外部からメインアンプＭＡにデータが入力した後、メ
インアンプイネーブル信号ＭＡＥＮ及びライトイネーブ
ルバー信号ＷＥＮＢによりイネーブルされ、前記データ
を増幅して入出力ラインに出力する。
の外部からメインアンプＭＡにデータが入力した後、メ
インアンプイネーブル信号ＭＡＥＮ及びライトイネーブ
ルバー信号ＷＥＮＢによりイネーブルされ、前記データ
を増幅して入出力ラインに出力する。
【００１０】次いで、スイッチＹＳＳＷを通ってビット
ラインにデータが出力され、センスアンプＳＡにより増
幅された後、メモリセルにライトされるようになってい
た。
ラインにデータが出力され、センスアンプＳＡにより増
幅された後、メモリセルにライトされるようになってい
た。
【００１１】
【発明が解決しようとする課題】然るに、このような従
来のスイッチング制御信号発生回路を有したリード／ラ
イト制御回路においては、ドライバＹＳＤがリード動作
を行うときとライト動作を行うときとの入出力ライン及
びビットラインの動作が異なるにもかかわらず、スイッ
チング制御信号ＹＳは同様の内部電圧ＶＤＬにより駆動
されるため、スイッチＹＳＳＷの動作時に発生する抵抗
値が大きくなって、リード動作を行うときは、図４
（Ａ）に示したように、ビットラインのノイズが小さく
て問題にならないが、相反のデータをメモりセルにライ
ト動作するときはスイッチング制御信号ＹＳがパルスで
あるため、図４（Ｂ）に示したように、データが完全に
増幅されずにスイッチＹＳＳＷが閉鎖され、このとき、
直ちにリード動作を行うため再び前記スイッチＹＳＳＷ
がオープンされると、ビットラインのデータが消失され
る憂いがあるという不都合な点があった。
来のスイッチング制御信号発生回路を有したリード／ラ
イト制御回路においては、ドライバＹＳＤがリード動作
を行うときとライト動作を行うときとの入出力ライン及
びビットラインの動作が異なるにもかかわらず、スイッ
チング制御信号ＹＳは同様の内部電圧ＶＤＬにより駆動
されるため、スイッチＹＳＳＷの動作時に発生する抵抗
値が大きくなって、リード動作を行うときは、図４
（Ａ）に示したように、ビットラインのノイズが小さく
て問題にならないが、相反のデータをメモりセルにライ
ト動作するときはスイッチング制御信号ＹＳがパルスで
あるため、図４（Ｂ）に示したように、データが完全に
増幅されずにスイッチＹＳＳＷが閉鎖され、このとき、
直ちにリード動作を行うため再び前記スイッチＹＳＳＷ
がオープンされると、ビットラインのデータが消失され
る憂いがあるという不都合な点があった。
【００１２】もし、ドライバＹＳＤを外部電圧ＶＣＣで
駆動する場合は、スイッチＹＳＳＷの抵抗値が小さくな
って迅速な増幅が可能になるため、図５（Ｂ）に示した
ように、ライト動作を行うときに発生するエラーはなく
なるが、リード動作を行うときは、図５（Ａ）に示した
ように、入出力ラインとビットラインとの間の電流の流
れによるビットラインのノイズが大きくなるという不都
合な点があった。
駆動する場合は、スイッチＹＳＳＷの抵抗値が小さくな
って迅速な増幅が可能になるため、図５（Ｂ）に示した
ように、ライト動作を行うときに発生するエラーはなく
なるが、リード動作を行うときは、図５（Ａ）に示した
ように、入出力ラインとビットラインとの間の電流の流
れによるビットラインのノイズが大きくなるという不都
合な点があった。
【００１３】本発明の目的はこのような従来の問題に鑑
みてなされたもので、ドライバの駆動電源をリード動作
時には内部電圧に、ライト動作時には外部電圧に選択的
に切替えて、ビットラインのエラー及びノイズの発生を
低減しようとするものである。
みてなされたもので、ドライバの駆動電源をリード動作
時には内部電圧に、ライト動作時には外部電圧に選択的
に切替えて、ビットラインのエラー及びノイズの発生を
低減しようとするものである。
【００１４】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るスイッチング制御信号発生回路を
包含するリード／ライト制御回路においては、Ｙアドレ
スが入力してデコーディングされるＹデコーダと、該Ｙ
デコーダの出力が入力し、内部電圧または外部電圧によ
り駆動されてスイッチング制御信号を出力するＹドライ
バと、リードイネーブルバー信号により制御されて前記
Ｙドライバに内部電圧を印加または遮断する第１スイッ
チング手段と、ライトイネーブルバー信号により制御さ
れて前記Ｙドライバに外部電圧を印加または遮断する第
２スイッチング手段と、を備えて構成されている。
るため、本発明に係るスイッチング制御信号発生回路を
包含するリード／ライト制御回路においては、Ｙアドレ
スが入力してデコーディングされるＹデコーダと、該Ｙ
デコーダの出力が入力し、内部電圧または外部電圧によ
り駆動されてスイッチング制御信号を出力するＹドライ
バと、リードイネーブルバー信号により制御されて前記
Ｙドライバに内部電圧を印加または遮断する第１スイッ
チング手段と、ライトイネーブルバー信号により制御さ
れて前記Ｙドライバに外部電圧を印加または遮断する第
２スイッチング手段と、を備えて構成されている。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。
し、図面を用いて説明する。
【００１６】本発明に係るスイッチング制御信号発生回
路ＳＣを包含するリード／ライト制御回路においては、
図１に示したように、ＹアドレスＹＡＤＤが入力してデ
コーディングされるＹデコーダＹＤＥＣと、該Ｙデコー
ダＹＤＣＥの出力が入力して、内部電圧ＶＤＬまたは外
部電圧ＶＣＣにより駆動されてスイッチング制御信号Ｙ
Ｓを出力するＹドライバＹＳＤと、センスアンプイネー
ブル信号ＳＡＥＮ及びその反転された信号ＳＡＥＮＢに
より制御されて、ビットライン上のデータを増幅してメ
モりセルにライトするか、または該メモリセルからデー
タをリードした後増幅して入出力ラインに出力するセン
スアンプＳＡと、前記スイッチング制御信号ＹＳにより
ターンオンまたはターンオフされて、前記センスアンプ
ＳＡから増幅されたデータを前記入出力ラインに出力す
るか、または該入出力ライン上のデータを前記センスア
ンプＳＡに出力するスイッチＹＳＳＷと、メインアンプ
イネーブル信号ＭＡＥＮ、ライトイネーブルバー信号Ｗ
ＥＮＢ及びリードイネーブルバー信号ＲＥＮＢが入力し
て、前記入出力ライン上のデータを増幅して出力するメ
インアンプＭＡと、ドレインに外部電圧ＶＣＣが印加さ
れ、ゲートに前記ライトイネーブルバー信号ＷＥＮＢが
印加される第２スイッチング手段としてのＰＭＯＳトラ
ンジスタＰＭ４１と、ドレインに内部電圧ＶＤＬが印加
され、ゲートにリードイネーブルバー信号ＲＥＮＢが印
加される第１スイッチング手段としてのＰＭＯＳトラン
ジスタＰＭ４２と、を備えて構成され、前記各ＰＭＯＳ
トランジスタＰＭ４１，ＰＭ４２のソースは共通連結さ
れて前記ドライバＹＳＤに連結され、該ドライバＹＳＤ
を駆動するようになっている。
路ＳＣを包含するリード／ライト制御回路においては、
図１に示したように、ＹアドレスＹＡＤＤが入力してデ
コーディングされるＹデコーダＹＤＥＣと、該Ｙデコー
ダＹＤＣＥの出力が入力して、内部電圧ＶＤＬまたは外
部電圧ＶＣＣにより駆動されてスイッチング制御信号Ｙ
Ｓを出力するＹドライバＹＳＤと、センスアンプイネー
ブル信号ＳＡＥＮ及びその反転された信号ＳＡＥＮＢに
より制御されて、ビットライン上のデータを増幅してメ
モりセルにライトするか、または該メモリセルからデー
タをリードした後増幅して入出力ラインに出力するセン
スアンプＳＡと、前記スイッチング制御信号ＹＳにより
ターンオンまたはターンオフされて、前記センスアンプ
ＳＡから増幅されたデータを前記入出力ラインに出力す
るか、または該入出力ライン上のデータを前記センスア
ンプＳＡに出力するスイッチＹＳＳＷと、メインアンプ
イネーブル信号ＭＡＥＮ、ライトイネーブルバー信号Ｗ
ＥＮＢ及びリードイネーブルバー信号ＲＥＮＢが入力し
て、前記入出力ライン上のデータを増幅して出力するメ
インアンプＭＡと、ドレインに外部電圧ＶＣＣが印加さ
れ、ゲートに前記ライトイネーブルバー信号ＷＥＮＢが
印加される第２スイッチング手段としてのＰＭＯＳトラ
ンジスタＰＭ４１と、ドレインに内部電圧ＶＤＬが印加
され、ゲートにリードイネーブルバー信号ＲＥＮＢが印
加される第１スイッチング手段としてのＰＭＯＳトラン
ジスタＰＭ４２と、を備えて構成され、前記各ＰＭＯＳ
トランジスタＰＭ４１，ＰＭ４２のソースは共通連結さ
れて前記ドライバＹＳＤに連結され、該ドライバＹＳＤ
を駆動するようになっている。
【００１７】そして、前記スイッチＹＳＳＷは、ビット
ラインにそれぞれ直列連結され、ゲートが共通連結され
て、前記スイッチング制御信号ＹＳが印加される２個の
ＮＭＯＳトランジスタＮＭ４１，ＮＭ４２から構成され
ている。
ラインにそれぞれ直列連結され、ゲートが共通連結され
て、前記スイッチング制御信号ＹＳが印加される２個の
ＮＭＯＳトランジスタＮＭ４１，ＮＭ４２から構成され
ている。
【００１８】以下、このように構成された本発明に係る
スイッチング制御信号発生回路ＳＣを備えたリード／ラ
イト制御回路の動作を図面に基づいて説明する。
スイッチング制御信号発生回路ＳＣを備えたリード／ラ
イト制御回路の動作を図面に基づいて説明する。
【００１９】先ず、リード動作を行う場合、メモりセル
からデータをリードしてビットラインに出力すると、セ
ンスアンプイネーブル信号ＳＡＥＮによりセンスアンプ
ＳＡがイネーブルされてビットラインのデータが増幅さ
れる。
からデータをリードしてビットラインに出力すると、セ
ンスアンプイネーブル信号ＳＡＥＮによりセンスアンプ
ＳＡがイネーブルされてビットラインのデータが増幅さ
れる。
【００２０】次いで、ＹアドレスＹＡＤＤがＹデコーダ
ＹＤＥＣによりデコーディングされてドライバＹＳＤに
入力すると、リードイネーブルバー信号ＲＥＮＢにより
ＰＭＯＳトランジスタＰＭ４２がターンオンされて内部
電圧ＶＤＬが入力し、前記ドライバＹＳＤが駆動してス
イッチング制御信号ＹＳが出力される。
ＹＤＥＣによりデコーディングされてドライバＹＳＤに
入力すると、リードイネーブルバー信号ＲＥＮＢにより
ＰＭＯＳトランジスタＰＭ４２がターンオンされて内部
電圧ＶＤＬが入力し、前記ドライバＹＳＤが駆動してス
イッチング制御信号ＹＳが出力される。
【００２１】このとき、該スイッチング制御信号ＹＳ
は、スイッチＹＳＳＷを開放し、前記センスアンプＳＡ
により増幅されたビットラインのデータを入出力ライン
に出力してメインアンプＭＡに出力する。
は、スイッチＹＳＳＷを開放し、前記センスアンプＳＡ
により増幅されたビットラインのデータを入出力ライン
に出力してメインアンプＭＡに出力する。
【００２２】次いで、リードイネーブルバー信号ＲＥＮ
Ｂ及びメインアンプイネーブル信号ＭＡＥＮによりメイ
ンアンプＭＡがイネーブルされて、入出力ラインのデー
タを増幅してチップの外部に出力する。
Ｂ及びメインアンプイネーブル信号ＭＡＥＮによりメイ
ンアンプＭＡがイネーブルされて、入出力ラインのデー
タを増幅してチップの外部に出力する。
【００２３】反対に、ライト動作を行う場合、チップ外
部からメインアンプＭＡにデータが入力すると、メイン
アンプイネーブル信号ＭＡＥＮ及びライトイネーブルバ
ー信号ＷＥＮＢにより前記メインアンプＭＡがイネーブ
ルされて、前記データを増幅して入出力ラインに出力す
る。
部からメインアンプＭＡにデータが入力すると、メイン
アンプイネーブル信号ＭＡＥＮ及びライトイネーブルバ
ー信号ＷＥＮＢにより前記メインアンプＭＡがイネーブ
ルされて、前記データを増幅して入出力ラインに出力す
る。
【００２４】次いで、ＹアドレスＹＡＤＤがＹデコーダ
ＹＤＥＣによりデコーディングされてドライバＹＳＤに
入力すると、ライトイネーブルバー信号ＷＥＮＢにより
ＰＭＯＳトランジスタＰＭ４１がターンオンされて外部
電圧ＶＣＣが入力され、よって前記ドライバＹＳＤが駆
動してスイッチング制御信号ＹＳを出力する。
ＹＤＥＣによりデコーディングされてドライバＹＳＤに
入力すると、ライトイネーブルバー信号ＷＥＮＢにより
ＰＭＯＳトランジスタＰＭ４１がターンオンされて外部
電圧ＶＣＣが入力され、よって前記ドライバＹＳＤが駆
動してスイッチング制御信号ＹＳを出力する。
【００２５】次いで、該スイッチング制御信号ＹＳは、
スイッチＹＳＳＷをオープンにして入出力ラインのデー
タをビットラインに出力し、よって、前記センスアンプ
イネーブル信号ＳＡＥＮにより前記センスアンプＳＡが
イネーブルされビットラインのデータを増幅して、メモ
リセルにライトする。
スイッチＹＳＳＷをオープンにして入出力ラインのデー
タをビットラインに出力し、よって、前記センスアンプ
イネーブル信号ＳＡＥＮにより前記センスアンプＳＡが
イネーブルされビットラインのデータを増幅して、メモ
リセルにライトする。
【００２６】このようにリード動作を行うときは、図２
（Ａ）に示したように、内部電圧ＶＤＬによりドライバ
ＹＳＤを駆動し該ドライバＹＳＤから出力したスイッチ
ング制御信号ＹＳによりスイッチＹＳＳＷを駆動するた
め、抵抗値が大きくなってビットラインのノイズを低減
させ、且つ、ライト動作を行うときは、図２（Ｂ）に示
したうに、外部電圧ＶＣＣでドライバを駆動して該ドラ
イバＹＳＤから出力したスイッチング制御信号ＹＳによ
りスイッチＹＳＳＷを駆動するため、抵抗値が小さくな
ってビットラインのデータをメモりセルに迅速にライト
して、ライト動作時に発生するエラーを防止し得るとい
う効果がある。
（Ａ）に示したように、内部電圧ＶＤＬによりドライバ
ＹＳＤを駆動し該ドライバＹＳＤから出力したスイッチ
ング制御信号ＹＳによりスイッチＹＳＳＷを駆動するた
め、抵抗値が大きくなってビットラインのノイズを低減
させ、且つ、ライト動作を行うときは、図２（Ｂ）に示
したうに、外部電圧ＶＣＣでドライバを駆動して該ドラ
イバＹＳＤから出力したスイッチング制御信号ＹＳによ
りスイッチＹＳＳＷを駆動するため、抵抗値が小さくな
ってビットラインのデータをメモりセルに迅速にライト
して、ライト動作時に発生するエラーを防止し得るとい
う効果がある。
【００２７】
【発明の効果】以上説明したように、請求項１に記載の
発明によると、リード動作時には内部電圧ＶＤＬにより
スイッチを動作させるためビットラインのノイズが低減
され、又、ライト動作時には外部電圧ＶＣＣによりスイ
ッチを動作させるためビットラインのデータエラーを低
減し得るという効果がある。
発明によると、リード動作時には内部電圧ＶＤＬにより
スイッチを動作させるためビットラインのノイズが低減
され、又、ライト動作時には外部電圧ＶＣＣによりスイ
ッチを動作させるためビットラインのデータエラーを低
減し得るという効果がある。
【００２８】そして、請求項２及び３に記載の発明によ
ると、スイッチング動作の制御がリード／ライトイネー
ブル信号により自動に行われるという効果がある。
ると、スイッチング動作の制御がリード／ライトイネー
ブル信号により自動に行われるという効果がある。
【図１】本発明に係るスイッチング制御信号発生回路Ｓ
Ｃを備えたリード／ライト制御回路を示した回路図であ
る。
Ｃを備えたリード／ライト制御回路を示した回路図であ
る。
【図２】（Ａ）、（Ｂ）は、図１のスイッチング制御信
号ＹＳの転位関係を示したグラフである。
号ＹＳの転位関係を示したグラフである。
【図３】従来のスイッチング制御信号発生回路を有した
リード／ライト制御回路を示した回路図である。
リード／ライト制御回路を示した回路図である。
【図４】（Ａ）、（Ｂ）は、従来回路の内部電圧ＶＤＬ
でドライバを駆動したときのスイッチング制御信号ＹＳ
の電位関係を示したグラフである。
でドライバを駆動したときのスイッチング制御信号ＹＳ
の電位関係を示したグラフである。
【図５】（Ａ）、（Ｂ）は、従来回路の外部電圧ＶＤＤ
でドライバを駆動したときのスイッチング制御信号ＹＳ
の電位関係を示したグラフである。
でドライバを駆動したときのスイッチング制御信号ＹＳ
の電位関係を示したグラフである。
ＰＭ４１、ＰＭ４２ ＰＭＯＳトランジスタ ＮＭ４１、ＮＭ４２ ＮＭＯＳトランジスタ ＹＤＥＣ デコーダ ＳＡ アンプ ＹＳＳＷ スイッチ ＭＡ メインアンプ ＹＳＤ Ｙドライバ ＷＥＮＢ ライトイネーブルバー信号 ＭＡＥＮ メインアンプイネーブル信号 ＲＥＮＢ リードイネーブルバー信号 ＳＣ スイッチング制御信号発生回路 Ｉ／ＯＬＢ、Ｉ／ＯＬＴ 入出力ライン
Claims (3)
- 【請求項１】 Ｙアドレスが入力してデコーディングさ
れるＹデコーダＹＤＥＣと、該ＹデコーダＹＤＥＣの出
力が入力し内部電圧ＶＤＬまたは外部電圧ＶＣＣにより
駆動されてスイッチング制御信号を出力するスイッチン
グ制御信号発生回路ＳＣと、センスアンプイネーブル信
号により制御されて、ビットライン上のデータを増幅し
て入出力するセンスアンプＳＡと、前記スイッチング制
御信号により前記センスアンプＳＡの増幅データをスイ
ッチングするスイッチＹＳＳＷと、メインアンプイネー
ブル信号、ライトイネーブルバー信号及びリードイネー
ブルバー信号が印加して前記入出力ラインのデータを増
幅して入出力するメインアンプＭＡと、を含むスイッチ
ング制御信号発生回路を備えたリード／ライト制御回路
において、 前記スイッチング制御信号発生回路ＳＣは、前記Ｙデコ
ーダの出力信号が入力し、内部電圧または外部電圧によ
り駆動されてスイッチング制御信号を出力するＹドライ
バＹＳＤと、 リードイネーブルバー信号により制御されて前記Ｙドラ
イバＹＳＤに内部電圧を印加または遮断する第１スイッ
チング手段ＰＭ４１と、 ライトイネーブルバー信号により制御されて前記Ｙドラ
イバに外部電圧を印加または遮断する第２スイッチング
手段と、から構成されたことを特徴とするスイッチング
制御信号発生回路を備えたリード／ライト制御回路。 - 【請求項２】 前記第１スイッチング手段及び第２スイ
ッチング手段は、それぞれＰＭＯＳトランジスタからな
ることを特徴とする請求項１記載のスイッチング制御信
号発生回路を備えたリード／ライト制御回路。 - 【請求項３】 前記各ＰＭＯＳトランジスタのゲートに
は、リードイネーブルバー信号ＲＥＮＢ及びライトイネ
ーブルバー信号ＷＥＮＢがそれぞれ印加されることを特
徴とする請求項２記載のスイッチング制御信号発生回路
を備えたリード／ライト制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980001662A KR100266660B1 (ko) | 1998-01-21 | 1998-01-21 | 스위칭 제어신호 발생회로 |
| KR1662/1998 | 1998-01-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11213661A true JPH11213661A (ja) | 1999-08-06 |
Family
ID=19531864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10239356A Pending JPH11213661A (ja) | 1998-01-21 | 1998-08-26 | スイッチング制御信号発生回路を備えたリード／ライト制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5953282A (ja) |
| JP (1) | JPH11213661A (ja) |
| KR (1) | KR100266660B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352767B1 (ko) * | 2000-07-19 | 2002-09-16 | 삼성전자 주식회사 | 고속 반도체 디바이스에 적합한 인터페이스 회로 및인터페이싱 방법 |
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|---|---|---|---|---|
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| KR100948091B1 (ko) * | 2003-04-29 | 2010-03-16 | 주식회사 하이닉스반도체 | 데이터 쓰기 드라이버 |
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| US5295100A (en) * | 1992-08-14 | 1994-03-15 | Micron Semiconductor, Inc. | Method for providing a faster ones voltage level restore operation in a DRAM |
| JP3450896B2 (ja) * | 1994-04-01 | 2003-09-29 | 三菱電機株式会社 | 不揮発性メモリ装置 |
-
1998
- 1998-01-21 KR KR1019980001662A patent/KR100266660B1/ko not_active IP Right Cessation
- 1998-05-08 US US09/074,594 patent/US5953282A/en not_active Expired - Lifetime
- 1998-08-26 JP JP10239356A patent/JPH11213661A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352767B1 (ko) * | 2000-07-19 | 2002-09-16 | 삼성전자 주식회사 | 고속 반도체 디바이스에 적합한 인터페이스 회로 및인터페이싱 방법 |
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Also Published As
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|---|---|
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