KR100352767B1

KR100352767B1 - 고속 반도체 디바이스에 적합한 인터페이스 회로 및인터페이싱 방법

Info

Publication number: KR100352767B1
Application number: KR1020000041236A
Authority: KR
Inventors: 이영대
Original assignee: 삼성전자 주식회사
Priority date: 2000-07-19
Filing date: 2000-07-19
Publication date: 2002-09-16
Also published as: KR20020007784A; US6483766B2; US20020009013A1

Abstract

고속 반도체 디바이스에 적합한 인터페이스 회로가 개시된다. 그러한 인터페이스 회로는, 외부전원전압을 동작전압으로서 수신하고 인가되는 입력신호를 상기 외부전원전압의 레벨로 버퍼링하여 서로 반대의 위상을 가지는 제1,2출력신호를 생성하는 입력 드라이버와; 제어신호가 제1천이상태로 있을 때 내부전원전압을 동작전압으로서 수신하여 동작되며, 상기 제1출력신호를 제1입력단으로 수신하고 상기 제2출력신호를 제2입력단으로 수신하여 차동증폭을 행하는 크로스 커플드 센스앰프부와; 상기 제어신호가 제2천이상태로 있을 때에만 상기 크로스 커플드 센스앰프부의 출력단의 전위를 상기 내부전원전압의 레벨에 대응되는 일정전위로 유지하기 위한 출력전위 고정부와; 상기 내부전원전압을 동작전압으로서 수신하여 동작되어, 상기 출력단에 나타나는 출력신호를 상기 내부전원전압의 레벨로 버퍼링하여 칩 내부의 회로에 인가하는 출력 드라이버를 구비한다.

Description

고속 반도체 디바이스에 적합한 인터페이스 회로 및 인터페이싱 방법{interface circuit for use in high speed semiconductor device and method therefore}

본 발명은 반도체 디바이스용 인터페이스에 관한 것으로, 특히 고속 반도체 디바이스에 적합한 인터페이스 회로 및 인터페이싱 방법에 관한 것이다.

통상의 컴퓨터에서 컴포넌트들의 속도가 급속히 증가함에 따라, 반도체 디바이스내에서 저전력 공급전압과 고속 인터페이스들에 대한 요구도 증가되어지고 있다. 저전력 공급전압은 파워 디시패션을 줄이며, 고속 인터페이스는 고속의 시스템들 내에서 전송라인의 영향을 줄이기 때문이다.

전력의 소모를 줄이고 동작속도를 증가시키기 위해 반도체 소자의 칩 내부에 사용되는 전원공급전압은 예를 들어, 5볼트(Volt)에서 3.3볼트, 2.5볼트 또는 그 이하의 볼트로 계속 감소되는 추세이다. 예컨대, 0.18㎛ 이하 사이즈의 게이트 폴리를 가지며, 감소된 사이즈의 터널 옥사이드를 형성하기 위해 듀얼 옥사이드 제조공정을 채용한 고집적 반도체 디바이스에서는 약 1.8볼트의 내부전원전압이 요구된다. 따라서, 통상의 반도체 메모리 등과 같은 반도체 디바이스의 집적회로 칩에는 외부에서 인가되는 외부전원전압을 강하하여 내부의 회로들에 필요한 내부전압을 생성하는 내부 전원전압 발생회로(IVC:internal voltage controller)가 설치된다. 칩의 내부회로를 외부전원전압으로부터 강하한 강압전압으로 동작시키기 위해 강압회로를 내부 전원전압 발생회로로서 탑재한 RAM의 예는, 일본국 특개평 9-270191호 공보가 있다.

반도체 메모리 등과 같은 반도체 디바이스 내에서 인터페이스 회로로서 채용되는 입력 리시버는 외부에서 인가되는 신호를 수신하고 버퍼링하여 칩의 내부회로에 전달하는 중요한 역할을 한다. 상기 입력 리시버가 외부 입력신호의 레벨을 내부 입력신호의 레벨로 버퍼링할 시 레벨 및 셋업/홀드 타임은 고속 응답특성을 결정짓는 중요한 요소이다. 상기 입력 리시버는 반도체 디바이스의 종류에 따라 LVTTL, HSTL, GTL등과 같은 신호 인터페이스 규격중의 하나를 가질 수 있게 설계된다. 그 중에서 상기 LVTTL 인터페이스는 최근의 메모리에 범용적으로 사용되고 있다.

상기 LVTTL 인터페이스에서 외부전원전압(이하 EXTVDD)은 3.3볼트(또는 2.5볼트)가 사용되고, 내부전원전압은 상기 EXTVDD보다 작은 1.8볼트(혹은 기타 EXTVDD보다 작은 전압)가 사용되어 미드-랜지(mid-range)의 스피드가 제공된다. 상기 LVTTL 인터페이스의 사용은 트랜지션 타임을 감소시키고 스피드를 상승시키며, 동작전류를 감소시킨다.

그렇지만, 내부전원전압의 레벨이 EXTVDD-1Vt(Vt는 드레쉬홀드 전압)보다 작고 입력신호의 라이징/폴링타임이 1v/1n 정도로 크고, 입력신호의 하이 레벨이 상기 내부전원전압의 레벨보다 1Vt이상인 경우에, 셋업 및 홀드 타임을 타이트하게 만족시키지 못하는 문제가 있다. 즉, 입력신호의 라이징/폴링타임이 1v/1n 정도로 크고, Vil=0V로 Vih=3V로 스윙하면서 내부전원전압이 1.8V정도로 EXTVDD보다 작은 경우에, 입력 리시버의 동작은 하이(H)에서 로우(L)로 트랜지션시 입력신호의 레벨이 내부전원전압-1vt 이하로 되어야 만 수행되는 것이다. 결국, LVTTL 인터페이스에서 1v/1n의 라이징/폴링의 타임과 상기한 전압스윙은 셋업/홀드타임(tSU/tHD)의 만족에 상당한 부담을 주며 전류소모의 최적화를 어렵게 한다.

상기한 문제들을 더욱 철저히 규명하기 위해 컨벤셔널 입력 리시버들이 도 1내지 도 3을 참조하여 설명되어진다.

도 1을 참조하면, p형 및 n형 채널 모오스 트랜지스터들(PM1,PM2,NM1,NM2), p형 채널 모오스 트랜지스터(PM3), 및 인버터 체인(20)으로 이루어진 입력 리시버가 나타나 있다. 상기한 인버터 타입의 입력 리시버는 입력신호 (XAi)를 상기 p형 및 n형 채널 모오스 트랜지스터들(PM2,NM1)의 게이트로 수신하고, 대기전류 모드로 동작시키는 제어신호 (ZZB)를 n형 채널 모오스 트랜지스터(NM2)의 게이트로 수신한다. 제어신호 (ZZB)가 상기 n형 채널 모오스 트랜지스터(NM2)를 턴온시키는 상태의 레벨로 인가되고 상기 입력신호 (XAi)가 로우레벨로 인가되는 경우에 노드(NO1)에는 EXTVDD의 레벨에 대응되는 논리 하이가 나타난다. 상기 논리 하이의 반전출력신호는 내부전원전압으로 동작되는 인버터 체인(20)의 인버터(I1)에 인가된다. 상기 인버터 체인(20)에 의해 상기 반전출력신호는 내부전원전압의 레벨로 변화되고 출력신호(OUT)는 클럭신호의 위상에 맞도록 딜레이 량이 조절되지만, 각각의 트랜지션에 대하여 딜레이 량을 정확히 맞추는 것은 어렵다. 예를 들어, 입력의 라이징/폴링 타임(이하 RFT)이 1v/1n 이고 입력스윙이 0볼트에서 3볼트로 트랜지션하는 조건(여기서, 외부전원전압은 3.3볼트, 내부전원전압은 1.8볼트)인 경우, H-L(또는 L-H)의 시간은 인버터의 첫 스테이지(혹은 2번째 스테이지)에서 PMOS를 턴온시키기 위해 "1.5ns(EXTVDD-IVC)+PMOS Vt/RFT"으로 되므로 고속으로 동작하는 반도체 디바이스에의 채용은 적합하지 않게 된다. 따라서, 도 1과 같은 구성에서는 입력신호 (XAi)가 L-H, H-L로 트랜지션시 각각의 딜레이를 맞추는 것이 어렵게 된다. 또한, 상기한 입력 리시버의 구성은 내부전원전압이 EXTVDD보다 1Vt 이상으로 작고, 입력스윙의 라이징/폴링 타임이 크면서 입력레벨의 하이가 내부전원전압보다 1Vt 이상으로 클 경우에, 타이트한 셋업/홀드타임(tSU/tHD)를 만족시키기 어렵다.

도 2를 참조하면, p형 및 n형 채널 모오스 트랜지스터들(PM10,PM11,NM10, NM11,NM12,NM13)으로 이루어진 커런트 미러형 차동증폭기(CDA)와 인버터 체인(20)으로 이루어진 전압-센스앰프타입의 입력 리시버가 나타나 있다. 도 2에서 도시된 입력 리시버는 입력신호 (XAi)를 제1입력신호로 하여 n형 채널 모오스트랜지스터(NM10)의 게이트로 수신하고, 기준신호(REFi)를 제2입력신호로 하여 n형 채널 모오스 트랜지스터(NM11)의 게이트로 수신한다. n형 채널 모오스 트랜지스터들(NM12,NM13)의 각각의 게이트에는 기준신호(REFi)와 제어신호(ZZB)가 인가된다. 상기 커런트 미러형 차동증폭기(CDA)는 전압 감지동작을 행하는 전압 센스앰프로서 기능한다. 여기서, 상기 기준신호(REFi)는 반도체 디바이스의 내부에서 만들어진 기준전압신호이다. 도 2와 같이 구성된 입력 리시버는, 도 1의 경우와 마찬가지로 내부전원전압이 EXTVDD보다 1vt 이상으로 작고, 입력스윙의 라이징/폴링 타임이 크면서 입력레벨의 하이가 내부전원전압보다 1vt 이상으로 클 경우에 여전히 문제가 있다. 즉, 도 2내의 상기 센스앰프의 출력노드(NO11)에 나타나는 출력신호가 딜레이 체인(20)에 인가되어 내부전원전압의 레벨로 천이되는 과정이 문제로 되는 것이다. 상기 센스앰프(CDA)의 출력신호가 하이에서 로우레벨로 천이시 딜레이 체인을 구성하는 드라이버 트랜지스터의 구동능력에 변수가 있다.

도 3을 참조하면, 도 2와 유사하게 p형 및 n형 채널 모오스 트랜지스터들(PM10,PM11,NM10, NM11,NM13)과 인버터(I10)으로 이루어진 커런트 미러형 차동증폭기(CDA)와 인버터 체인(20)으로 이루어진 입력 리시버가 나타나 있다. 도 3에서 도시된 입력 리시버는 입력신호(XAi)를 제1입력신호로 하여 n형 채널 모오스 트랜지스터(NM10)의 게이트로 수신하고, 상기 입력신호(XAi)의 반전신호를 제2입력신호로 하여 n형 채널 모오스 트랜지스터(NM11)의 게이트로 수신한다. 전류소오스로서 기능하는 n형 채널 모오스 트랜지스터(NM13)의 게이트에는 제어신호(ZZB)가 인가된다. 상기와 같이 구성된 커런트 미러형 차동증폭기(CDA)는전압 감지동작을 행하는 전압 센스앰프로서 기능한다. 도 3의 입력 리시버에서는 차동증폭기(CDA) 및 제1입력신호(XAi)를 반전하는 인버터의 구동전원이 외부전원전압(EXTVDD)으로 인가되고, 상기 센스앰프의 출력노드(NO11)에 나타나는 출력신호를 수신하는 딜레이 체인(20)의 구동전원이 내부전원전압으로 인가되는 구성이므로, 이 역시 상기 도 1 및 도 2에서 언급한 바와 같은 문제를 갖는다.

따라서, EXTVDD보다 내부전원전압이 한 배(x1) 문턱전압이상으로 작고 입력스윙의 라이징/폴링타임이 크면서 입력신호의 하이레벨이 내부전원전압보다 한 배의 문턱전압이상으로 큰 경우에도, 타이트한 셋업/홀드 타임을 만족시키면서 DC 전류소모가 적은 고상한 입력 리시버가 요구되는 실정이다.

따라서, 본 발명의 목적은 상기한 문제들을 해소할 수 있는 고속 반도체 디바이스에 적합한 고속응답 인터페이스 회로를 제공함에 있다.

본 발명의 다른 목적은 외부전원전압 보다 내부전원전압이 한 배(x1) 문턱전압이상으로 작고 입력스윙의 라이징/폴링타임이 크고 입력신호의 하이레벨이 내부전원전압보다 한 배의 문턱전압이상으로 큰 경우에도, 타이트한 셋업/홀드 타임을 만족시키면서 DC 전류소모가 적은 입력 리시버를 제공함에 있다.

본 발명의 또 다른 목적은 천이 스피드를 증가 또는 최대화시키면서도 우수한 인터페이스 능력 및 저 누설전류 특성을 가지는 입력 회로 및 그에 따른 방법을 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 반도체 디바이스에 적합한 인터페이스 회로에 있어서: 외부전원전압을 동작전압으로서 수신하고 인가되는 입력신호를 상기 외부전원전압의 레벨로 버퍼링하여 서로 반대의 위상을 가지는 제1,2출력신호를 생성하는 입력 드라이버와; 제어신호가 제1천이상태로 있을 때 내부전원전압을 동작전압으로서 수신하여 동작되며, 상기 제1출력신호를 제1입력단으로 수신하고 상기 제2출력신호를 제2입력단으로 수신하여 차동증폭을 행하는 크로스 커플드 센스앰프부와; 상기 제어신호가 제2천이상태로 있을 때에만 상기 크로스 커플드 센스앰프부의 출력단의 전위를 상기 내부전원전압의 레벨에 대응되는 일정전위로 유지하기 위한 출력전위 고정부와; 상기 내부전원전압을 동작전압으로서 수신하여 동작되어, 상기 출력단에 나타나는 출력신호를 상기 내부전원전압의 레벨로 버퍼링하여 칩 내부의 회로에 인가하는 출력 드라이버를 구비함을 특징으로 한다.

또한, 본 발명의 기술적 사상의 일 아스팩트에 따라, 제1전원전압과, 상기 제1전원전압에 비해 1배의 문턱전압이상으로 낮은 제2전원전압을 사용하는 반도체 디바이스에서 상기 제1전원전압의 레벨로 스윙하는 입력신호를 인터페이스 하는 방법은: 상기 제1전원전압을 구동전원으로 사용하여 상기 입력신호를 버퍼링함에 의해 서로 반대의 위상을 가지는 제1,2출력신호를 생성하는 단계; 상기 제2전원전압을 구동전원으로 사용하며, 상기 제1출력신호를 제1입력단으로 수신하고 상기 제2출력신호를 제2입력단으로 받아 크로스 커플 타입의 차동증폭기를 통하여 레벨 시프팅을 행하는 단계; 그리고, 상기 제2전원전압을 구동전원으로 사용하여, 상기 레벨 시프팅된 출력신호를 상기 제2전원전압의 레벨로 버퍼링하여 최종적으로 출력하는 단계로 이루어진다.

상기한 본 발명에 의하면, 고속응답특성이 우수하고, 외부전원전압 보다 내부전원전압이 한 배(x1)의 문턱전압이상으로 작고 입력스윙의 라이징/폴링타임이 크면서 입력신호의 하이레벨이 내부전원전압보다 한 배의 문턱전압이상으로 큰 경우에도, 타이트한 셋업/홀드 타임이 만족되며, DC 전류소모가 적은 이점이 얻어진다.

도 1 내지 도 3은 통상적(컨벤셔널)인 입력 리시버 회로들을 보인 도면들

도 4는 본 발명의 실시 예에 따른 입력 리시버 회로도

도 5는 도 4에 따른 입출력 신호파형도

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

본 발명에서는 도 4와 같은 구성의 입력 리시버를 일 예로써 구현하여, 외부전원전압 보다 내부전원전압이 한 배(x1)의 문턱전압이상으로 작고 입력스윙의 라이징/폴링타임이 크면서 입력신호의 하이레벨이 내부전원전압보다 한 배의 문턱전압이상으로 큰 경우에도, 타이트한 셋업/홀드 타임을 만족시키면서 DC 전류소모가 적도록 한다.

도 4를 참조하면, 인터페이스 회로로서의 입력 리시버는, 제1스테이지에 위치된 입력드라이버(100)와, 제2스테이지에 위치된 크로스 커플드 센스앰프부(110)와, 제3스테이지에 위치된 출력전위 고정부(120)와, 제4스테이지에 위치된 출력 드라이버(130)를 포함한다.

상기 입력드라이버(100)는 외부전원전압(EXTVDD)을 동작전압으로서 수신하고 인가되는 입력신호(XAi)를 상기 외부전원전압(EXTVDD)의 레벨로 버퍼링하여 서로 반대의 위상을 가지는 제1,2출력신호(Aii,AiiB)를 생성하기 위해, 차례로 캐스캐이드 연결된 제1,2,3인버터들(IN1,IN2,IN3)로 구성된다.

상기 크로스 커플드(cross coupled)센스앰프부(110)는 제어신호(ZZB)가 제1천이상태로 있을 때 내부전원전압(IVC)을 동작전압으로서 수신하여 동작되며, 상기 제1출력신호(Aii)를 제1입력단으로 수신하고 상기 제2출력신호(AiiB)를 제2입력단으로 수신하여 차동증폭(differential amplifying)을 행한다. 상기 크로스 커플드 센스앰프부(110)는, 게이트들이 서로의 드레인들에 크로스 커플되고 내부전원전압(IVC)에 소오스들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어(P10,P20)와, 상기 피채널 크로스 커플드 트랜지스터 페어(P10,P20)의 드레인들과 접지전원전압간에 드레인-소오스 채널(drain-source channel)이 각기 형성되고 게이트들로 상기 제1,2출력신호(Aii,AiiB)를 각기 수신하는 차동트랜지스터 페어(N10,N20)와, 게이트로 제어신호(ZZB)를 수신하며 상기 차동트랜지스터 페어(N10,N20)의 공통 소오스 터미널과 접지전원전압간에 드레인-소오스 채널이 연결된 엔채널 모오스 트랜지스터(N30)로 구성된다. 여기서, 상기 크로스 커플드 센스앰프부(110)는 도 2 및 도 3의 회로와는 달리 기준신호(REFi)를 필요로 하지 않는다.

상기 출력전위 고정부(120)는 상기 제어신호(ZZB)가 제2천이상태로 있을 때에만 상기 크로스 커플드 센스앰프부(110)의 출력단(NO10)의 전위를 상기 내부전원전압(IVC)의 레벨에 대응되는 일정전위로 유지하기 위해, 게이트로 상기 제어신호(ZZB)를 수신하고 소오스-드레인 채널이 상기 내부전원전압과 상기 출력단(NO10)간에 연결된 피채널 모오스 트랜지스터(P30)으로 이루어진다.

출력 드라이버(130)는 상기 내부전원전압(IVC)을 동작전압으로서 수신하여 동작되며, 상기 출력단(NO1)에 나타나는 출력신호(rev)를 상기 내부전원전압(IVC)의 레벨로 버퍼링하여 칩 내부의 회로에 구동출력신호(Ai)로서 인가하기 위해, 상기 출력단(NO1)에 차례로 캐스캐이드 연결된 제4,5인버터들(IN4,IN5)로 구성된다.

상기 도 4에서 도시된 모오스 트랜지스터들의 게이트 산화막의 두께는 통상의 게이트 산화막 두께보다 약간 크게 하는 것이 좋다. 그러한 것은 씨모오스 제조공정에서 게이트 산화막의 형성시간을 제어함으로써 달성된다.

상기한 도면의 회로구성에 따른 동작이 이하에서 예를 들어 설명되어진다. 우선, 상기 제어신호(ZZB)는 로우레벨로 인가된다. 입력 리시버가 대기모드에 있을 경우에, 스탠바이 전류모드 동작을 위해 상기 제어신호(ZZB)는 로우레벨로 인가된다. 이에 따라서, 크로스 커플드 센스앰프부(110)내의 엔형 모오스 트랜지스터(N30)는 턴-오프되어 크로스 커플드 센스 앰프부(110)의 동작은 차단된다. 그리고, 상기 출력전위 고정부(120)의 피채널 모오스 트랜지스터(P30)가 턴온됨에 따라 상기 출력단(NO1)의 전위는 상기 내부전원전압(IVC)의 레벨의 하이상태를 유지하게 되어, 입력신호(XAi)의 논리레벨에 상관없이 구동출력신호(Ai)의 레벨은 상기 내부전원전압(IVC)의 레벨의 "하이"로 일정하게 유지된다.

상기 제어신호(ZZB)가 로우레벨에서 하이레벨로 천이되면 상기 입력 리시버는 동작모드로 진입한다. 상기 제어신호(ZZB)가 하이레벨로 인가됨에 따라, 상기 출력전위 고정부(120)의 피채널 모오스 트랜지스터(P30)는 턴-오프되고, 상기 크로스 커플드 센스앰프부(110)내의 엔형 모오스 트랜지스터(N30)는 턴-온되어, 입력신호(XAi)의 논리레벨에 의존하여 구동출력신호(Ai)의 레벨이 결정되는 동작모드가 시작된다.

상기 입력신호(XAi)의 논리레벨이 하이레벨로 인가되는 경우에, 제1,2,3인버터들(IN1,IN2,IN3)의 출력은 각기 차례로 로우, 하이, 로우가 된다. 여기서, 제2 인버터(IN2)의 하이레벨 출력은 제1출력신호(Aii)가 되고, 상기 제3인버터(IN3)의 로우레벨 출력은 제2출력신호(AiiB)가 된다. 물론, 상기 제1출력신호(Aii)의 레벨은 외부전원전압(EXTVDD)으로써 드라이빙 되었기 때문에 외부전원전압(EXTVDD)에 대응되는 하이레벨이다. 상기 하이레벨의 제1출력신호(Aii)는 차동트랜지스터 페어(N10,N20)를 구성하는 엔형 모오스 트랜지스터(N10)의 게이트에 인가되고, 상기 로우레벨의 제2출력신호((AiiB)는 엔형 모오스 트랜지스터(N20)의 게이트에 인가된다. 이에 따라, 상기 엔형 모오스 트랜지스터(N10)가 턴-온되고 상기 엔형 모오스 트랜지스터(N20)가 턴-오프 상태로 되며, 크로스 커플드 트랜지스터(P10)는 턴오프 상태로 가고 크로스 커플드 트랜지스터(P20)는 풀리 턴온 상태로 가므로, 상기 출력단(NO10)의 신호(rev)가 내부전원전압(IVC)레벨의 하이레벨로 된다. 상기 하이레벨은 내부전원전압(IVC)의 레벨이므로, 종래의 경우와는 달리 후단의 드라이버에 게 구동부담을 경감시킨다. 상기 출력 드라이버(130)내의 상기 제4인버터(IN4)는 상기 하이레벨의 출력신호(rev)를 받아 로우레벨의 신호를 출력하고, 상기 제5인버터(IN5)는 로우레벨의 신호를 받아 하이레벨의 최종 구동출력신호(Ai)를 칩 내부의 회로에 제공한다. 여기서, 상기 출력 드라이버(130)는 내부전원전압 레벨의 상기 출력신호(rev)를 내부전원전압(IVC)의 레벨로 버퍼링하므로 구동부담이 적어진다. 따라서, 입력신호(XAi)를 받아 구동 출력신호(Ai)를 출력하기 까지 걸리는 시간이 단축되며, 기준신호를 생성하는 기준전압 발생회로를 필요로 하지 않는다.

상기한 경우와는 반대로, 상기 입력신호(XAi)의 논리레벨이 로우레벨로 인가되는 경우에, 제1,2,3인버터들(IN1,IN2,IN3)의 출력은 각기 차례로 하이, 로우, 하이가 된다. 제2 인버터(IN2)의 로우레벨 출력은 제1출력신호(Aii)가 되고, 상기 제3인버터(IN3)의 하이레벨 출력은 제2출력신호(AiiB)가 된다. 상기 로우레벨의 제1출력신호(Aii)는 차동트랜지스터 페어(N10,N20)를 구성하는 엔형 모오스 트랜지스터(N10)의 게이트에 인가되고, 상기 하이레벨의 제2출력신호((AiiB)는 엔형 모오스 트랜지스터(N20)의 게이트에 인가된다. 이에 따라, 상기 엔형 모오스 트랜지스터(N10)가 턴-오프되고 상기 엔형 모오스 트랜지스터(N20)가 턴-온 상태로 되며, 크로스 커플드 트랜지스터(P10)는 턴-온 상태로 가고 크로스 커플드 트랜지스터(P20)는 턴-오프상태로 가므로, 상기 출력단(NO10)의 신호(rev)가 로우레벨로 된다. 따라서, 상기 출력단(NO10)의 신호(rev)는 내부전원전압의 레벨로 하이에서 로우로 스윙한다. 상기 출력 드라이버(130)내의 상기 제4인버터(IN4)는 상기 로우레벨의 출력신호(rev)를 받아 하이레벨의 신호를 출력하고, 상기 제5인버터(IN5)는 하이레벨의 신호를 받아 로우레벨의 최종 구동출력신호(Ai)를 칩 내부의 회로에 제공한다. 여기서, 상기 출력 드라이버(130)는 내부전원전압 레벨의 상기 출력신호(rev)를 내부전원전압(IVC)의 레벨로 버퍼링하므로 구동부담이 적어진다.

도 5를 참조하면, 도 4의 입력 리시버의 회로동작 시뮬레이션에 따른 입출력 신호파형도가 나타나 있다. 도 5에서는 외부전원전압(EXTVDD)이 3.6, 3.3, 3.0 볼트(Volt) 3종류로 사용하고, 내부전원전압을 1.8볼트로 한 경우에 상기 3종류의 외부전원전압 레벨로서 각기 인가되는 상기 입력신호(XAi)에 대하여 출력신호(rev) 및 구동 출력신호(Ai)의 파형형태가 나타나 있다. 도면에서 가로축은 시간을 나타내고 세로축은 전압을 나타낸다. 도 5에서, 구동 출력신호(Ai)는 상기 입력신호(XAi)의 전압레벨이 약 2.5볼트에도 도달하기 전에 이미 출력되는 것이 나타난다. 부호 G1,G2,G3는 3종류의 외부전원전압을 사용시, 각기 입력신호에 응답하여 출력되는 구동 출력신호(Ai)들의 출력응답 타임을 보인 것이다. 외부전원전압(EXTVDD)을 3.0볼트로 사용시 출력응답 타임은 G3구간으로 양호함을 알 수 있다.

상기한 회로구성에 따르면, 결국, 외부전원전압(EXTVDD)보다 내부전원전압이 한 배(x1) 문턱전압이상으로 작고, 입력스윙의 라이징/폴링타임이 크면서 입력신호의 하이레벨이 내부전원전압보다 한 배의 문턱전압이상으로 큰 경우에, 타이트한 셋업/홀드 타임이 최적으로 만족되는 것이다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 회로내의 인버터의 개수나 트랜지스터의 개수를 가감하거나, 도시된 모오스 트랜지스터 소자를 바이폴라 트랜지스터로 대치하거나 트랜지스터 소자의 타입을 반대의 타입으로 구현할 수 있음은 물론이다.

상술한 바와 같은 본 발명의 인터페이스 회로에 따르면, 외부전원전압과 내부전원전압을 구별적으로 사용하는 반도체 소자에 채용되어 누설전류를 최소화 또는 감소시키면서 인터페이스 능력을 최대화하여 셋업/홀드 마아진을 보다 타이트하게 할 수 있는 효과가 있다. 특히, 내부전원전압이 외부전원전압 보다 1배의 문턱전압이상으로 낮고, 입력스윙의 라이징/폴링타임이 크면서 입력신호의 하이레벨이 내부전원전압보다 한 배의 문턱전압이상으로 큰 경우에도 타이트한 셋업/홀드 타임을 만족시키면서 DC 전류소모가 적은 이점이 있다. 따라서, 보다 고속의 반도체 장치에서 LVTTL 또는 LVCMOS 레벨로 인터페이스할 경우에 유리하다.

Claims

반도체 디바이스에 적합한 인터페이스 회로에 있어서:

외부전원전압을 동작전압으로서 수신하고 인가되는 입력신호를 상기 외부전원전압의 레벨로 버퍼링하여 서로 반대의 위상을 가지는 제1,2출력신호를 생성하는 입력 드라이버와;

제어신호가 제1천이상태로 있을 때 내부전원전압을 동작전압으로서 수신하여 동작되며, 상기 제1출력신호를 제1입력단으로 수신하고 상기 제2출력신호를 제2입력단으로 수신하여 차동증폭을 행하는 크로스 커플드 센스앰프부와;

상기 제어신호가 제2천이상태로 있을 때에만 상기 크로스 커플드 센스앰프부의 출력단의 전위를 상기 내부전원전압의 레벨에 대응되는 일정전위로 유지하기 위한 출력전위 고정부와;

상기 내부전원전압을 동작전압으로서 수신하여 동작되어, 상기 출력단에 나타나는 출력신호를 상기 내부전원전압의 레벨로 버퍼링하여 칩 내부의 회로에 인가하는 출력 드라이버를 구비함을 특징으로 하는 회로.
제1항에 있어서, 상기 입력 드라이버는 상기 입력신호에 차례로 캐스캐이드 연결된 제1,2,3인버터들로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 상기 크로스 커플드 센스앰프부는, 게이트들이 서로의 드레인들에 크로스 커플되고 내부전원전압에 소오스들이 공통으로 연결된 피채널 크로스 커플드 트랜지스터 페어와, 상기 피채널 크로스 커플드 트랜지스터 페어의 드레인들과 접지전원전압간에 드레인-소오스 채널이 각기 형성되고 게이트들로 상기 제1,2출력신호를 각기 수신하는 차동트랜지스터 페어와, 게이트로 제어신호를 수신하며 상기 차동트랜지스터 페어의 공통 소오스 터미널과 접지전원전압간에 드레인-소오스 채널이 연결된 엔채널 모오스 트랜지스터로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 상기 출력전위 고정부는, 게이트로 상기 제어신호를 수신하고 소오스-드레인 채널이 상기 내부전원전압과 상기 출력단간에 연결된 피채널 모오스 트랜지스터로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 상기 출력 드라이버는 상기 출력단에 차례로 캐스캐이드 연결된 제4,5인버터들로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 상기 인터페이스 회로는 LVTTL 인터페이스를 수행함을 특징으로 하는 회로.
제1전원전압과, 상기 제1전원전압에 비해 1배의 문턱전압이상으로 낮은 제2전원전압을 사용하는 반도체 디바이스에서 상기 제1전원전압의 레벨로 스윙하는 입력신호를 인터페이스 하는 방법에 있어서:

상기 제1전원전압을 구동전원으로 사용하여 상기 입력신호를 버퍼링함에 의해 서로 반대의 위상을 가지는 제1,2출력신호를 생성하는 단계;

상기 제2전원전압을 구동전원으로 사용하며, 상기 제1출력신호를 제1입력단으로 수신하고 상기 제2출력신호를 제2입력단으로 받아 크로스 커플 타입의 차동증폭기를 통하여 레벨 시프팅을 행하는 단계; 그리고,

상기 제2전원전압을 구동전원으로 사용하여, 상기 레벨 시프팅된 출력신호를 상기 제2전원전압의 레벨로 버퍼링하여 최종적으로 출력하는 단계로 이루어짐을 특징으로 하는 방법.
제7항에 있어서, 상기 제1전원전압은 외부전원전압이고, 상기 제2전원전압은 내부전원전압임을 특징으로 하는 방법.
제7항에 있어서, 상기 인터페이스는 LVTTL 인터페이스임을 특징으로 하는 방법.