KR19990031575A - 반도체 메모리장치의 입력버퍼 - Google Patents

반도체 메모리장치의 입력버퍼 Download PDF

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Abstract

LVTTL 인터페이스 조건 및 SSTL 인터페이스 조건에서 모두 안정적으로 정상동작될 수 있는 반도체 메모리장치의 입력버퍼가 개시된다. 상기 입력버퍼는, 기준전압과 외부에서 인가되는 입력신호의 차이를 증폭시키는 차동증폭부, 및 상기 기준전압 및 상기 입력신호가 외부 전원공급전압에 따라 종속적으로 변화하는 SSTL 인터페이스 조건에서는 상기 외부 전원공급전압을 선택하여 상기 차동증폭부에 전달하고, 상기 기준전압 및 상기 입력신호가 상기 외부 전원공급전압이 변하더라도 일정한 레벨을 유지하는 LVTTL 인터페이스 조건에서는 내부 전원공급전압을 선택하여 상기 차동증폭부에 전달하는 스위칭부를 구비하는 것을 특징으로 한다.

Description

반도체 메모리장치의 입력버퍼
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 입력버퍼에 관한 것이다.
반도체 메모리장치중 싱크로너스 디램에서는 데이터의 입출력이 외부에서 인가되는 씨스템클락, 즉 외부클락에 동기되어 제어된다. 좀더 상세히 설명하면, 상기 싱크로너스 디램에서는 입력버퍼인 클락버퍼가 상기 외부클락을 입력으로 하여 내부클락을 발생하고 상기 내부클락에 의해 출력버퍼가 제어된다. 따라서 싱크너스 디램에서는, 상기 외부클락이 클락버퍼에 입력된 후 상기 출력버퍼를 통해 데이터가 출력되는 데 걸리는 시간(tSAC)과 출력된 데이터를 페치(Fetch)하기 위해 이전 데이터를 유지해야 하는 시간(tOH)가 매우 중요한 파라미터이다. 그런데 싱크로너스 디램의 속도 측면에서 tSAC이 빨라지도록 tSAC 패쓰(Path)를 설계할 경우 반대로 tOH 마진이 감소될 수 있다. 따라서 tSAC이 빠르면서도 또한 tOH 마진을 확보하기 위해서는 전원공급전압(VCC)의 변화에 따른 데이터 출력속도의 변화를 줄여야하며, 이를 위해 통상 상기 클락버퍼에는 내부 전원공급전압(IVC)가 사용된다.
도 1은 싱크로너스 디램에서 클락버퍼로 사용되는 종래의 입력버퍼의 회로도이다.
도 1을 참조하면, 상기 종래의 입력버퍼는, 기준전압(VREF)와 외부에서 인가되는 입력신호(INPUT)의 차이를 증폭시키는 차동증폭부(11)와, 제어신호(PBUFC)가 엑티브될 때 상기 차동증폭부(11)에 내부 전원공급전압(IVC)를 전달하는 스위칭부(13)을 구비한다.
상기 차동증폭부(11)은 통상의 차동증폭기로 구성되어 있으며, 상기 스위칭부는 소오스에 상기 내부 전원공급전압(IVC)가 인가되고 게이트에 상기 제어신호(PBUFC)가 인가되며 드레인에 상기 차동증폭부(11)이 접속되는 피모스 트랜지스터(P11)로 구성되어 있다. 상기 내부 전원공급전압(IVC)는, 싱크로너스 디램 내부의 내부 전원공급전압 발생기에서 외부로부터 인가되는 외부 전원공급전압(EVC)를 입력으로 하여 발생되는 전압이며, 상기 외부 전원공급전압(EVC)에 무관하게 일정한 레벨을 나타낸다.
그런데 싱크로너스 디램의 LVTTL(Low Voltage Transistor Transistor Logic) 인터페이스 조건에서는, 상기 입력버퍼로 입력되는 상기 입력신호(INPUT) 및 기준전압(VREF)가 상기 외부 전원공급전압(EVC)가 변하더라도 일정한 레벨을 유지하므로 상기 입력버퍼는 정상적으로 동작된다. 즉 상기 내부 전원공급전압(IVC)는 일정한 레벨을 유지하며 또한 상기 차동증폭부(11)의 각 엔모스 트랜지스터(N11,N12)의 게이트로 입력되는 상기 기준전압(VREF) 및 입력신호(INPUT)도 일정한 레벨을 유지하므로, 상기 차동증폭부(11)의 피모스 트랜지스터 쌍(P12,P13) 및 엔모스 트랜지스터 쌍(N11,N12)는 정상적으로 동작된다.
그러나 싱크로너스 디램의 SSTL(Stub Series terminated Transceiver Logic) 인터페이스 조건에서는, 상기 입력버퍼로 입력되는 상기 입력신호(INPUT) 및 기준전압(VREF)가 상기 외부 전원공급전압(EVC)에 따라 종속적으로 변화하게 되므로 상기 입력버퍼가 정상적으로 동작되지 못하는 경우가 있다. 즉 상기 내부 전원공급전압(IVC)는 일정한 레벨을 유지하며 반면에 상기 입력신호(INPUT) 및 기준전압(VREF)는 상기 외부 전원공급전압(EVC)에 따라 종속적으로 변화하게 되므로, 상기 차동증폭부(11)의 피모스 트랜지스터 쌍(P12,P13) 및 엔모스 트랜지스터 쌍(N11,N12)는 정상적으로 동작되지 못하는 경우가 있다. 예컨데, 상기 내부 전원공급전압(IVC)는 일정한 레벨을 유지하며 반면에 상기 외부 전원공급전압(EVC)가 증가함에 따라 상기 입력신호(INPUT) 및 기준전압(VREF)가 증가할 경우, 상기 각 피모스 트랜지스터(P12,P13)의 게이트와 소오스 사이의 전압이 상기 각 엔모스 트랜지스터(N11,N12)의 게이트와 소오스 사이의 전압에 비해 낮아지게 된다. 이에 따라 상기 차동증폭부(11)의 출력신호(BIN)이 항상 논리"로우"상태가 됨으로써 상기 입력버퍼는 오동작을 발생시킨다.
따라서 본 발명의 목적은, LVTTL 인터페이스 조건 및 SSTL 인터페이스 조건에서 모두 안정적으로 정상동작될 수 있는 반도체 메모리장치의 입력버퍼를 제공하는 데 있다.
도 1은 싱크로너스 디램에서 클락버퍼로 사용되는 종래의 입력버퍼의 회로도
도 2는 본 발명의 실시예에 따른 반도체 메모리장치의 입력버퍼의 회로도
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 입력버퍼는, 기준전압과 외부에서 인가되는 입력신호의 차이를 증폭시키는 차동증폭부, 및 상기 기준전압 및 상기 입력신호가 외부 전원공급전압에 따라 종속적으로 변화하는 SSTL 인터페이스 조건에서는 상기 외부 전원공급전압을 선택하여 상기 차동증폭부에 전달하고, 상기 기준전압 및 상기 입력신호가 상기 외부 전원공급전압이 변하더라도 일정한 레벨을 유지하는 LVTTL 인터페이스 조건에서는 내부 전원공급전압을 선택하여 상기 차동증폭부에 전달하는 스위칭부를 구비하는 것을 특징으로 한다.
상기 스위칭부는, 제1제어신호가 엑티브될 때 상기 차동증폭부에 상기 외부 전원공급전압을 전달하는 제1스위칭부와, 제2제어신호가 엑티브될 때 상기 차동증폭부에 상기 내부 전원공급전압을 전달하는 제2스위칭부를 구비한다. 상기 제1제어신호는 상기 SSTL 인터페이스 조건에서 엑티브되며, 상기 제2제어신호는 상기 LVTTL 인터페이스 조건에서 엑티브된다. 상기 외부 전원공급전압은 상기 반도체 메모리장치 외부에서 인가되는 전압이고, 상기 내부 전원공급전압은 상기 반도체 메모리장치 내부의 내부 전원공급전압 발생기에서 상기 외부 전원공급전압을 입력으로하여 발생되는 전압이다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리장치의 입력버퍼의 회로도이다.
도 2를 참조하면, 상기 본 발명의 실시예에 따른 입력버퍼는, 차동증폭부(21) 및 스위칭부(23)을 구비한다.
상기 차동증폭부(21)은 기준전압(VREF)와 외부에서 인가되는 입력신호(INPUT)의 차이를 증폭시킨다. 상기 스위칭부(23)은, 상기 기준전압(VREF) 및 상기 입력신호(INPUT)가 외부 전원공급전압(EVC)에 따라 종속적으로 변화하는 SSTL 인터페이스 조건에서는 상기 외부 전원공급전압(EVC)를 선택하여 상기 차동증폭부(21)에 전달한다. 또한 상기 스위칭부(23)은, 상기 기준전압(VREF) 및 상기 입력신호(INPUT)가 상기 외부 전원공급전압(EVC)가 변하더라도 일정한 레벨을 유지하는 LVTTL 인터페이스 조건에서는 내부 전원공급전압(IVC)를 선택하여 상기 차동증폭부(21)에 전달한다.
상기 외부 전원공급전압(EVC)는 상기 반도체 메모리장치 외부에서 인가되는 전압이고, 상기 내부 전원공급전압(IVC)는 상기 반도체 메모리장치 내부의 내부 전원공급전압 발생기(도시되지 않았음)에서 상기 외부 전원공급전압(EVC)를 입력으로 하여 발생되는 전압이며 상기 외부 전원공급전압(EVC)에 무관하게 일정한 레벨을 나타낸다.
상기 차동증폭부(21)은 통상의 차동증폭기로 구성된다. 또한 상기 스위칭부(23)은, 제1제어신호(SSTL-CON)이 엑티브될 때 상기 차동증폭부(21)에 상기 외부 전원공급전압(EVC)를 전달하는 제1스위칭부(P21)과, 제2제어신호(LVTTL-CON)이 엑티브될 때 상기 차동증폭부(21)에 상기 내부 전원공급전압(IVC)를 전달하는 제2스위칭부(P22)를 구비한다. 여기에서 상기 제1제어신호(SSTL-CON)은 상기 SSTL 인터페이스 조건에서 논리"로우"로 엑티브되며, 상기 제2제어신호(LVTTL-CON)은 상기 LVTTL 인터페이스 조건에서 논리"로우"로 엑티브된다.
상기 제1스위칭부(P21)은, 소오스에 상기 외부 전원공급전압(EVC)가 인가되고 게이트에 상기 제1제어신호(SSTL-CON)이 인가되며 드레인에 상기 차동증폭부(21)이 접속되는 피모스 트랜지스터로 구성된다. 또한 상기 제2스위칭부(P22)는, 소오스에 상기 내부 전원공급전압(IVC)가 인가되고 게이트에 상기 제2제어신호(LVTTL-CON)이 인가되며 드레인에 상기 차동증폭부(21)이 접속되는 피모스 트랜지스터로 구성된다. 특히 레이아웃에서 상기 제1 및 제2스위칭부(P21,P22), 즉 피모스 트랜지스터들의 웰 바이어스(Well Bias)로서 상기 외부 전원공급전압(EVC)가 사용된다. 그 이유를 설명하면 다음과 같다. 예컨데 상기 SSTL 인터페이스 조건에서 상기 제1제어신호(SSTL-CON)이 논리"로우"로 엑티브될 경우에, 상기 피모스 트랜지스터들의 각 드레인에는 상기 외부 전원공급전압(EVC)가 인가된다. 그런데 상기 외부 전원공급전압(EVC) 레벨은 상기 내부 전원공급전압(IVC) 레벨보다 높으므로, 만일 상기 피모스 트랜지스터(P22)의 웰 바이어스(Well Bias)로서 상기 내부 전원공급전압(IVC)가 사용된다면 상기 피모스 트랜지스터(P22)의 드레인과 웰(도시되지 않았음) 사이에 순바이어스가 야기되어 상기 입력버퍼가 오동작되게 된다. 따라서 상기 SSTL 인터페이스 조건에서 상기 피모스 트랜지스터(P22)의 드레인과 웰 사이에 순바이어스가 야기되는 것을 방지하기 위해서, 상기 피모스 트랜지스터들(P21,P22)의 웰 바이어스(Well Bias)로서 상기 외부 전원공급전압(EVC)가 사용된다.
이하 도 2에 도시된 본 발명에 따른 입력버퍼의 동작을 설명하겠다.
먼저 반도체 메모리장치의 LVTTL 인터페이스 조건에서는, 상기 제1제어신호(SSTL-CON)은 논리"하이"로 넌엑티브되며, 상기 제2제어신호(LVTTL-CON)은 논리"로우"로 엑티브된다. 이에 따라 상기 제1스위칭부(P21)은 턴오프되고 상기 제2스위칭부(P22)는 턴온되어 상기 내부 전원공급전압(IVC)가 상기 차동증폭부(21)에 전달된다. 따라서 상기 LVTTL 인터페이스 조건에서는, 상기 차동증폭부(21)로 입력되는 상기 입력신호(INPUT) 및 기준전압(VREF)가 외부에서 인가되는 상기 외부 전원공급전압(EVC)가 변하더라도 일정한 레벨을 유지하고 또한 상기 차동증폭부(21)에 공급되는 상기 내부 전원공급전압(IVC)도 항상 일정한 레벨을 유지하므로, 상기 본 발명에 따른 입력버퍼의 출력신호(BIN)은 상기 외부 전원공급전압(EVC)의 변화에 대해 영향을 받지 않는다. 즉 상기 내부 전원공급전압(IVC)는 일정한 레벨을 유지하며 또한 상기 차동증폭부(21)의 각 엔모스 트랜지스터(N21,N22)의 게이트로 입력되는 상기 기준전압(VREF) 및 입력신호(INPUT)도 일정한 레벨을 유지하므로, 상기 차동증폭부(21)의 피모스 트랜지스터 쌍(P23,P24) 및 엔모스 트랜지스터 쌍(N21,N22)는 정상적으로 동작된다.
또한 반도체 메모리장치의 SSTL 인터페이스 조건에서는, 상기 제1제어신호(SSTL-CON)은 논리"로우"로 엑티브되며, 상기 제2제어신호(LVTTL-CON)은 논리"하이"로 넌엑티브된다. 이에 따라 상기 제1스위칭부(P21)은 턴온되고 상기 제2스위칭부(P22)는 턴오프되어 상기 외부 전원공급전압(EVC)가 상기 차동증폭부(21)에 전달된다. 따라서 상기 SSTL 인터페이스 조건에서는, 상기 차동증폭부(21)로 입력되는 상기 입력신호(INPUT) 및 기준전압(VREF)가 상기 외부 전원공급전압(EVC)의 변화에 따라 종속적으로 변화하고 또한 상기 차동증폭부(21)에 공급되는 상기 외부 전원공급전압(EVC)도 변화하므로, 상기 본 발명에 따른 입력버퍼의 출력신호(BIN)은 상기 외부 전원공급전압(EVC)의 변화에 대해 영향을 받지 않는다. 즉 상기 외부 전원공급전압(EVC)가 변하고 또한 상기 입력신호(INPUT) 및 기준전압(VREF)는 상기 외부 전원공급전압(EVC)에 따라 함께 종속적으로 변화하므로, 상기 차동증폭부(21)의 피모스 트랜지스터 쌍(P23,P24) 및 엔모스 트랜지스터 쌍(N21,N22)는 정상적으로 동작된다. 예컨데, 상기 SSTL 인터페이스 조건에서 상기 외부 전원공급전압(EVC)가 증가하여 이에 따라 상기 입력신호(INPUT) 및 기준전압(VREF)이 종속적으로 증가할 경우, 상기 각 엔모스 트랜지스터(N21,N22)의 게이트와 소오스 사이의 전압이 증가한다. 또한 상기 각 피모스 트랜지스터(P23,P24)의 게이트와 소오스 사이의 전압도 상기 외부 전원공급전압(EVC)가 증가함에 따라 증가하게 된다. 따라서 상기 피모스 트랜지스터 쌍(P23,P24)과 상기 엔모스 트랜지스터 쌍(N21,N22)은 동일한 경향으로 동작함으로써 상기 출력신호(BIN)은 상기 외부 전원공급전압(EVC)의 변화에 대해 영향을 받지 않는다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
결론적으로 본 발명에 따른 입력버퍼에서는, 기준전압 및 입력신호가 외부 전원공급전압이 변하더라도 일정한 레벨을 유지하는 LVTTL 인터페이스 조건에서는 일정한 레벨을 갖는 내부 전원공급전압이 전원공급전압으로 사용되고, 기준전압 및 입력신호가 외부 전원공급전압에 따라 종속적으로 변화하는 SSTL 인터페이스 조건에서는 상기 외부 전원공급전압이 전원공급전압으로 사용된다. 따라서 본 발명에 따른 입력버퍼는 LVTTL 인터페이스 조건 및 SSTL 인터페이스 조건에서 모두 안정적으로 정상동작될 수 있는 장점이 있다.

Claims (17)

  1. 기준전압과 외부에서 인가되는 입력신호의 차이를 증폭시키는 차동증폭부; 및
    상기 기준전압 및 상기 입력신호가 외부 전원공급전압에 따라 종속적으로 변화하는 SSTL 인터페이스 조건에서는 상기 외부 전원공급전압을 선택하여 상기 차동증폭부에 전달하고, 상기 기준전압 및 상기 입력신호가 상기 외부 전원공급전압이 변하더라도 일정한 레벨을 유지하는 LVTTL 인터페이스 조건에서는 내부 전원공급전압을 선택하여 상기 차동증폭부에 전달하는 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  2. 제1항에 있어서, 상기 외부 전원공급전압은 상기 반도체 메모리장치 외부에서 인가되는 전압이고, 상기 내부 전원공급전압은 상기 반도체 메모리장치 내부의 내부 전원공급전압 발생기에서 상기 외부 전원공급전압을 입력으로 하여 발생되는 전압인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  3. 제1항에 있어서, 상기 스위칭부는, 제1제어신호가 엑티브될 때 상기 차동증폭부에 상기 외부 전원공급전압을 전달하는 제1스위칭부와, 제2제어신호가 엑티브될 때 상기 차동증폭부에 상기 내부 전원공급전압을 전달하는 제2스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  4. 제3항에 있어서, 상기 제1제어신호는 상기 SSTL 인터페이스 조건에서 엑티브되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  5. 제3항에 있어서, 상기 제2제어신호는 상기 LVTTL 인터페이스 조건에서 엑티브되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  6. 제3항에 있어서, 상기 제1스위칭부는, 소오스에 상기 외부 전원공급전압이 인가되고 게이트에 상기 제1제어신호가 인가되며 드레인에 상기 차동증폭부가 접속되는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  7. 제6항에 있어서, 상기 피모스 트랜지스터의 웰 바이어스로서 상기 외부 전원공급전압이 사용되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  8. 제3항에 있어서, 상기 제2스위칭부는, 소오스에 상기 내부 전원공급전압이 인가되고 게이트에 상기 제2제어신호가 인가되며 드레인에 상기 차동증폭부가 접속되는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  9. 제8항에 있어서, 상기 피모스 트랜지스터의 웰 바이어스로서 상기 외부 전원공급전압이 사용되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  10. 기준전압과 외부에서 인가되는 입력신호의 차이를 증폭시키는 차동증폭부; 및
    제1전원공급전압 및 제2전원공급전압중 어느 하나를 선택하여 상기 차동증폭부에 전달하는 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  11. 제10항에 있어서, 상기 제1전원공급전압은 상기 반도체 메모리장치 외부에서 인가되는 외부 전원공급전압이고, 상기 제2전원공급전압은 상기 반도체 메모리장치 내부의 내부 전원공급전압 발생기에서 상기 외부 전원공급전압을 입력으로하여 발생되는 내부 전원공급전압인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  12. 제10항에 있어서, 상기 스위칭부는, 제1제어신호가 엑티브될 때 상기 차동증폭부에 상기 제1전원공급전압을 전달하는 제1스위칭부와, 제2제어신호가 엑티브될 때 상기 차동증폭부에 상기 제2전원공급전압을 전달하는 제2스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  13. 제12항에 있어서, 상기 제1제어신호는 SSTL 인터페이스 조건에서 엑티브되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  14. 제12항에 있어서, 상기 제2제어신호는 LVTTL 인터페이스 조건에서 엑티브되는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  15. 제12항에 있어서, 상기 제1스위칭부는, 소오스에 상기 제1전원공급전압이 인가되고 게이트에 상기 제1제어신호가 인가되며 드레인에 상기 차동증폭부가 접속되는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  16. 제12항에 있어서, 상기 제2스위칭부는, 소오스에 상기 제2전원공급전압이 인가되고 게이트에 상기 제2제어신호가 인가되며 드레인에 상기 차동증폭부가 접속되는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  17. 제12항에 있어서, 상기 제1전원공급전압은 상기 반도체 메모리장치 외부에서 인가되는 외부 전원공급전압이고, 상기 제2전원공급전압은 상기 반도체 메모리장치 내부의 내부 전원공급전압 발생기에서 상기 외부 전원공급전압을 입력으로 하여 발생되는 내부 전원공급전압인 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100352767B1 (ko) * 2000-07-19 2002-09-16 삼성전자 주식회사 고속 반도체 디바이스에 적합한 인터페이스 회로 및인터페이싱 방법
KR100422011B1 (ko) * 2001-11-05 2004-03-11 주식회사 티엘아이 출력 신호의 직류 전압 성분이 설정 전압으로 제어되며,입력 신호의 교류 전압 성분에 신속히 응답하는 입력 버퍼
KR100427493B1 (ko) * 2001-11-27 2004-04-28 주식회사 티엘아이 출력 신호의 전압이 설정 전압으로 제어되는 입력 버퍼 회로
KR100429919B1 (ko) * 2000-06-05 2004-05-04 닛뽕덴끼 가부시끼가이샤 반도체 장치 및 그 테스트 방법
KR100460458B1 (ko) * 2002-07-26 2004-12-08 삼성전자주식회사 외부 전압 글리치에 안정적인 내부 전압 발생 회로

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69630363D1 (de) * 1996-05-24 2003-11-20 St Microelectronics Srl Zeilendekodierer für Speicher
JP2001022527A (ja) * 1999-07-12 2001-01-26 Nec Niigata Ltd コンピュータ内蔵ｈｄｄへの外部からのアクセス方式
US6552569B2 (en) 2000-12-22 2003-04-22 National Semiconductor Corporation Dual purpose low power input circuit for a memory device interface
US6825692B1 (en) * 2002-01-25 2004-11-30 Altera Corporation Input buffer for multiple differential I/O standards
JP3667700B2 (ja) * 2002-03-06 2005-07-06 エルピーダメモリ株式会社 入力バッファ回路及び半導体記憶装置
KR100484257B1 (ko) 2002-09-12 2005-04-22 주식회사 하이닉스반도체 반도체 소자의 차동증폭형 입력 버퍼
KR100521370B1 (ko) * 2003-01-13 2005-10-12 삼성전자주식회사 파워 검출부를 구비하여 누설 전류 경로를 차단하는 레벨쉬프터
KR100502664B1 (ko) * 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
US7230486B2 (en) * 2004-12-23 2007-06-12 Micron Technology, Inc. Low voltage CMOS differential amplifier
US7355450B1 (en) 2005-05-27 2008-04-08 Altera Corporation Differential input buffers for low power supply
JP5119489B2 (ja) * 2006-03-07 2013-01-16 公益財団法人新産業創造研究機構 半導体記憶装置
KR20110041309A (ko) * 2009-10-15 2011-04-21 삼성전자주식회사 네거티브 레벨 쉬프터
JP5598462B2 (ja) * 2011-12-05 2014-10-01 株式会社デンソー 信号送信回路
KR102529187B1 (ko) * 2016-03-31 2023-05-04 삼성전자주식회사 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297705A (ja) * 1994-04-27 1995-11-10 Mitsubishi Electric Corp 出力バッファ回路
US5598122A (en) * 1994-12-20 1997-01-28 Sgs-Thomson Microelectronics, Inc. Voltage reference circuit having a threshold voltage shift
JP2666759B2 (ja) * 1995-02-28 1997-10-22 日本電気株式会社 半導体集積回路の入力バッファ回路
US5596291A (en) * 1995-04-10 1997-01-21 Cirrus Logic, Inc. Circuits, systems and methods for the high speed transfer of data across a conductive line
US5696456A (en) * 1996-02-29 1997-12-09 Micron Technology, Inc. Enhanced low voltage TTL interface

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429919B1 (ko) * 2000-06-05 2004-05-04 닛뽕덴끼 가부시끼가이샤 반도체 장치 및 그 테스트 방법
KR100352767B1 (ko) * 2000-07-19 2002-09-16 삼성전자 주식회사 고속 반도체 디바이스에 적합한 인터페이스 회로 및인터페이싱 방법
KR100422011B1 (ko) * 2001-11-05 2004-03-11 주식회사 티엘아이 출력 신호의 직류 전압 성분이 설정 전압으로 제어되며,입력 신호의 교류 전압 성분에 신속히 응답하는 입력 버퍼
KR100427493B1 (ko) * 2001-11-27 2004-04-28 주식회사 티엘아이 출력 신호의 전압이 설정 전압으로 제어되는 입력 버퍼 회로
KR100460458B1 (ko) * 2002-07-26 2004-12-08 삼성전자주식회사 외부 전압 글리치에 안정적인 내부 전압 발생 회로
US6936998B2 (en) 2002-07-26 2005-08-30 Samsung Electronics Co., Ltd. Power glitch free internal voltage generation circuit

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Publication number Publication date
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JPH11134864A (ja) 1999-05-21
US6020761A (en) 2000-02-01

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