KR0135809B1 - 입력 버퍼 - Google Patents

입력 버퍼

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KR0135809B1
KR0135809B1 KR1019950001924A KR19950001924A KR0135809B1 KR 0135809 B1 KR0135809 B1 KR 0135809B1 KR 1019950001924 A KR1019950001924 A KR 1019950001924A KR 19950001924 A KR19950001924 A KR 19950001924A KR 0135809 B1 KR0135809 B1 KR 0135809B1
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김광호
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    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

Abstract

본 발명은 입력버퍼를 공개한다. 그 입력버퍼는 논리임계전압을 만들기 위해 입력되는 디지탈 논리데이타가 CMOS레벨인가 또는 TTL레벨의 전압인가에 응답하여 제1전압 및 제1전압과 서로 대응하는제2전압을 결정하는 전압결정수단과, 디지탈 논리데이타 및 전원전압의 레벨에 따라 달리 인가되는 제3전압과, 제1전압을 입력하여 전압결정수단을 제어하는 제어전압을 결정하는 입력수단과, 제1전압을 입력하여 논리반전시키는 제1반전수단과, 제1반전수단의 출력을 입력하여 디지탈 논리데이타와 위상이 같도록 하기 위해 반전시키는 제2반전수단을 구비하는 것을 특징으로 하고, 전원 공급기를 5볼트에서 12볼트 혹은 12볼트에서 5볼트로 변화시켜도 입력데이타를 원상 그대로 전달시키고, TTL레벨(고레벨은 3V이고, 저레벨은 0.2V이다)이나 CMOS레벨(고레벨은 5V이고, 저레벨은 0V이다)중 어느 한쪽 레벨에만 가까운 전압레벨이 입력된다 하더라도 이를 고레벨이나 저레벨로 판단할 수도 있는 버퍼링의 역할을 하는 효과가 있다.

Description

입력 버퍼(INPUT BUFFER)
제1도는 종래의 입력 버퍼를 설명하기 위한 회로도이다.
제2도는 종래의 다른 입력 버퍼를 설명하기 위한 회로도이다.
제3도는 본 발명에 따른 입력 버퍼를 설명하기 위한 블럭도이다.
제4도는 제3도에 도시된 입력버퍼의 바람직한 일실시예를 설명하기 위한 회로도이다.
제5A~5F도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 CMOS레벨의 디지탈 논리데이타가 입력될 경우 각 단자에서의 타이밍도를 나타낸다.
제6A~6F도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 TTL레벨의 디지탈 논리데이타가 입력될 경우 각 단자에서의 타이밍도를 나타낸다.
제7A~7F도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 CMOS레벨의 디지탈 논리데이타가 입력될 경우 각 단자에서의 타이밍도를 나타낸다.
제8A~8F도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 TTL레벨의 디지탈 논리데이타가 입력될 경우 각 단자에서의 타이밍도를 나타낸다.
본 발명은 입력버퍼(INPUT BUFFER)에 관한 것으로 특히 전원 전압의 변화에 무관하고, TTL CMOS레벨의 호환성을 모두 만족시키는 입력버퍼에 관한 것이다.
입력 버퍼의 사용은 모든 IC(Intergrated Circuit)의 디지탈 입력 핀(PIN)에 인가되는 디지탈 입력 데이터의 레벨과 동작 전원 전압에 따라 여러 형태의 입력 버퍼가 있다.
제1도는 종래의 입력버퍼를 설명하기 위한 회로도로서, 제1인버터(INVERTER) (200), 제2인버터(202)로서 구성되어 있다.
제2도는 종래의 다른 입력버퍼를 설명하기 위한 회로도로서, 제1인버터(400), 제2인버터(402)로서 구성되어 있다.
이하, 상기 구성을 통한 종래 인버터의 동작을 다음과 같이 설명한다.
가장 일반적인 입력버퍼는 제1도와 같이 인버터 두개를 결속한 형태에서, P형태, N형태 트랜지스터의 Wp0/Wn0, Wp1/Wn1[여기서 W는 채널폭, P0은 제1인버터(200)에서 P형태를, N1은 제2인버터(204)의 N형태를 각각 나타낸다]을 조절해서 입력되는 신호의 중간 레벨에 논리 임계전압을 맞춘다. 이 형태는 입력이 TTL(Transistor Transistor Logic)레벨(고레벨은 3V이고, 저레벨을 0.2V이다)일 때와CMOS(Complementary Metal Oxide Semiconductor)레벨(고레벨은 5V이고, 저레벨은 0V이다)일때, P형태와 N형태의 채널폭의 크기가 다르기 때문에 TTL CMOS호환성이 있는 형태는 아니다.
여기서, TTL CMOS 호환성이란, TTL레벨이나 CMOS레벨중 어느 한쪽 레벨에만 가까운 전압레벨이 입력된다 하더라도 이를 고레벨이나 저레벨로 판단할 수 있는 것을 말한다.
제2도에 도시된 종래의 다른 입력버퍼는 제1인버터(400)로 NOR 게이트를 사용하여 설계한 형태이다. 이 회로는 TTL CMOS 호환성이 있는 입력버퍼 형태이고 논리 임계값이 TTL 일 때는 1.4V, CMOS 일때는 2.5V이어서 입력되는 신호가 고레벨인지 저레벨인지를 인식하기 위해 논리 임계가 낮은 NOR게이트를 이용하며, 이득이 큰 인버터인 제2인버터(404)를 통해 고레벨은 VDD저레벨은 VGND로 만들지만 논리임계전압이 고정되어 있기 때문에 전원전압을 변화시켰을때 입력되는 논리의 고 및 저레벨의 폭을 원상 그대로 버퍼링(BUFFERING)하기 어렵다.
결론적으로 종래의 입력버퍼들에서, 제1도에 도시된 입력버퍼는 전원전압의 변화에 무관하게 동작하지만 TTL CMOS의 호환성을 가지지 못하고, 제2도에 도시된 입력버퍼는 논리 임계전압이 고정되어 있기 때문에 전원전압의 변화에 대해 제대로 버퍼링을 하지 못하는 몬제점이 있었다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 입력데이타 레벨에 따라 논리 임계전압이 움직이는 입력버퍼를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 입력버퍼는 논리입계전압을 만들기 위해 입력되는 디지탈 논리데이타가 CMOS레벨인가 또는 TTL레벨의 전압인가에 응답하여 제1전압 및 상기 제1전압과 서로 대웅하는 제2전압을 결정하는 전압결정수단과, 상기 디지탈 논리데이타 및 상기 전원전압의 레벨에 따라 달리 인가되는 제3전압과, 상기 제1전압을 입력하여 상기 전압결정수단을 제어하는 제어전압을 결정하는 입력수단과, 상기 제1저압을 입력하여 논리반전시키는 제1반전수단과, 상기제1반전수단의 출력을 입력하여 상기 디지탈 논리데이타와 위상이 같도록 하기 위해 반전시키는 제2반전수단을 구비하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 의한 입력버퍼를 상세히 설명하고자 한다.
제3도는 본 발명에 따른 입력버퍼를 설명하기 위한 블럭도로서, 전압가변부(600), 회로보호부(602), 입력부(604), 제1반전부(606) 및 제2반전부(608)로 구성된다.
제4도는 제3도에 도시된 본 발명에 의한 입력버퍼의 바람직한 일실시예를 나타낸 회로도로서, 제1PMOS(800), 제2PMOS(810), 제3PMOS(820), 제4PMOS(830), 제5PMOS(890), 제6PMOS(920), 제1NMOS(840), 제2NMOS(850), 제3NMOS(860), 제4NMOS(870), 제5NMOS(880), 제6NMOS(900), 제7NMOS(910), 제8NMOS(930) 및 제9NMOS(940)으로 구성된다.
제5A도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트(V)이고, 입력단자 IN3으로 입력되는 CMOS레벨의 디지탈 논리데이타의 타이밍도를 나타낸다.
제5B도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제4PMOS(814)의 드레인단자에서 타이밍도를 나타낸다.
제5C도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제3PMOS(820)의 드레인단자에서 타이밍도를 나타낸다.
제5D도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제5PMOS(890)의 드레인단자에서의 타이밍도를 나타낸다.
제5E도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제6PMOS(920)단자에서의 타이밍도를 나타낸다.
제5F도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, ①은 제4전압의 타이밍도를, ②는 제3전압의 타이밍도를 나타낸다.
제6A도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 입력되는 TTL레벨의 디지탈 논리데이타의 타이밍도를 나타낸다.
제6B도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제4PMOS(814)의 드레인단자에서 타이밍도를 나타낸다.
제6C도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제3PMOS(820)의 드레인단자에서 타이밍도를 나타낸다.
제6D도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제5PMOS(890)의 드레인단자에서 타이밍도를 나타낸다.
제6E도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제6PMOS(920)단자에서의 타이밍도를 나타낸다.
제6F도는 제4도에 도시된 입력버퍼의 전원전압이 12볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, ①은 제4전압의 타이밍도를, ②는 제3전압의 타이밍도를 나타낸다.
제7A도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 입력되는 CMOS레벨의 디지탈 논리데이타의 타이밍도를 나타낸다.
제7B도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제4PMOS(814)의 드레인단자에서 타이밍도를 나타낸다.
제7C도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제3PMOS(820)의 드레인단자에서 타이밍도를 나타낸다.
제7D도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제5PMOS(890)의 드레인단자에서의 타이밍도를 나타낸다.
제7E도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, 제6PMOS(920)단자에서의 타이밍도를 나타낸다.
제7F도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 CMOS레벨의 전압이 입력될 경우, ①은 제4전압의 타이밍도를, ②는 제3전압의 타이밍도를 나타낸다.
제8A도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 입력되는 TTL레벨의 디지탈 논리데이타의 타이밍도를 나타낸다.
제8B도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제4PMOS(814)의 드레인단자에서 타이밍도를 나타낸다.
제8C도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제3PMOS(820)단자에서의 타이밍도를 나타낸다.
제8D도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제5PMOS(890)의 드레인단자에서 타이밍도를 나타낸다.
제8E도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, 제6PMOS(920)의 드레인단자에서 타이밍도를 나타낸다.
제8F도는 제4도에 도시된 입력버퍼의 전원전압이 5볼트이고, 입력단자 IN3으로 TTL레벨의 전압이 입력될 경우, ①은 제4전압의 타이밍도를, ②는 제3전압의 타이밍도를 나타낸다.
이하, 본 발명에 의한 입력버퍼의 세부적인 구성 및 동작을 도면 제3, 4, 제5A~5F, 제6A~6F, 제7A~7F 및 제8A~8F도를 참조하여 다음과 같이 설명한다.
본 발명에 의한 입력버퍼는 제4도에 도시된 입력단자 IN3으로 입력되는 디지탈논리데이타가 CMOS레벨인가 또는 TTL레벨의 전압인가에 응답하여 제1전압 및 제1전압과 서로 대응하는 제2전압을 발생하는 전압가변부(600)와, 전원전압의 레벨에 따라 달리 인가되는 제3전압을 입력하고 제2전압 및 제1전압에 응답하여 고전압의 사용시 회로의 파괴를 방지하기 위해 회로보호전압을 발생하는 회로보호부(602)와, 디지탈 논리데이타 및 전원전압의 레벨에 따라 달리 인가되는 제4전압과, 제1전압을 입력하여 제1제어전압을 발생하는 입력부(604)와, 회로보호전압인 제3전압을 입력하고, 제1전압을 입력하여 논리반전시키는 제1반전부(606)와, 회로보호전압을 입력하고, 제1반전부(606)의 출력을 입력하여 디지탈 논리데이타와 위상이 같도록 하기 위해 반전시키는 제2반전부(608)로 구성된다.
제4도의 바람직한 일실시예에 도시된 바와 같이 전압가변부(600)는 소스(802)가 전원전압과 연결되는 제1PMOS(800)와, 소스(808)가 전원전압과 연결되는 제2PMOS(810)와, 소스(806)가 제1PMOS(800)의 드레인(806)과 연결되고 게이트(816)가 제2PMOS(810)의 게이트(812)와 연결되어 드레인(824)으로 제2전압을 발생하는 제3PMOS(820)와, 소스(814)가 제2PMOS(810)의 드레인(814)과 연결되고 게이트(1818)가 제1PMOS(800)의 게이트(804) 및 제3PMOS(820)의 드레인(824)과 연결되어 제3PMOS(820)의 게이트(816)와 연결된 드레인(822)으로 제1전압을 발생하는 제4PMOS(830)로 구성된다.
제3도에 도시된 회로보호부(602)는 게이트(836)가 입력단자 IN1으로 입력되는 제3전압에 연결되고, 드레인(824)이 제3PMOS(820)의 드레인(824)과 연결되는 제1NMOS(840)와, 게이트(832)가 제3전압에 연결되고, 드레인(822)이 제4PMOS(830)의 드레인(822)과 연결되는 제2NMOS(850)로 구성된다.
입력부(604)는 게이트(838)로 디지탈 논리데이타를 입력하고, 드레인(836)이 제1NMOS(840)의 소스(828)와 연결되며, 소스(842)가 접지되는 제3NMOS(860)과, 게이트(844)로 디지탈 논리데이타를 입력하고, 드레인(822)으로 제1전압을 입력하며, 소스(846)가 접지되는 제4NOMS(870)와, 게이트(884)로 입력단자 IN2를 통해서 입력되는 제4전압을 입력하고, 소스(886)가 제3 및 제4NMOS(860 및 870)의 게이트(886)들과 연결되어 드레인(834)으로 제1제어전압을 발생하는 제5NMOS(880)로 구성된다.
제1반전부(606)는 게이트(852)로 제1전압을 입력하고, 소스(848)는 전원전압과 연결되며, 드레인(854)으로 디지탈 논리데이타의 1차로 반전된 전압을 출력하는 제5PMOS(890)와, 드레인(854)이 제5PMOS(890)의 드레인(854)과 연결되고, 게이트(852)로 제3전압을 입력하는 제6NMOS(900)와, 드레인(858)이 제6NMOS(900)의 소스(858)와 연결되고, 게이트(862)로 제1전압을 입력하고 소스(864)는 접지되는 제7NMOS(910)로 구성된다.
제2반전부(608)는 게이트(868)로 1차 반전된 전압을 입력하고, 소스(866)로 전원전압을 입력하며, 드레인(872)으로 2차 반전된 최종 전압을 출력하는 제6PMOS(920)와, 게이트(874)로 제3전압을 입력하고, 드레인(872)이 제6PMOS(920)의 드레인(872)과 연결되는 제8NMOS(930)와, 게이트(878)가 제6PMOS(920)의 게이트(868)와 연결되고, 드레인(876)이 제8NMOS(930)의 소스(876)와 연결되며, 소스(882)가 접지되는 제9NMOS(940)로 구성된다.
제4도에 도시된 Vcc를 통해서 12볼트전압이 인가되고, 입력단자 IN3을 통해서 종래의 입력버퍼에서 설명한 제5A도에 도시된 CMOS 레벨의 전압이 인가될 경우, 입력되는 신호레벨을 검출하여 스스로 논리임계전압을 만들기 위해 제1, 2, 3 및 4PMOS들(800, 810, 820 및 830)은 서로 힘겨루기를 하여 제5B도에 도시된 제1전압과 제5C도에 도시된 제2전압을 생성하고, 생성된 제1 및 제2전압은 회로보호부(602)에 입력되고, 회로보호부(602)는 입력단자 IN1을 통해 제5F도의 ②의 파형에 도시된 바와 같이 전원전압의 고, 저에 따라 인가되는 제3전압을 입력하여 고전압의 인가시에 발생할 수 있는 회로의 파괴를 방지하는 역할을 한다. 한편, 입력부(604)는 디지탈 논리데이타를 입력하여 고 및 저레벨로 확장시켜주는 역할을 한다. 제4PMOS(830)의 드레인단자를 통해 출력되는 제1전압을 제1반전부(606)에서 제1차로 반전하고 제2반전부(608)에서 제2차로 반전하여 입력버퍼의 역할을 수행하게 된다.
전원전압이 12볼트이고 입력전압이 TTL레벨의 경우나, 전원전압이 5볼트이고, 입력전압이 CMOS레벨의 경우, 그리고 전원전압이 5볼트이고, 입력전압이 TTL레벨의 경우에서도 상술한 경우와 마찬가지의 동작으로 본 발명에 의한 입력버퍼는 버퍼링의 역할을 수행한다.
즉, 본 발명에 의한 입력버퍼는 전원 공급기를 5볼트에서 12볼트 혹은 12볼트에서 5볼트로 변화시켜도 입력데이타를 원상 그대로 전달시키고, TTL레벨(고레벌은 3V이고, 저레벨은 0.2V이다)이나 CMOS레벨(고레벨은 5V이고, 저레벨은 0V이다)중 어느 한쪽 레벨에만 가까운 전압레벨이 입력된다 하더라도 이를 고레벨이나 저레벨로 판단할 수도 있는 버퍼링의 역할을 하는 효과가 있다.

Claims (7)

  1. 논리임계전압을 만들기 위해 입력되는 디지탈 논리데이타가 CMOS레벨인가 또는 TTL레벨의 전압인가에 응답하여 제1전압 및 상기 제1전압과 서로 대응하는 제2전압을 결정하는 전압결정수단 ;
    상기 디지탈 논리데이타 및 상기 전원전압의 레벨에 따라 달리 인가되는 제3전압과, 상기 제1전압을 입력하여 상기 전압결정수단을 제거하는 제어전압을 결정하는 입력수단 ;
    상기 제1전압을 입력하여 논리반전시키는 제1반전수단 ;
    상기 제1반전수단의 출력을 입력하여 상기 디지탈 논리데이타와 위상이 같도록 하기 위해 반전시키는 제2반전수단을 구비하는 것을 특징으로 하는 입력버퍼.
  2. 제1항에 있어서, 상기 입력버퍼는
    상기 전원전압의 레벨에 따라 달리 인가되는 제3전압을 입력하여 고전원전압의 사용시 회로의 파괴를 방지하기 위해 회로보호전압을 발생하고, 상기 제어전압을 상기 전압결정수단에 연결하는 회로보호수단을 더 구비하는 것을 특징으로 하는 입력버퍼.
  3. 제1항에 있어서, 상기 전압결정수단은
    소스가 상기 전원전압과 연결되는 제1PMOS ;
    소스가 상기 전원전압과 연결되는 제2PMOS ;
    소스가 상기 제1PMOS의 드레인과 연결되고 게이트가 상기 제2PMOS의 게이트와 연결되어 드레인으로 상기 제2전압을 발생하는 제3PMOS ;
    소스가 상기 제2PMOS의 드레인과 연결되고 게이트가 상기 제1PMOS의 게이트 및 상기 제3PMOS의 드레인과 연결되어 상기 제3PMOS의 게이트와 연결된 드레인으로 상기 제1전압을 발생하는 제4PMOS를 구비하는 것을 특징으로 하는 입력버퍼.
  4. 제2항 또는 제3항에 있어서, 상기 회로보호수단은
    게이트가 상기 제3전압에 연결되고, 드레인이 상기 제3PMOS의 드레인과 연결되는 제1NMOS ;
    게이트가 상기 제3전압에 연결되고, 드레인이 상기 제4PMOS의 드레인과 연결되는 제2NMOS을 구비하는 것을 특징으로 하는 입력버퍼.
  5. 제1항 또는제4항에 있어서, 상기 입력수단은
    게이트로 상기 디지탈 논리데이타를 입력하고, 드레인이 상기 제1NMOS의 소스와 연결되며, 소스가 접지되는 제3NMOS ;
    게이트로 상기 디지탈 논리데이타를 입력하고, 드레인이 상기 제1전압을 입력하며, 소스가 접지되는 제4NMOS ;
    게이트로 상기 제4전압을 입력하고, 소스가 상기 제3 및 제4NMOS의 게이트들과 연결되어 드레인으로 상기 제어전압을 발생하는 제5NMOS을 구비하는 것을 특징으로 하는 입력버퍼.
  6. 제1항에 있어서, 상기 제1반전수단은
    게이트로 상기 제1전압을 입력하고, 소스는 상기 전원전압과 연결되며, 드레인으로 상기 디지탈 논리데이타의 1차로 반전된 전압을 출력하는 제5PMOS ;
    드레인이 상기 제5PMOS의 드레인과 연결되고, 게이트로 상기 제3전압을 입력하는 제6NMOS ;
    드레인이 상기 제6NMOS의 소스와 연결되고, 게이트로 상기 제1전압을 입력하고 소스는 접지되는 제7NMOS를 구비하는 것을 특징으로 하는 입력버퍼.
  7. 제1항에 있어서, 상가 제2반전수단은
    게이트로 상기 1차 반전된 전압을 입력하고, 소스로 상기 전원전압을 입력하며, 드레인으로 2차 반전된 최종 전압을 출력하는 제6PMOS ;
    게이트로 상기 제3전압을 입력하고, 드레인이 상기 제6PMOS의 드레인과 연결되는 제8NMOS ;
    게이트가 상기 제6PMOS의 게이트와 연결되고, 드레인이 상기 제8NMOS의 소스와 연결되며, 소스가 접지되는 제9NMOS를 구비하는 것을 특징으로 하는 입력버퍼.
KR1019950001924A 1995-02-03 1995-02-03 입력 버퍼 KR0135809B1 (ko)

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