KR19980044335A - 다중 전원전압을 가지는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 단일 웰내에 상이한 전원전압을 인가받는 다수의 트랜지스터들을 형성하여 기판상의 웰 수를 줄여 전체 레이아웃 면적을 최소화하는 반도체 메모리 장치에 관한 것이다. 본 발명의 요지는 상이한 레벨의 제1전원전압과 제2전원전압을 동작전압으로 가지는 반도체 메모리 장치에 있어서, 제1도전형의 제1웰 또는 제1도전형 기판상의 제2도전채널의 제1트랜지스터와 제2도전형의 제1웰상의 제1도전채널의 제1트랜지스터를 가지며 상기 제1전원전압이 인가되고 각 게이트에 입력되는 제1입력전압에 응답하여 반전된 제1출력전압을 출력하는 제1인버터 회로와, 제1도전형의 제2웰 또는 제1도전형 기판상의 제2도전채널의 제2트랜지스터와 상기 제2도전형의 제1웰상의 제1도전채널의 제2트랜지스터를 가지며 상기 제2전원전압이 인가되고 각 게이트에 입력되는 제2입력전압에 응답하여 반전된 제2출력전압을 출력하는 제2인버터 회로를 가짐을 특징으로 한다.

Description

다중 전원전압을 가지는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다중 전원전압들을 동작전압으로 가지는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치가 고집적화됨에 따라서 반도체 메모리 장치를 구성하는 기본 소자인 트랜지스터의 성능향상을 위해서 트랜지스터의 게이트 산화막 두께가 200Å, 160Å, 120Å으로 점점 얇아지고 있다. 그러나 반도체 메모리 장치에 직접 인가하는 외부전원전압 EVCC는 소자에 그대로 사용하기 때문에 전술한바와 같이 점점 얇아지는 추세에 있는 트랜지스터의 게이트 산화막에 영향을 주어 게이트 산화막이 파괴될 수 있다. 따라서 상기 게이트 산화막에 대한 안정된 신뢰도 특성을 확보하기 위해서 외부전원전압 EVCC를 인가받아 일정한 정전압으로 외부전원전압 EVCC보다 낮은 레벨의 내부전원전압 IVCC를 출력시키는 내부전원전압 발생회로를 별도로 사용하고 있다. 따라서 반도체 메모리 장치를 구성하는 트랜지스터중 일부에는 내부전원전압 발생회로의 출력전압인 내부전원전압 IVCC을 사용한다. 이에 따라서 외부전원전압 EVCC와 내부전원전압 IVCC가 각각 인가되는 피채널 트랜지스터(P-channel transistor)를 만들기 위해서는 외부전원전압 EVCC와 내부전원전압 IVCC가 각각 인가되는 개별적인 엔웰(N-type Well)이 필요하다. 또한 상이한 엔웰사이에는 피웰(P-type Well)과 같은 반대 도전형 영역을 형성하여 상호 간섭을 받지 않을 정도의 충분한 간격을 유지시켜 주어야 하기 때문에, 이것이 칩 면적 축소에 장해 요인이 되고 있다. 도 1은 종래 기술의 일실시예에 의한 반도체 메모리 장치의 분리된 인버터 회로들을 보여주는 수직단면도이다. 도 1을 참조하면, 외부전원전압 EVCC 예를들면 제1전원전압이 소오스(Source)로 인가되는 제1엔웰 2내에 형성된 제1피채널 트랜지스터 3과 기판 전압 Vsub이 인가되는 피웰 5 또는 기판(여기서는 피형 기판) 6내에 형성된 제1엔채널 트랜지스터 7로 구성된 제1인버터 8과, 상기 외부전원전압 EVCC 예를들면 제1전원전압보다 낮은 레벨의 내부전원전압 IVCC 예를들면 제2전원전압이 소오스로 인가되는 제2엔웰 10내에 형성된 제2피채널 트랜지스터 11과 상기 피웰 5 또는 기판 6내에 형성된 제2엔채널 트랜지스터(N-channel transistor) 12로 구성된 제2인버터 13으로 구성되어 있다. 여기서 상기 기판 전압 Vsub은 상기 피웰 5 또는 기판 6에 인가되는 접지전압 VSS 또는 음전압이며, 게이트들 51, 53에는 입력전압 Vin(Ext)이 인가되며 이를 통하여 활성화된 제1피채널 트랜지스터 3 및 제1엔채널 트랜지스터 7은 각각 공통 드레인으로 출력전압 Vout(Ext)를 출력한다. 이와 동일한 방법으로 게이트들 55, 57에는 입력전압 Vin(Int)이 인가되며 이를 통하여 활성화된 제2피채널 트랜지스터 11 및 제2엔채널 트랜지스터 12는 각각 공통 드레인으로 출력전압 Vout(Int)를 출력한다. 이때 제1전원전압 EVCC 및 제2전원전압 IVCC는 상기 입력전압 Vin(Ext) 및 입력전압 Vin(Int)와 동일하거나 그 이상이 된다. 또한 제1인버터 8과 제2인버터 13은 상호 일정한 간격을 유지하고 이격되어 있다. 이와같은 일정 간격은 상기 제1엔웰 2와 제2엔웰 10에 각각 인가되는 상이한 전원전압 예를들면 제1 및 제2전원전압의 상호 간섭을 배제하기 위해서이며, 이 때문에 레이아웃 면적을 줄일 수 없는 문제점이 있다.
본 발명의 목적은 상이한 전원전압이 인가되는 트랜지스터들을 단일 웰로 직렬 연결하여 형성하여 칩 면적을 축소할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 적어도 두 개 이상의 상이한 전원전압을 사용하는 다수개의 인버터 회로들을 단일 웰로 직렬 연결하여 레이아웃 면적을 최소화하여 집적도를 높이는 반도체 메모리 장치를 제공함에 있다.
도 1은 종래 기술의 일실시예에 의한 반도체 메모리 장치의 분리된 인버터 회로들을 보여주는 수직단면도.
도 2는 본 발명의 일실시예에 따른 단일 웰로 연결되는 반도체 메모리 장치의 직렬 연결 인버터들을 보여주는 수직단면도.
상기한 목적들을 달성하기 위한 기술적 사상에 따르면, 상이한 레벨의 제1전원전압과 제2전원전압을 동작전압으로 가지는 반도체 메모리 장치에 있어서, 제1도전형의 제1웰 또는 제1도전형 기판상의 제2도전채널의 제1트랜지스터와 제2도전형의 제1웰상의 제1도전채널의 제1트랜지스터를 가지며 상기 제1전원전압이 인가되고 각 게이트에 입력되는 제1입력전압에 응답하여 반전된 제1출력전압을 출력하는 제1인버터 회로와, 제1도전형의 제2웰 또는 제1도전형 기판상의 제2도전채널의 제2트랜지스터와 상기 제2도전형의 제1웰상의 제1도전채널의 제2트랜지스터를 가지며 상기 제2전원전압이 인가되고 각 게이트에 입력되는 제2입력전압에 응답하여 반전된 제2출력전압을 출력하는 제2인버터 회로를 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
도 2는 본 발명의 일실시예에 따른 단일 웰로 연결되는 반도체 메모리 장치의 직렬 연결 인버터들의 수직단면도이다. 도 2를 참조하면, 외부전원전압 EVCC 예를들면 제1전원전압이 인가되는 엔웰 22 예를들면 공통 웰내에 외부전원전압 EVCC가 인가되는 제1피채널 트랜지스터 23과 기판 전압 Vsub이 인가되는 피웰 25 또는 기판(여기서는 피형 기판) 26내에 형성된 제1엔채널 트랜지스터 27로 구성된 제1인버터 28과, 상기 동일한 엔웰 22내에 상기 외부전원전압 EVCC보다 낮은 레벨의 내부전원전압 IVCC가 소오스로 인가되는 제2피채널 트랜지스터 31과 기판전압 Vsub이 인가되는 피웰 25 또는 기판 26내에 형성된 제2엔채널 트랜지스터 32로 구성된 제2인버터 33으로 구성되어 있다. 여기서 상기 기판 전압 Vsub은 상기 피웰 25 또는 기판 26에 인가되는 접지전압 VSS 또는 음전압이며, 게이트들 61, 63에는 입력전압 Vin(Ext)이 인가되며 이를 통하여 활성화된 제1피채널 트랜지스터 23 및 제1엔채널 트랜지스터 27은 각각 공통 드레인으로 출력전압 Vout(Ext)를 출력한다. 이와 동일한 방법으로 게이트들 65, 67에는 입력전압 Vin(Int)이 인가되며 이를 통하여 활성화된 제2피채널 트랜지스터 31 및 제2엔채널 트랜지스터 32는 각각 공통 드레인으로 출력전압 Vout(Int)를 출력한다. 이때 제1전원전압 EVCC 및 제2전원전압 IVCC는 상기 입력전압 Vin(Ext) 및 입력전압 Vin(Int)와 동일하거나 그 이상이 된다. 따라서 상기 엔웰 22에 인가되는 전압은 반도체 메모리 장치에 사용되는 전원전압중 상대적으로 높은 외부전원전압 EVCC 예를들면 제1전원전압을 제1피채널 트랜지스터 23의 소오스로 인가하고 상대적으로 낮은 내부전원전압 IVCC 예를들면 제2전원전압을 제2피채널 트랜지스터 31의 소오스로 인가하기 때문에 결국 높은 외부전원전압 EVCC에 의한 내부전원전압 IVCC가 인가되는 제2피채널 트랜지스터의 피엔(PN) 접합에서의 순방향 바이어스(Forward Bias)에서는 전혀 문제점이 없다.
상기한 본 발명에 따르면, 상이한 전원전압을 사용하는 적어도 두 개 이상의 인버터를 동일한 엔웰내에 동일한 도전형 채널을 가지는 트랜지스터에 대한 레이아웃(Layout)이 가능하게 하여 종래의 웰과 웰 사이에 상이한 전원전압에 의한 상호 간섭을 방지하기 위한 공간을 제거할 수 있어 레이아웃 면적의 집적도를 높일 수 있는 효과가 있다.

Claims (13)

  1. 상이한 레벨의 제1전원전압과 제2전원전압을 동작전압으로 가지는 반도체 메모리 장치에 있어서,
    제1도전형의 제1웰 또는 제1도전형 기판상의 제2도전채널의 제1트랜지스터와 제2도전형의 제1웰상의 제1도전채널의 제1트랜지스터를 가지며 상기 제1전원전압이 인가되고 각 게이트에 입력되는 제1입력전압에 응답하여 반전된 제1출력전압을 출력하는 제1인버터 회로와,
    제1도전형의 제2웰 또는 제1도전형 기판상의 제2도전채널의 제2트랜지스터와 상기 제2도전형의 제1웰상의 제1도전채널의 제2트랜지스터를 가지며 상기 제2전원전압이 인가되고 각 게이트에 입력되는 제2입력전압에 응답하여 반전된 제2출력전압을 출력하는 제2인버터 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1인버터회로와 제2인버터 회로는 단일의 상기 제2도전형의 제1웰상에 각각 상기 제1도전채널의 트랜지스터들을 가짐을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1전원전압 및 제2전원전압이 각각 제1도전채널의 제1 및 제2트랜지스터의 각 소오스에 인가됨을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1전원전압이 상기 제2전원전압보다 높은 레벨의 전원전압임을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1도전형의 기판 및 제1도전형의 제1,2웰은 접지전압 또는 음전압의 기판 전압이 인가됨을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1도전형의 제1 및 제2웰은 피형 불순물이 도핑된 피형도전웰임을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제2도전형의 제1웰은 엔형 불순물이 도핑된 엔형도전웰임을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제1도전채널의 제1 및 제2트랜지스터는 피형 채널을 가지는 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 제2도전채널의 제1 및 제2트랜지스터는 엔형 채널을 가지는 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 제1전원전압은 외부로부터 직접 인가되는 외부전원전압임을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 제2전원전압은 상기 제1전원전압을 일정한 정전압으로 강하시키는 내부전원전압 발생회로로부터 발생되는 내부전원전압임을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 제1인버터 회로 및 제2인버터 회로가 다수개 병렬로 연결됨을 특징으로 하는 반도체 메모리 장치.
  13. 제1항에 있어서, 상기 제1입력전압은 상기 제2입력전압 이상의 전압레벨을 가짐을 특징으로 하는 반도체 메모리 장치.
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