JPH10173064A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10173064A JPH10173064A JP9336069A JP33606997A JPH10173064A JP H10173064 A JPH10173064 A JP H10173064A JP 9336069 A JP9336069 A JP 9336069A JP 33606997 A JP33606997 A JP 33606997A JP H10173064 A JPH10173064 A JP H10173064A
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- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- well
- voltage
- channel transistor
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】より高集積化の可能なトランジスタ形成手法を
提供する。 【解決手段】異なるレベルの電圧ＥＶＣＣ，ＩＶＣＣを
ソース端子に受けるＰチャネルトランジスタ２３，３１
を、高い方の電圧ＥＶＣＣを印加した基板内ウェル２２
に同居させる。あるいは、異なるレベルの電圧をドレイ
ン端子に受けるＮチャネルトランジスタを、そのうち低
い方の電圧を印加した基板内ウェルに同居させる。異な
る電源電圧を使用する多数のインバータを同一ウェル内
にレイアウトすることが可能となり、集積度向上に大き
く貢献する。
提供する。 【解決手段】異なるレベルの電圧ＥＶＣＣ，ＩＶＣＣを
ソース端子に受けるＰチャネルトランジスタ２３，３１
を、高い方の電圧ＥＶＣＣを印加した基板内ウェル２２
に同居させる。あるいは、異なるレベルの電圧をドレイ
ン端子に受けるＮチャネルトランジスタを、そのうち低
い方の電圧を印加した基板内ウェルに同居させる。異な
る電源電圧を使用する多数のインバータを同一ウェル内
にレイアウトすることが可能となり、集積度向上に大き
く貢献する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に、
メモリの電源供給に関する。
メモリの電源供給に関する。
【０００２】
【従来の技術】高集積化に伴いトランジスタのゲート絶
縁膜厚は、２００Å，１６０Å，１２０Åと徐々に薄く
なってきている。そこで素子保護のために、外部電源電
圧ＥＶＣＣを降下させて一定の内部電源電圧ＩＶＣＣを
発生する内部電源電圧発生回路をメモリで使用してい
る。
縁膜厚は、２００Å，１６０Å，１２０Åと徐々に薄く
なってきている。そこで素子保護のために、外部電源電
圧ＥＶＣＣを降下させて一定の内部電源電圧ＩＶＣＣを
発生する内部電源電圧発生回路をメモリで使用してい
る。
【０００３】メモリ装置の中には外部電源電圧ＥＶＣＣ
を使用するトランジスタと内部電源電圧ＩＶＣＣを使用
するトランジスタとがあり、たとえばＰチャネルトラン
ジスタであれば、外部電源電圧ＥＶＣＣを印加するＮウ
ェルと内部電源電圧ＩＶＣＣを印加するＮウェルとに分
けて形成する必要がある。
を使用するトランジスタと内部電源電圧ＩＶＣＣを使用
するトランジスタとがあり、たとえばＰチャネルトラン
ジスタであれば、外部電源電圧ＥＶＣＣを印加するＮウ
ェルと内部電源電圧ＩＶＣＣを印加するＮウェルとに分
けて形成する必要がある。
【０００４】図１に一例として、外部電源電圧ＥＶＣＣ
を使用するインバータ回路と内部電源電圧ＩＶＣＣを使
用するインバータ回路の基板構成を示す。
を使用するインバータ回路と内部電源電圧ＩＶＣＣを使
用するインバータ回路の基板構成を示す。
【０００５】第１インバータ８は、Ｎウェル２内に形成
した電源電圧側のＰチャネルトランジスタ３と、Ｐウェ
ル５（又は基板６）内に形成した接地側のＮチャネルト
ランジスタ７と、から構成される。Ｎウェル２及びＰチ
ャネルトランジスタ３のソース端子には外部電源電圧Ｅ
ＶＣＣが印加され、また、Ｐウェル５には基板電圧Ｖｓ
ｕｂ、Ｎチャネルトランジスタ７のソース端子には接地
電圧ＶＳＳが印加される。
した電源電圧側のＰチャネルトランジスタ３と、Ｐウェ
ル５（又は基板６）内に形成した接地側のＮチャネルト
ランジスタ７と、から構成される。Ｎウェル２及びＰチ
ャネルトランジスタ３のソース端子には外部電源電圧Ｅ
ＶＣＣが印加され、また、Ｐウェル５には基板電圧Ｖｓ
ｕｂ、Ｎチャネルトランジスタ７のソース端子には接地
電圧ＶＳＳが印加される。
【０００６】一方、第２インバータ１３は、Ｎウェル１
０内に形成のＰチャネルトランジスタ１１と、Ｐウェル
５（又は基板６）内に形成のＮチャネルトランジスタ１
２と、から構成される。Ｎウェル１０及びＰチャネルト
ランジスタ１１のソース端子には内部電源電圧ＩＶＣＣ
が印加され、また、Ｐウェル５には基板電圧Ｖｓｕｂ、
Ｎチャネルトランジスタ７のソース端子には接地電圧Ｖ
ＳＳが印加される。
０内に形成のＰチャネルトランジスタ１１と、Ｐウェル
５（又は基板６）内に形成のＮチャネルトランジスタ１
２と、から構成される。Ｎウェル１０及びＰチャネルト
ランジスタ１１のソース端子には内部電源電圧ＩＶＣＣ
が印加され、また、Ｐウェル５には基板電圧Ｖｓｕｂ、
Ｎチャネルトランジスタ７のソース端子には接地電圧Ｖ
ＳＳが印加される。
【０００７】第１インバータ８の両ゲート端子５１，５
３に論理ロウが提供されると、これに応じてＰチャネル
トランジスタ３から外部電源電圧ＥＶＣＣが出力端子へ
送られ、出力電圧Ｖｏｕｔ(Ｅｘｔ)が発生する。また第
２インバータ１３のゲート端子５５，５７に論理ロウが
提供されると、これに応じてＰチャネルトランジスタ１
１から内部電源電圧ＩＶＣＣが出力端子へ送られ、出力
電圧Ｖｏｕｔ(Ｉｎｔ)が発生する。各インバータから出
力される出力電圧Ｖｏｕｔ(Ｅｘｔ)，Ｖｏｕｔ(Ｉｎｔ)
は、それぞれ外部電源電圧ＥＶＣＣと内部電源電圧ＩＶ
ＣＣに準じたものとなる。
３に論理ロウが提供されると、これに応じてＰチャネル
トランジスタ３から外部電源電圧ＥＶＣＣが出力端子へ
送られ、出力電圧Ｖｏｕｔ(Ｅｘｔ)が発生する。また第
２インバータ１３のゲート端子５５，５７に論理ロウが
提供されると、これに応じてＰチャネルトランジスタ１
１から内部電源電圧ＩＶＣＣが出力端子へ送られ、出力
電圧Ｖｏｕｔ(Ｉｎｔ)が発生する。各インバータから出
力される出力電圧Ｖｏｕｔ(Ｅｘｔ)，Ｖｏｕｔ(Ｉｎｔ)
は、それぞれ外部電源電圧ＥＶＣＣと内部電源電圧ＩＶ
ＣＣに準じたものとなる。
【０００８】
【発明が解決しようとする課題】上記のような印加電圧
の異なるウェルの間は、反対の導電型領域を設けて干渉
を防ぐほどの充分な間隔を保持しなければならず、これ
がけっこうチップサイズ縮小に影響する。すなわち、第
１インバータ８と第２インバータ１３との各Ｎウェル
２，１０の間にＰウェル５を設けて離隔させ、外部電源
電圧と内部電源電圧の相互干渉を排除してある。これを
解消できれば今以上の高集積化を望めることになる。
の異なるウェルの間は、反対の導電型領域を設けて干渉
を防ぐほどの充分な間隔を保持しなければならず、これ
がけっこうチップサイズ縮小に影響する。すなわち、第
１インバータ８と第２インバータ１３との各Ｎウェル
２，１０の間にＰウェル５を設けて離隔させ、外部電源
電圧と内部電源電圧の相互干渉を排除してある。これを
解消できれば今以上の高集積化を望めることになる。
【０００９】
【課題を解決するための手段】これを解決するため本発
明によれば、異なるレベルの電圧をソース端子に受ける
Ｐチャネルトランジスタを、前記電圧のうちの高いレベ
ルの電圧を印加した基板内ウェルに同居させることを特
徴とする。異なるレベルの電圧が外部電源電圧と内部電
源電圧の２つであれば、そのうち外部電源電圧を印加し
た基板内ウェルに同居させるものである。
明によれば、異なるレベルの電圧をソース端子に受ける
Ｐチャネルトランジスタを、前記電圧のうちの高いレベ
ルの電圧を印加した基板内ウェルに同居させることを特
徴とする。異なるレベルの電圧が外部電源電圧と内部電
源電圧の２つであれば、そのうち外部電源電圧を印加し
た基板内ウェルに同居させるものである。
【００１０】あるいは、異なるレベルの電圧をドレイン
端子に受けるＮチャネルトランジスタを、前記電圧のう
ちの低いレベルの電圧を印加した基板内ウェルに同居さ
せることを特徴とする。この場合、異なるレベルの電圧
が外部電源電圧と内部電源電圧の２つであれば、そのう
ち内部電源電圧を印加した基板内ウェルに同居させるも
のである。
端子に受けるＮチャネルトランジスタを、前記電圧のう
ちの低いレベルの電圧を印加した基板内ウェルに同居さ
せることを特徴とする。この場合、異なるレベルの電圧
が外部電源電圧と内部電源電圧の２つであれば、そのう
ち内部電源電圧を印加した基板内ウェルに同居させるも
のである。
【００１１】
【発明の実施の形態】図２に、一例として外部電源電圧
ＥＶＣＣを使用するインバータと内部電源電圧を使用す
るインバータの構成について示してある。
ＥＶＣＣを使用するインバータと内部電源電圧を使用す
るインバータの構成について示してある。
【００１２】本例では、第１インバータ２８における電
源電圧側のＰチャネルトランジスタ２３及び第２インバ
ータ３３における電源電圧側のＰチャネルトランジスタ
３１を、同じＮウェル２２に形成してある。このＮウェ
ル２２には外部電源電圧ＥＶＣＣが印加してあり、そし
て、Ｐチャネルトランジスタ２３のソース端子には外部
電源電圧ＥＶＣＣが印加される一方、Ｐチャネルトラン
ジスタ３１のソース端子には内部電源電圧ＩＶＣＣが印
加される。第１インバータ２８を構成するＮチャネルト
ランジスタ２７及び第２インバータ３３を構成するＮチ
ャネルトランジスタ３２は、従来同様にそれぞれＰウェ
ル２５（又は基板２６）に形成してある。
源電圧側のＰチャネルトランジスタ２３及び第２インバ
ータ３３における電源電圧側のＰチャネルトランジスタ
３１を、同じＮウェル２２に形成してある。このＮウェ
ル２２には外部電源電圧ＥＶＣＣが印加してあり、そし
て、Ｐチャネルトランジスタ２３のソース端子には外部
電源電圧ＥＶＣＣが印加される一方、Ｐチャネルトラン
ジスタ３１のソース端子には内部電源電圧ＩＶＣＣが印
加される。第１インバータ２８を構成するＮチャネルト
ランジスタ２７及び第２インバータ３３を構成するＮチ
ャネルトランジスタ３２は、従来同様にそれぞれＰウェ
ル２５（又は基板２６）に形成してある。
【００１３】第１インバータ２８の両ゲート端子６１，
６３には外部電源電圧レベルの入力電圧Ｖｉｎ(Ｅｘｔ)
が印加され、第２インバータ３３の両ゲート端子６５，
６７には内部電源電圧レベルの入力電圧Ｖｉｎ(Ｉｎｔ)
が印加される。そして、論理ロウ入力に応じて、第１イ
ンバータ３３からはＰチャネルトランジスタ２３を通じ
て外部電源電圧レベルの出力電圧Ｖｏｕｔ(Ｅｘｔ)が出
力され、第２インバータ３３からはＰチャネルトランジ
スタ３１を通して内部電源電圧レベルの出力電圧Ｖｏｕ
ｔ(Ｉｎｔ)が発生される。
６３には外部電源電圧レベルの入力電圧Ｖｉｎ(Ｅｘｔ)
が印加され、第２インバータ３３の両ゲート端子６５，
６７には内部電源電圧レベルの入力電圧Ｖｉｎ(Ｉｎｔ)
が印加される。そして、論理ロウ入力に応じて、第１イ
ンバータ３３からはＰチャネルトランジスタ２３を通じ
て外部電源電圧レベルの出力電圧Ｖｏｕｔ(Ｅｘｔ)が出
力され、第２インバータ３３からはＰチャネルトランジ
スタ３１を通して内部電源電圧レベルの出力電圧Ｖｏｕ
ｔ(Ｉｎｔ)が発生される。
【００１４】この例の場合、外部電源電圧ＥＶＣＣの方
が内部電源電圧ＩＶＣＣよりも高いので、Ｐチャネルト
ランジスタ３１のソース端子とＮウェル２２とのＰＮ接
合は逆方向バイアスとなり、リークの心配はない。ま
た、Ｎチャネルトランジスタの場合は逆の関係とするこ
とで同様に構成可能である。
が内部電源電圧ＩＶＣＣよりも高いので、Ｐチャネルト
ランジスタ３１のソース端子とＮウェル２２とのＰＮ接
合は逆方向バイアスとなり、リークの心配はない。ま
た、Ｎチャネルトランジスタの場合は逆の関係とするこ
とで同様に構成可能である。
【００１５】
【発明の効果】本発明によれば、異なるレベルの電圧を
受けるＭＯＳトランジスタを同じウェル内に形成するこ
とができるので、たとえば、異なる電源電圧を使用する
多数のインバータを同一ウェル内にレイアウトすること
が可能となり、集積度向上に大きく貢献する。
受けるＭＯＳトランジスタを同じウェル内に形成するこ
とができるので、たとえば、異なる電源電圧を使用する
多数のインバータを同一ウェル内にレイアウトすること
が可能となり、集積度向上に大きく貢献する。
【図１】従来のＣＭＯＳインバータ構造を示す断面図。
【図２】本発明によるＣＭＯＳインバータ構造を示す断
面図。
面図。
２２ Ｎウェル ２３，３１ Ｐチャネルトランジスタ（電源電圧側トラ
ンジスタ） ＥＶＣＣ 外部電源電圧 ＩＶＣＣ 内部電源電圧
ンジスタ） ＥＶＣＣ 外部電源電圧 ＩＶＣＣ 内部電源電圧
Claims (5)
- 【請求項１】 異なるレベルの電圧をソース端子に受け
るＰチャネルトランジスタを、前記電圧のうちの高いレ
ベルの電圧を印加した基板内ウェルに同居させたことを
特徴とする半導体装置。 - 【請求項２】 Ｐチャネルトランジスタがインバータの
電源電圧側トランジスタである請求項１記載の半導体装
置。 - 【請求項３】 異なるレベルの電圧が外部電源電圧と内
部電源電圧の２つで、そのうち外部電源電圧を印加した
基板内ウェルに同居させる請求項１又は請求項２記載の
半導体装置。 - 【請求項４】 異なるレベルの電圧をドレイン端子に受
けるＮチャネルトランジスタを、前記電圧のうちの低い
レベルの電圧を印加した基板内ウェルに同居させたこと
を特徴とする半導体装置。 - 【請求項５】 異なるレベルの電圧が外部電源電圧と内
部電源電圧の２つで、そのうち内部電源電圧を印加した
基板内ウェルに同居させる請求項４記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P62414 | 1996-12-06 | ||
| KR1019960062414A KR100223671B1 (ko) | 1996-12-06 | 1996-12-06 | 다중 전원전압을 가지는 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173064A true JPH10173064A (ja) | 1998-06-26 |
Family
ID=19486182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336069A Pending JPH10173064A (ja) | 1996-12-06 | 1997-12-05 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5930191A (ja) |
| JP (1) | JPH10173064A (ja) |
| KR (1) | KR100223671B1 (ja) |
| TW (1) | TW382800B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1294271B1 (it) * | 1997-07-23 | 1999-03-24 | Sgs Thomson Microelectronics | Interruttore elettronico integrato esente da dispersioni |
| US6207998B1 (en) * | 1998-07-23 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with well of different conductivity types |
| KR100352767B1 (ko) * | 2000-07-19 | 2002-09-16 | 삼성전자 주식회사 | 고속 반도체 디바이스에 적합한 인터페이스 회로 및인터페이싱 방법 |
| US20040221211A1 (en) * | 2003-04-30 | 2004-11-04 | Chen Thomas W. | Individually adjustable back-bias technique |
| TWI474305B (zh) * | 2008-07-31 | 2015-02-21 | Sitronix Technology Corp | The polarity switching structure of point conversion system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754160A (en) * | 1984-08-23 | 1988-06-28 | Intersil, Inc. | Power supply switching circuit |
| US5285093A (en) * | 1992-10-05 | 1994-02-08 | Motorola, Inc. | Semiconductor memory cell having a trench structure |
-
1996
- 1996-12-06 KR KR1019960062414A patent/KR100223671B1/ko not_active IP Right Cessation
-
1997
- 1997-07-09 TW TW086109702A patent/TW382800B/zh not_active IP Right Cessation
- 1997-12-05 JP JP9336069A patent/JPH10173064A/ja active Pending
- 1997-12-08 US US08/986,908 patent/US5930191A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100223671B1 (ko) | 1999-10-15 |
| US5930191A (en) | 1999-07-27 |
| TW382800B (en) | 2000-02-21 |
| KR19980044335A (ko) | 1998-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040921 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041004 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050311 |