JPH11176950A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセスを複雑化することなく、レベル変換
と耐圧破壊を防止した回路を備えた半導体集積回路装置
を提供する。 【解決手段】 ゲートとソース、ドレイン間の耐圧が比
較的低い電圧以下のＭＯＳＦＥＴで構成され、その耐圧
よりも大きい比較的高い電圧が供給される半導体集積回
路装置であって、上記比較的高い電圧と比較的低い電圧
の差電圧がソースに供給される第２導電型のＭＯＳＦＥ
Ｔ及び比較的高い電圧に対応した出力電圧を形成する第
１導電型のＭＯＳＦＥＴは、それらが形成されるウェル
領域が半導体基板とは分離され、上記ウェル領域には対
応する差電圧及び比較的高い電圧が供給され、接地電位
と比較的低い電圧間と、差電圧と比較的高い電圧間の２
種類の信号振幅を持ち、 ＭＯＳＦＥＴのゲートとソー
ス、ドレイン間には耐圧である上記比較的低い電圧の電
圧しか印加されないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、比較的高い電圧に対応して信号レベルが入
出力され、比較的低い電圧により内部回路が動作する特
定用途向のＣＭＯＳ半導体集積回路装置等における出力
部のレベル変換技術に利用して有効な技術に関するもの
である。

【０００２】

【従来の技術】ＣＭＯＳゲートアレイ等の特定用途向の
半導体集積回路装置では、単一の電源電圧で動作させる
のが一般的である。しかしながら、素子の微細化や低消
費電力化のために内部の論理部では、例えば２．５Ｖ程
度の低電圧で動作させ、入出力部は従来回路との整合性
を確保するために例えば３．３Ｖのような高い電圧で動
作させることが検討されている。

【０００３】

【発明が解決しようとする課題】上記のように内部回路
を低電圧化に対応してそのゲートとソース，ドレイン間
の耐圧も低くし、素子の微細化をいっそう図ることが有
利である。しかしながら、出力部では上記高い電圧に対
応してゲート酸化膜を厚くするなどして高耐圧化を図る
必要があるが、その分プロセスを複雑化してしまうとい
う問題が生じる。

【０００４】この発明の目的は、プロセスを複雑化する
ことなく、レベル変換と耐圧破壊を防止した出力回路又
は内部回路を備えた半導体集積回路装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ゲートとソース、ドレイン
間の耐圧が比較的低い電圧以下のＭＯＳＦＥＴで構成さ
れ、その耐圧よりも大きい比較的高い電圧が供給される
半導体集積回路装置であって、上記比較的高い電圧と比
較的低い電圧の差電圧がソースに供給される第２導電型
のＭＯＳＦＥＴ及び比較的高い電圧に対応した出力電圧
を形成する第１導電型のＭＯＳＦＥＴは、それらが形成
されるウェル領域が半導体基板とは分離され、上記ウェ
ル領域には対応する差電圧及び比較的高い電圧が供給さ
れ、接地電位と比較的低い電圧間と、差電圧と比較的高
い電圧間の２種類の信号振幅を持ち、 ＭＯＳＦＥＴの
ゲートとソース、ドレイン間には耐圧である上記比較的
低い電圧の電圧しか印加されないようにする。

【０００６】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置の一実施例の概略ブロック図が示されてい
る。同図の各回路ブロックは、公知のＣＭＯＳ集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。半導体チップの周辺部に
は入出力回路が設けられるＩ／Ｏ領域とされる。内部回
路領域には論理回路ＬＯＧが設けられる。上記内部回路
領域は、敷き詰めゲート領域となっており、その結線の
設計により論理回路ＬＯＧの回路機能が実現される。

【０００７】この実施例の半導体集積回路装置は、特に
制限されないが、３．３Ｖのような比較的高い電源電圧
と、２．５Ｖのような比較的低い電源電圧とを持つ。上
記３．３Ｖのような比較的高い電源電圧は、上記Ｉ／Ｏ
領域の動作電圧として用いられ、上記２．５Ｖのような
低い電源電圧は、上記内部回路領域の論理回路ＬＯＧの
動作電圧として用いられる。これにより、外部装置との
間では従来のように３．３Ｖのような論理レベルに対応
した信号振幅のデータを授受しつつ、内部回路ＬＯＧで
は、２．５Ｖのような低振幅での信号処理を行う。上記
比較的高い電圧を持ち、比較的低い電圧は内部で生成す
るか外部から供給してもよい。

【０００８】したがって、半導体集積回路装置それ自体
での低消費電力化と動作の高速化が可能になる。これと
合わせて、素子の微細化により高集積化も実現される。
つまり、この実施例の半導体集積回路装置を構成する素
子は、上記２．５Ｖの信号振幅に対応したゲートとソー
ス，ドレイン間耐圧を持つように素子の微細化（ゲート
酸化膜の薄膜化）が図られている。

【０００９】この実施例のＩ／Ｏ領域に設けられる出力
回路は、上記２．５Ｖのような低信号振幅の信号を受け
て、上記３．３Ｖのような比較的大きな信号振幅にレベ
ル変換を行うレベル変換回路が用いられる。そして、上
記のように素子の微細化によるゲートとソース，ドレイ
ン間耐圧を確保するために、上記レベル変換回路におい
ては次のような工夫が行われるものである。

【００１０】図２には、上記レベル変換機能を持つ出力
回路に用いられる内部電圧発生回路の一実施例の回路図
が示されている。本願の以下に説明する回路図におい
て、Ｐチャンネル型ＭＯＳＦＥＴは、そのゲート部分に
○印を付することより、Ｎチャンネル型ＭＯＳＦＥＴと
区別される。また、本願においてＭＯＳＦＥＴは絶縁ゲ
ート型電界効果トランジスタという意味であり、ゲート
電極は導電型性ポリシリコン層も含むものであると理解
されたい。

【００１１】Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲート
とドレインとを回路の接地電位に共通に接続してダイオ
ード形態とする。このＭＯＳＦＥＴＱ２と内部電圧
（２．５Ｖ）との間にゲートとソースを接続したＰチャ
ンネル型ＭＯＳＦＥＴＱ１を設ける。このＭＯＳＦＥＴ
Ｑ１は、低消費電力化のために上記ソースとゲートとが
共通接続されることにより、高抵抗素子として作用しそ
のソース−ドレイン間のリーク電流を上記ＭＯＳＦＥＴ
Ｑ２に流すようにして、上記ＭＯＳＦＥＴＱ２のしきい
値電圧に対応した０．８Ｖ程度の内部電圧を発生させ
る。

【００１２】上記ＭＯＳＦＥＴＱ２は、内部電源の電源
インピーダンスを低くするために比較的大きなサイズに
形成される。このＭＯＳＦＥＴＱ２の実質上の負荷は、
上記ＭＯＳＦＥＴＱ１ではなく、次に説明するような内
部論理回路それ自体であることが理解されるであろう。
簡単に説明すると、上記ＭＯＳＦＥＴＱ２で形成された
電圧０．８Ｖは、レベル変換動作を行う内部回路のロウ
レベル側の動作電圧として作用するものであり、上記内
部回路の動作電流が上記ＭＯＳＦＥＴＱ２を通して流れ
るようにされるので、ＭＯＳＦＥＴＱ２からみると、上
記内部回路がその負荷を構成するものとなる。

【００１３】図３には、この発明に係る出力回路の一実
施例の回路図が示されている。この実施例の出力回路
は、前記のように２．５Ｖの信号振幅の内部信号を、
３．３Ｖの信号振幅に変換して外部端子から出力信号と
して出力させるものである。入力信号は、０−２．５Ｖ
のような内部信号であり、それがそのまま遅延回路を構
成するインバータ回路ＩＮＶ４，５を通して回路の接地
電位側の出力信号を形成するＮチャンネル型の出力ＭＯ
ＳＦＥＴＭＮ２のゲートに伝えられる。つまり、上記遅
延回路としてのインバータ回路ＩＮＶ４，５は、２．５
Ｖと０Ｖで動作し、上記内部回路と同じ信号振幅０−
２．５Ｖの信号を出力させる。

【００１４】上記出力ＭＯＳＦＥＴＭＮ２と出力端子と
の間には、電圧クランプ用のＮチャンネル型ＭＯＳＦＥ
ＴＭＮ１が設けられ、そのゲートには上記比較的低い電
圧２．５Ｖが印加される。これにより、出力ＭＯＳＦＥ
ＴＭＮ２がゲートに０Ｖが印加されてオフ状態となり、
出力端子から３．３Ｖのような高い電圧が出力されると
きでも、そのドレイン電圧は上記電圧クランプ用のＭＯ
ＳＦＥＴＭＮ１により、２．５Ｖ−Ｖth( ＭＯＳＦＥＴ
ＭＮ１のしきい値電圧、約０．８Ｖ）しか印加されない
ので耐圧破壊の防止が行われる。出力ＭＯＳＦＥＴＭＮ
２がそのゲートに２．５Ｖのようなハイレベルが印加さ
れてオン状態にされて、出力端子から０Ｖのような出力
信号を出力するとき、上記電圧クランプ用のＭＯＳＦＥ
ＴＭＮ１もゲートとソース間には、上記２．５Ｖしか印
加されないので耐圧破壊は生じない。

【００１５】上記出力回路において、３．３Ｖのような
ハイレベルを出力させるＰチャンネル型出力ＭＯＳＦＥ
ＴＭＰ１のゲートには、次のようなレベル変換回路が設
けられる。内部回路で形成された０−２．５Ｖのような
低信号振幅信号は、低電圧２．５Ｖと上記内部電圧０．
８Ｖとで動作させられるインバータ回路ＩＮＶ１の入力
に供給される。このインバータ回路ＩＮＶ１を構成する
Ｐチャンネル型ＭＯＳＦＥＴＱ３のソースが上記２．５
Ｖの内部電圧が供給され、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ４のソースが上記０．８Ｖの内部電圧が供給される。
これにより、０．８Ｖ−２．５Ｖのような信号振幅の第
１信号が形成される。

【００１６】上記第１信号と逆相の第２信号を形成する
ため、上記内部回路で形成された低振幅信号は、上記同
様に低電圧２．５Ｖと上記内部電圧０．８Ｖとで動作さ
せられるインバータ回路ＩＮＶ１とＩＮＶ３が設けられ
る。そして、上記０．８Ｖと上記比較的高い電圧３．３
Ｖで動作するＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８と
Ｎチャンネル型ＭＯＳＦＥＴＱ９，Ｑ１０で構成される
第１のノアゲート回路と、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ１１，Ｑ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３，
Ｑ１４で構成される第２のノアゲート回路とを用いてＲ
Ｓ（リセット、セット）ラッチ回路が構成される。

【００１７】つまり、上記２入力の２つのノアゲート回
路の一方の入力と他方の出力を互いに交差接続し、上記
ノアゲート回路の他方の入力に上記相補的な第１信号と
第２信号とを供給する。例えば、入力信号がハイレベル
２．５Ｖのときには、上記第１信号がロウレベル（０．
８Ｖ）になり、第２信号はハイレベル（２．５Ｖ）にな
る。上記第１信号のロウレベルにより、一方のノアゲー
ト回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ８がオ
ン状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ１０がオフ状
態にされる。上記第２信号のハイレベルにより、他方の
ノアゲート回路を構成するＮチャンネル型ＭＯＳＦＥＴ
Ｑ１４がオン状態になり、その出力をロウレベルにして
上記一方のノアゲート回路を構成するＮチャンネル型Ｍ
ＯＳＦＥＴＱ９をオフ状態にし、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ７をオン状態にさせる。

【００１８】この結果、上記一方のノアゲート回路の出
力信号が３．３Ｖのようなハイレベルとなり、上記他方
のノアゲート回路のＰチャンネル型ＭＯＳＦＥＴＱ１１
をオフ状態にし、上記他方のノアゲート回路のＰチャン
ネル型ＭＯＳＦＥＴＱ１２のゲートに上記２．５Ｖのよ
うなハイレベルが印加されていても、その出力をロウレ
ベルにさせることがきる。

【００１９】逆に、入力信号がロウレベル０Ｖのときに
は、上記第１信号がハイレベル（２．５Ｖ）になり、第
２信号はロウレベル（０．８Ｖ）になる。上記第２信号
のロウレベルにより、他方のノアゲート回路を構成する
Ｐチャンネル型ＭＯＳＦＥＴＱ１２がオン状態に、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ１４がオフ状態にされる。上
記第１信号のハイレベルにより、一方のノアゲート回路
を構成するＮチャンネル型ＭＯＳＦＥＴＱ１０がオン状
態になり、その出力をロウレベルにして上記他方のノア
ゲート回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ１
３をオフ状態にし、Ｐチャンネル型ＭＯＳＦＥＴＱ１１
をオン状態にさせる。

【００２０】この結果、上記他方のノアゲート回路の出
力信号が３．３Ｖのようなハイレベルとなり、上記一方
のノアゲート回路のＰチャンネル型ＭＯＳＦＥＴＱ７を
オフ状態にし、上記一方のノアゲート回路のＰチャンネ
ル型ＭＯＳＦＥＴＱ８のゲートに上記２．５Ｖのような
ハイレベルが印加されていても、その出力をロウレベル
にさせることがきる。

【００２１】上記ＲＳラッチ回路の出力信号は、上記遅
延回路のインバータ回路ＩＮＶ５と同様にハイレベル、
ロウレベルに変化する。ただし、その信号振幅が上記遅
延回路側が０−２．５Ｖであるのに対して、ＲＳラッチ
側は０．８−３．３Ｖにされるものである。これによ
り、Ｎチャンネル型の出力ＭＯＳＦＥＴＭＮ２とＰチャ
ンネル型の出力ＭＯＳＦＥＴＭＰ１とは相補的に動作さ
せることができ、上記のように０−３．３Ｖの信号振幅
の出力信号を形成することができる。

【００２２】上記出力ＭＯＳＦＥＴＭＰ１と出力端子と
の間には、電圧クランプ用のＮチャンネル型ＭＯＳＦＥ
ＴＭＰ２が設けられ、そのゲートには上記０．８Ｖの電
圧が印加される。これにより、出力ＭＯＳＦＥＴＭＮ１
がゲートに３．３Ｖのようなハイレベルが印加されてオ
フ状態となり、出力端子から０Ｖのような低い電圧が出
力されるときでも、そのドレイン電圧は上記電圧クラン
プ用のＭＯＳＦＥＴＭＰ２により、０．８＋Ｖth( ＭＯ
ＳＦＥＴＭＰ２のしきい値電圧、約０．８Ｖ）しか印加
されないので耐圧破壊の防止が行われる。出力ＭＯＳＦ
ＥＴＭＰ１がそのゲートに０．８Ｖのようなロウレベル
が印加されてオン状態にされて、出力端子から３．３Ｖ
のような出力信号を出力するとき、上記電圧クランプ用
のＭＯＳＦＥＴＭＰ２もゲートとソース間には、上記
３．３−０．８＝２．５Ｖしか印加されないので耐圧破
壊は生じない。

【００２３】図３において、点線で囲まれて形成された
ＭＯＳＦＥＴは、ソースとチャンネルとが同電位にされ
るＭＯＳＦＥＴである。このようにソースとチャンネル
とを同電位にするため、必要に応じてチャンネルを構成
するウェルを基板と電気的に分離されるものである。つ
まり、上記のような耐圧を考慮したレベル変換動作にお
いて、ゲートに供給される入力信号に対してソース電位
が逆バイアス状態にされるＭＯＳＦＥＴにおいては、基
板効果によって高いしきい値電圧を持つようにされてコ
ンダクタンスが小さくなってしまい、その動作速度が遅
くなってしまう。このような基板効果による高しきい値
電圧のＭＯＳＦＥＴが生じないようにＭＯＳＦＥＴが形
成されるウェルの電気的分離やバイアス電圧の設定が行
われるものである。

【００２４】図４には、この発明に係る半導体集積回路
装置を構成するＭＯＳＦＥＴの一実施例の概略素子構造
断面図が示されている。特に制限されないが、Ｐチャン
ネル型ＭＯＳＦＥＴ（ＰＭＯＳ）は、Ｐ型基板（ｐ−Ｓ
ＵＢ）に形成されたＮ型ウェル領域（ｎ−ＷＥＬＬ）に
形成される。前記のようにソースに０．８Ｖのような内
部電圧が印加されるＮチャンネル型ＭＯＳＦＥＴ（ＮＭ
ＯＳ）は、深く形成されたＮ型ウェル領域内に形成され
たＰ型ウェル領域（ｐ−ＷＥＬＬ）に形成される。この
構成では、Ｐ型ウェル領域（ｐ−ＷＥＬＬ）は、基板
（ｐ−ＳＵＢ）と電気的に分離されて独自のバイアス電
圧が与えられる。

【００２５】Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
は、上記基板（ｐ−ＳＵＢ）と電気的に分離されてＰ型
ウェル領域（ｐ−ＷＥＬＬ）に形成されるもの他、出力
ＭＯＳＦＥＴＭＮ１や、内部回路や上記インバータ回路
ＩＮＶ４，５を構成するＮチャンネル型ＭＯＳＦＥＴの
ようにソースに回路の接地電位が与えられるＭＯＳＦＥ
Ｔは、上記Ｐ型基板（ｐ−ＳＵＢ）に形成される。Ｐチ
ャンネル型ＭＯＳＦＥＴは、もともと上記のように基板
とは電気的に分離されたＮ型ウェル領域に形成されるも
のであるため、上記内部回路やインバータ回路ＩＮＶ１
〜ＩＮＶ３のように、２．５Ｖのような比較的低い電源
電圧が与えられたものは、かかる比較的低い電圧２．５
ＶがＮ型ウェル領域に与えられ、上記ＲＳラッチ回路や
出力ＭＯＳＦＥＴ及び電圧クランプ用ＭＯＳＦＥＴを構
成するＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８、Ｑ１
１，Ｑ１２及びＭＰ１，ＭＰ２のような比較的高い電源
電圧が与えられたものは、かかる比較的高い電圧３．３
ＶがＮ型ウェル領域に与えられる。

【００２６】半導体基板及びウェルの導電型を逆に構成
するものであってもよい。つまり、Ｎチャンネル型ＭＯ
ＳＦＥＴ（ＮＭＯＳ）は、Ｎ型基板（ｎ−ＳＵＢ）に形
成されたＰ型ウェル領域（ｐ−ＷＥＬＬ）に形成され、
Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）は、深く形成
されたＰ型ウェル領域内に形成されたＮ型ウェル領域
（ｎ−ＷＥＬＬ）に形成されるてもよい。

【００２７】図５には、この発明に係る出力回路の動作
を説明するための波形図が示されている。同図におい
て、入力信号は２．５Ｖのような低振幅信号であり、出
力信号はそれと逆相にされた３．３Ｖのような高振幅信
号である。上記出力信号のうち実線で示したのは、上記
のように基板効果によって実効的なしきい値電圧が高く
なるのを防止するように３重ウェル（ＷＥＬＬ）を使用
した場合であり、点線で示したのは上記３重ウェルを採
用しない場合の例が示されている。このように３重ウェ
ルを使用した場合には、上記のようなＭＯＳＦＥＴのコ
ンダくタンスが大きくできるので、それに対応して信号
遅延も小さく高速動作を行うようにすることができる。

【００２８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ゲートとソース、ドレイン間の耐圧が比較的低
い電圧以下のＭＯＳＦＥＴで構成され、その耐圧よりも
大きい比較的高い電圧が供給される半導体集積回路装置
であって、上記比較的高い電圧と比較的低い電圧の差電
圧がソースに供給される第２導電型のＭＯＳＦＥＴ及び
比較的高い電圧に対応した出力電圧を形成する第１導電
型のＭＯＳＦＥＴは、それらが形成されるウェル領域が
半導体基板とは分離され、上記ウェル領域には対応する
差電圧及び比較的高い電圧が供給され、接地電位と比較
的低い電圧間と、差電圧と比較的高い電圧間の２種類の
信号振幅を持ち、 ＭＯＳＦＥＴのゲートとソース、ド
レイン間には耐圧である上記比較的低い電圧の電圧しか
印加されないようにすることより、耐圧の小さな微細化
された素子の耐圧保護を行いつつ、レベル変換動作を行
うことができるという効果が得られる。

【００２９】（２） 上記（１）により、内部電圧用の
微細化された素子によりレベル変換機能を持つ出力回路
も構成できるために、出力用のためにゲートとソース，
ドレイン間耐圧を高くしたＭＯＳＦＥＴを形成するため
のプロセスを追加することなく、上記のような低消費電
力と高速化を併せ持つ半導体集積回路装置を得ることが
できるという効果が得られる。

【００３０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、内部
回路においても、上記出力回路と同様な構成の回路を用
いて比較的高い電圧に対応した大信号振幅の出力信号を
形成するようにしてもよい。出力回路には３状態出力機
能を追加するものであってもよい。つまり、内部回路又
は図３のような出力回路の入力側にゲート回路を設け、
出力制御信号が活性化されたときには上記のような入力
信号を供給し、出力制御信号が非活性のときには、上記
内部回路で形成された信号に無関係にＰチャンネル型出
力ＭＯＳＦＥＴＭＰ１のゲート電圧が３．３Ｖのような
ハイレベルに固定され、Ｎチャンネル型出力ＭＯＳＦＥ
ＴＭＮ２のゲート電圧が０Ｖのようなロウレベルに固定
されて、出力端子を高出力インピーダンス状態にさせる
ようにしてもよい。

【００３１】上記内部回路や、上記出力回路の入力段に
設けられる内部回路の比較的低い動作電圧は、外部端子
から供給された電圧を内部降圧回路で低減させるもの、
あるいは外部端子から上記比較的低い電圧を供給するよ
うにする。上記入出力部の動作電圧と内部回路の電圧
は、５Ｖと３．３Ｖの組み合わせ、３．３Ｖと２Ｖの組
み合わせ、あるいは３．３Ｖと１．８Ｖの組み合わせ等
種々の実施形態を採ることができる。この場合、上記レ
ベル変換のために使用される内部電圧は、０．８Ｖの他
に、１．６Ｖ等のように種々の実施形態を採ることがで
きる。そして、これらの内部電圧を形成する回路は、前
記のようなＭＯＳＦＥＴのしきい値電圧を利用するもの
の他、低消費電力化のために高抵抗による分圧回路ある
いはキャパシタを用いて分圧された電圧をソースフォロ
ワ形態のＭＯＳＦＥＴ等を介して出力させるものや、外
部端子から直接に供給するもの等種々の実施形態を採る
ことができるものである。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ゲートとソース、ドレイン
間の耐圧が比較的低い電圧以下のＭＯＳＦＥＴで構成さ
れ、その耐圧よりも大きい比較的高い電圧が供給される
半導体集積回路装置であって、上記比較的高い電圧と比
較的低い電圧の差電圧がソースに供給される第２導電型
のＭＯＳＦＥＴ及び比較的高い電圧に対応した出力電圧
を形成する第１導電型のＭＯＳＦＥＴは、それらが形成
されるウェル領域が半導体基板とは分離され、上記ウェ
ル領域には対応する差電圧及び比較的高い電圧が供給さ
れ、接地電位と比較的低い電圧間と、差電圧と比較的高
い電圧間の２種類の信号振幅を持ち、 ＭＯＳＦＥＴの
ゲートとソース、ドレイン間には耐圧である上記比較的
低い電圧の電圧しか印加されないようにすることより、
耐圧の小さな微細化された素子の耐圧保護を行いつつ、
レベル変換動作を行うことができる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置の一実施例
を示す概略ブロック図である。

【図２】この発明に係るレベル変換機能を持つ出力回路
に用いられる内部電圧発生回路の一実施例を示す回路図
である。

【図３】この発明に係る出力回路の一実施例を示す回路
図である。

【図４】この発明に係る半導体集積回路装置を構成する
ＭＯＳＦＥＴの一実施例を示す概略素子構造断面図であ
る。

【図５】この発明に係る出力回路の動作の一例を示す波
形図である。

【符号の説明】

ＬＯＧ…論理回路、Ｑ１〜Ｑ１４，ＭＰ１〜ＭＮ２…Ｍ
ＯＳＦＥＴ、ＩＮＶ１〜ＩＮＶ４…インバータ回路、ｐ
−ＳＵＢ…Ｐ型基板、ｎ−ＷＥＬＬ…Ｎ型ウェル領域、
ｐ−ＷＥＬＬ…Ｐ型ウェル領域、ＮＭＯＳ…Ｎチャンネ
ル型ＭＯＳＦＥＴ、ＰＭＯＳ…Ｐチャンネル型ＭＯＳＦ
ＥＴ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ゲートとソース、ドレイン間の耐圧が比
   較的低い電圧以下のＭＯＳＦＥＴで構成され、 上記ＭＯＳＦＥＴのゲートとソース、ドレイン間の耐圧
   よりも大きい比較的高い電圧が供給される半導体集積回
   路装置であって、 上記比較的高い電圧と比較的低い電圧の差電圧がソース
   に供給される第２導電型のＭＯＳＦＥＴ及び比較的高い
   電圧に対応した出力電圧を形成する第１導電型のＭＯＳ
   ＦＥＴは、それらが形成されるウェル領域が半導体基板
   とは分離されて、上記ウェル領域には対応する差電圧及
   び比較的高い電圧が供給され、接地電位と比較的低い電
   圧間と、差電圧と比較的高い電圧間の２種類の信号振幅
   を持ち、 ＭＯＳＦＥＴのゲートとソース、ドレイン間には耐圧で
   ある上記比較的低い電圧の電圧しか印加されないことを
   特徴とする半導体集積回路装置。
2. 【請求項２】 上記半導体集積回路装置に形成されるＭ
   ＯＳＦＥＴは、全てが同じ製造工程で形成されるもので
   あることを特徴とする請求項１の半導体集積回路装置。
3. 【請求項３】 上記半導体集積回路装置において、 上記比較的高い電圧と比較的低い電圧の差電圧に対応さ
   れた分圧電圧を発生させる内部電圧発生回路と、 上記比較的低い電圧と上記分圧電圧とを動作電圧とする
   入力段回路と、 上記入力段回路を通した出力信号を受け、上記比較的高
   い電圧と上記分圧電圧とで動作するラッチ回路と、 上記比較的高い電圧がソースに印加され、上記ラッチ回
   路の出力信号がゲートに供給された第１導電型の出力Ｍ
   ＯＳＦＥＴと、 上記第１導電型の出力ＭＯＳＦＥＴと出力端子との間に
   挿入され、上記分圧電圧がゲートに供給された第１導電
   型の電圧クランプ用ＭＯＳＦＥＴと、 内部回路で形成された出力信号がゲートに供給され、ソ
   ースが回路の接地電位に接続された第２導電型の出力Ｍ
   ＯＳＦＥＴと、 上記第２導電型の出力ＭＯＳＦＥＴと上記出力端子との
   間に挿入され、上記比較的低い電圧がゲートに供給され
   た第２導電型の電圧クランプ用ＭＯＳＦＥＴとを備えて
   いることを特徴とする請求項１の半導体集積回路装置。
4. 【請求項４】 上記入力段回路は、上記内部回路で形成
   された出力信号を受け、互いに逆相の相補出力信号を形
   成するものであり、 上記ラッチ回路は、上記相補出力信号を受けるＲＳラッ
   チ回路であることを特徴とする請求項１の半導体集積回
   路装置。