JPS62154915A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62154915A JPS62154915A JP60292701A JP29270185A JPS62154915A JP S62154915 A JPS62154915 A JP S62154915A JP 60292701 A JP60292701 A JP 60292701A JP 29270185 A JP29270185 A JP 29270185A JP S62154915 A JPS62154915 A JP S62154915A
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- output
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- input circuit
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するものであり、
たとえば、データの入力および出力端子を共通化したＣ
Ｍ ＯＳ （相補型ＭＯ３）のゲートアレイなどに利
用して有効な技術に関するものである。
たとえば、データの入力および出力端子を共通化したＣ
Ｍ ＯＳ （相補型ＭＯ３）のゲートアレイなどに利
用して有効な技術に関するものである。
ゲートアレイなどの半導体集積回路では、回路素子の高
集積化が進み、限られた外部端子を有効に利用するため
に、たとえばデータの入出力端子などを共用することが
一般的となっている。
集積化が進み、限られた外部端子を有効に利用するため
に、たとえばデータの入出力端子などを共用することが
一般的となっている。
第２図には、入出力端子を共用した場合の従来の入出力
回路が示されている。図に示すように、ＰチャンネルＭ
Ｏ３ＦＥＴＱ４とＮチャンネルＭＯ３ＦＥＴＱ５の０Ｍ
Ｏ３（相補型ＭＯ３）”！？構成される入力回路は、常
時入出力データ用バンドＰ−１０の電位が入力されてい
る。一方、ＮチャンネルＭＯＳ Ｆ ＥＴＱ １、Ｇ２
およびＮＯＲゲートＧ１およびＧ２により構成される出
力回路は、外部から供給される動作モード信号などによ
り形成される制御信号ｒ）により、必要なタイミングで
のみ内部データＤｏを出力する。すなわち、制御信号「
石がローレベルで内部データＤｏがローｊノベル（デー
タＤＯは論理１１″）の時、ＮＯＲゲー）Ｇｌの出力が
ハイレベルとなり、ＭＯＳＦＥＴＱＩがオン状態となっ
°Ｃ１電源電圧Ｖｃｃによるハイレベルが出力される。
回路が示されている。図に示すように、ＰチャンネルＭ
Ｏ３ＦＥＴＱ４とＮチャンネルＭＯ３ＦＥＴＱ５の０Ｍ
Ｏ３（相補型ＭＯ３）”！？構成される入力回路は、常
時入出力データ用バンドＰ−１０の電位が入力されてい
る。一方、ＮチャンネルＭＯＳ Ｆ ＥＴＱ １、Ｇ２
およびＮＯＲゲートＧ１およびＧ２により構成される出
力回路は、外部から供給される動作モード信号などによ
り形成される制御信号ｒ）により、必要なタイミングで
のみ内部データＤｏを出力する。すなわち、制御信号「
石がローレベルで内部データＤｏがローｊノベル（デー
タＤＯは論理１１″）の時、ＮＯＲゲー）Ｇｌの出力が
ハイレベルとなり、ＭＯＳＦＥＴＱＩがオン状態となっ
°Ｃ１電源電圧Ｖｃｃによるハイレベルが出力される。
また、制御信号ＥＯがローレベルで、内部データＤｏの
インバータ回路Ｎ】による反転信号がローレベル（デー
タＤＯが論理“０”）の時、ＮＯＲゲー）Ｇ２の出力が
ハイレベルとなり、ＭＯＳＦＥＴＱ２がオン状態となっ
て、接地電位によるローレベルが出力される。
インバータ回路Ｎ】による反転信号がローレベル（デー
タＤＯが論理“０”）の時、ＮＯＲゲー）Ｇ２の出力が
ハイレベルとなり、ＭＯＳＦＥＴＱ２がオン状態となっ
て、接地電位によるローレベルが出力される。
このように、従来の入出力端子を共用した入出力回路で
は、入力回路の入力がデーｌ−制御されていない。この
ため、特に出力回路を０ＭＯ３（相補型ＭＯ３＞で構成
すると、その出力電流ｍ保のためにＰチャンネルＭ Ｏ
Ｓ Ｐ ＩＦ、 Ｔが大型化することを嫌って、第２図
に示すインパーティッドプッシュブル形態のＮチャンネ
ルＭ ＯＳ Ｆ Ｂ ’Ｔ’による出力回路を用いる場
合、ハイレベル出力時に、その出力電位は電源電圧側の
Ｍ ＯＳ Ｆ’ Ｅ ｉ’ （、Ｉ Ｌのしきい値電圧
分だけ低下した中間レベル、たとえば２〜３ｖ程度とな
る。このため、入力回路の０ＭＯ８のＮチャンネルＭＯ
３ＦＥＴＱ５はオン状態となり、ＰチャンネルＭＯ３Ｆ
ＥＴＱ４は中間レベルとなって貫通電流が流れる。また
、入力回路の後段で、ゲートアレイ等による論理回路が
複雑化していくと、これらの論理回路を経由して出力回
路の出力が入力回路に無条件に帰還されていることによ
る不本意な発振現象が起きるおそれもある（ゲートアレ
イ等については、たとえば「電子技術Ｊ １９８５年１
２月号、Ｖｏ１２７ 、Ｎｏ、 １２．２５頁〜９６
頁参照）。
は、入力回路の入力がデーｌ−制御されていない。この
ため、特に出力回路を０ＭＯ３（相補型ＭＯ３＞で構成
すると、その出力電流ｍ保のためにＰチャンネルＭ Ｏ
Ｓ Ｐ ＩＦ、 Ｔが大型化することを嫌って、第２図
に示すインパーティッドプッシュブル形態のＮチャンネ
ルＭ ＯＳ Ｆ Ｂ ’Ｔ’による出力回路を用いる場
合、ハイレベル出力時に、その出力電位は電源電圧側の
Ｍ ＯＳ Ｆ’ Ｅ ｉ’ （、Ｉ Ｌのしきい値電圧
分だけ低下した中間レベル、たとえば２〜３ｖ程度とな
る。このため、入力回路の０ＭＯ８のＮチャンネルＭＯ
３ＦＥＴＱ５はオン状態となり、ＰチャンネルＭＯ３Ｆ
ＥＴＱ４は中間レベルとなって貫通電流が流れる。また
、入力回路の後段で、ゲートアレイ等による論理回路が
複雑化していくと、これらの論理回路を経由して出力回
路の出力が入力回路に無条件に帰還されていることによ
る不本意な発振現象が起きるおそれもある（ゲートアレ
イ等については、たとえば「電子技術Ｊ １９８５年１
２月号、Ｖｏ１２７ 、Ｎｏ、 １２．２５頁〜９６
頁参照）。
この発明の目的は、簡単な構成により、入力回路と出力
回路を選択的に動作状態とする、低消費電力化したゲー
トアレイなどの半導体集積回路装置を提供することにあ
る。
回路を選択的に動作状態とする、低消費電力化したゲー
トアレイなどの半導体集積回路装置を提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書−の記述および添付図面から明らかになるで
あろう。
この明細書−の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、一つの外部端子に対して入力回路と出力回路
とが共通に接続される半導体集積回路において、外部か
ら供給される動作モード信号などから形成される制御信
号により、入力回路および出力回路を選択的に動作させ
、出力回路の出力が入力回路に直結されることによる電
力消費や発振現象などを防止するものである。
とが共通に接続される半導体集積回路において、外部か
ら供給される動作モード信号などから形成される制御信
号により、入力回路および出力回路を選択的に動作させ
、出力回路の出力が入力回路に直結されることによる電
力消費や発振現象などを防止するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図には、ＣＭＯＳゲートアレイの一つの入出力回
路を構成する回路素子が示されている。同図の各回路素
子は、公知のＣＭＯ３集積回路の製造技術によって、特
に制限されないが、１個の単結晶シリコンのような半導
体基板上に形成される。
る。同図には、ＣＭＯＳゲートアレイの一つの入出力回
路を構成する回路素子が示されている。同図の各回路素
子は、公知のＣＭＯ３集積回路の製造技術によって、特
に制限されないが、１個の単結晶シリコンのような半導
体基板上に形成される。
特に制限されないが、集積回路は単結晶Ｎ型シリコンか
らなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソース
領域、ドレイン領域およびソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。
らなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソース
領域、ドレイン領域およびソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯ３ＦＥＴの基板ゲートを構成する。
のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯ３ＦＥＴの基板ゲートを構成する。
同図において、電極Ｐ−ＩＯは外部端子との接続を行う
データ入出力信号用のポンディングパッドである。
データ入出力信号用のポンディングパッドである。
入力回路はＰチャンネルＭＯＳＦＥＴＱ４とＮチャンネ
ルＭＯ３ＦＥＴＱ５によるＣＭＯＳインバータを基本構
成とし、これにそのゲートに制御信号ＥＯが接続された
ＰチャンネルＭＯ３ＦＥＴ・ Ｇ３およびＮチャンネル
ＭＯＳＦＥＴＱ６が加わって、全体的に２人力ＮＡＮＤ
ゲート回路としてのｍ能を持つ。
ルＭＯ３ＦＥＴＱ５によるＣＭＯＳインバータを基本構
成とし、これにそのゲートに制御信号ＥＯが接続された
ＰチャンネルＭＯ３ＦＥＴ・ Ｇ３およびＮチャンネル
ＭＯＳＦＥＴＱ６が加わって、全体的に２人力ＮＡＮＤ
ゲート回路としてのｍ能を持つ。
出力回銘は、前述の第２図に示した従来の入出力回路と
同じ構成であり、その動作も同じである。
同じ構成であり、その動作も同じである。
入力回路の動作は次の通りである。すなわち、Ｐチャン
ネルＭＯＳＦＥＴＱ４およびＮチャンネルＭＯＳＦＥＴ
Ｑ５のゲートには入出力データ用パッドＰ−１０を経て
外部から供給される入力データが与えられ、Ｐチャンネ
ルＭＯＳＦＥＴＱ３とＮチャンネルＭＯ３ＦＥＴＱ６の
ゲートには制御信号篩が与えられる。この制御信号πＬ
は外部から動作モード信号として直接供給されるか、あ
るいは内部的にタイミング制御回路等によって形成され
るもので、内部データを出力すべき時にローレベルとな
り、それ以外の時はハイレベルを維持する。
ネルＭＯＳＦＥＴＱ４およびＮチャンネルＭＯＳＦＥＴ
Ｑ５のゲートには入出力データ用パッドＰ−１０を経て
外部から供給される入力データが与えられ、Ｐチャンネ
ルＭＯＳＦＥＴＱ３とＮチャンネルＭＯ３ＦＥＴＱ６の
ゲートには制御信号篩が与えられる。この制御信号πＬ
は外部から動作モード信号として直接供給されるか、あ
るいは内部的にタイミング制御回路等によって形成され
るもので、内部データを出力すべき時にローレベルとな
り、それ以外の時はハイレベルを維持する。
この制御信号ＥＯがローレベルである場合、すなわち、
内部データの出力動作時は、ＮチャンネルＭＯ３ＦＥＴ
Ｑ６はカットオフ状態となり、またＰチャンネルＭＯＳ
ＦＥＴＱ３はオン状態となるため、入出力データ用バッ
ドの電圧レベルにかかわらず、入力回路の出力ＤＩはハ
イレベルとなる。一方、制御信号ＥＯがハイレベルであ
る場合、すなわち、入力データを内部に取り込む時は、
ＰヂャンネルＭＯ３ＦＥＴＱ３がオフ状態、Ｎチャンネ
ルＭＯ３ＦＥＴＱ６がオン状態となる。これにより、入
力回路の出力ＤＩは外部端子から入力される入力データ
がハ・ｆレベルの時、ＮチャンネルＭＯ３ＦＥＴＱ５が
オン状態となってローレベルとなる。また、入力データ
がローレベルの場合、ＰチャンネルＭＯ３ＦＥＴＱ４が
オン状態となって入力回路の出力「下はハイレベルとな
る。
内部データの出力動作時は、ＮチャンネルＭＯ３ＦＥＴ
Ｑ６はカットオフ状態となり、またＰチャンネルＭＯＳ
ＦＥＴＱ３はオン状態となるため、入出力データ用バッ
ドの電圧レベルにかかわらず、入力回路の出力ＤＩはハ
イレベルとなる。一方、制御信号ＥＯがハイレベルであ
る場合、すなわち、入力データを内部に取り込む時は、
ＰヂャンネルＭＯ３ＦＥＴＱ３がオフ状態、Ｎチャンネ
ルＭＯ３ＦＥＴＱ６がオン状態となる。これにより、入
力回路の出力ＤＩは外部端子から入力される入力データ
がハ・ｆレベルの時、ＮチャンネルＭＯ３ＦＥＴＱ５が
オン状態となってローレベルとなる。また、入力データ
がローレベルの場合、ＰチャンネルＭＯ３ＦＥＴＱ４が
オン状態となって入力回路の出力「下はハイレベルとな
る。
このように、ＰヂャンネルＭＯ３ＦＥＴＱ３およびＮチ
ャンネルＭＯ３ＦＥＴＱ６を入力回路に付加することに
より、制御信号ｒ万によって入力回路と出力回路は排他
的に動作させられるため、出力回路の出力レベルによっ
て入力回路のＣＭＯＳが中間レベルになっても貫通電流
が流れることもなく、また出力回路を経由した入力回路
へのフィードバック経路がなくなるため、発振のおそれ
もなくなる。
ャンネルＭＯ３ＦＥＴＱ６を入力回路に付加することに
より、制御信号ｒ万によって入力回路と出力回路は排他
的に動作させられるため、出力回路の出力レベルによっ
て入力回路のＣＭＯＳが中間レベルになっても貫通電流
が流れることもなく、また出力回路を経由した入力回路
へのフィードバック経路がなくなるため、発振のおそれ
もなくなる。
（１）入力回路および出力回路を制御信号によりゲート
制御するので、データ出力時の入力回路の貫通電流をな
くすることができ、またスタンバイ時の消費電力を正確
に把握できるという効果が得られる。
制御するので、データ出力時の入力回路の貫通電流をな
くすることができ、またスタンバイ時の消費電力を正確
に把握できるという効果が得られる。
（２）入力回路と出力回路の動作が選択的になることで
、内部の論理回路の構成に関係なく、不本意な発振現象
が防止できるという効果が得られる。
、内部の論理回路の構成に関係なく、不本意な発振現象
が防止できるという効果が得られる。
以上本発明０者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない、たとえば、各ゲート
回路による論理構成は種々の実施形態を採り得るし、パ
ッドＰ−１０と入出力回路の間には各種の入力保護回路
が接続されるものであってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない、たとえば、各ゲート
回路による論理構成は種々の実施形態を採り得るし、パ
ッドＰ−１０と入出力回路の間には各種の入力保護回路
が接続されるものであってもよい。
この発明は、一つの外部端子に対して入力回路と出力回
路とが共通に接続されるようなＣＭＯＳゲートアレイ等
の半導体集積回路装置に広く利用できるものである。
路とが共通に接続されるようなＣＭＯＳゲートアレイ等
の半導体集積回路装置に広く利用できるものである。
第１図は、この発明に係る入出力回路の一実施例を示す
回路図、 第２図は、従来の入出力回路の回路図である。 Ｐ−Ｔｏ・・・・・入出力データ用バッドＱｌ、Ｇ２、
回路図、 第２図は、従来の入出力回路の回路図である。 Ｐ−Ｔｏ・・・・・入出力データ用バッドＱｌ、Ｇ２、
Claims (1)
- 【特許請求の範囲】 １、その入力に外部端子が結合され、入出力切り換え制
御信号に従って外部端子から供給された信号を内部回路
に伝える入力回路と、内部回路により形成された信号を
受けて上記入出力切り換え制御信号に従って内部信号を
上記外部端子から送出させる出力回路とを含むことを特
徴とする半導体集積回路装置。 ２、上記出力回路は、インバーティッドプッシュプル形
態の出力ＭＯＳＦＥＴを含むものであり、上記入力回路
は、ＣＭＯＳ回路により構成されるものであることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292701A JPS62154915A (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292701A JPS62154915A (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154915A true JPS62154915A (ja) | 1987-07-09 |
Family
ID=17785183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60292701A Pending JPS62154915A (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154915A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116248A (ja) * | 1994-10-13 | 1996-05-07 | Nec Corp | 入出力回路 |
| EP0924324A1 (de) * | 1997-12-17 | 1999-06-23 | Zellweger Luwa Ag | Vorrichtung zur Ueberwachung von Garnen an Ringspinnmaschinen |
| JP2012515377A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
-
1985
- 1985-12-27 JP JP60292701A patent/JPS62154915A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116248A (ja) * | 1994-10-13 | 1996-05-07 | Nec Corp | 入出力回路 |
| EP0924324A1 (de) * | 1997-12-17 | 1999-06-23 | Zellweger Luwa Ag | Vorrichtung zur Ueberwachung von Garnen an Ringspinnmaschinen |
| US6112508A (en) * | 1997-12-17 | 2000-09-05 | Zellweger Luwa Ag | Device for monitoring yarns on ring spinning machines |
| JP2012515377A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
| US8737162B2 (en) | 2009-01-12 | 2014-05-27 | Rambus Inc. | Clock-forwarding low-power signaling system |
| US9043633B2 (en) | 2009-01-12 | 2015-05-26 | Rambus Inc. | Memory controller with transaction-queue-monitoring power mode circuitry |
| US9229523B2 (en) | 2009-01-12 | 2016-01-05 | Rambus Inc. | Memory controller with transaction-queue-dependent power modes |
| US9753521B2 (en) | 2009-01-12 | 2017-09-05 | Rambus Inc. | Chip-to-chip signaling link timing calibration |
| US10331193B2 (en) | 2009-01-12 | 2019-06-25 | Rambus Inc. | Signaling interface with phase and framing calibration |
| US10901485B2 (en) | 2009-01-12 | 2021-01-26 | Rambus Inc. | Clock-forwarding memory controller with mesochronously-clocked signaling interface |
| US11556164B2 (en) | 2009-01-12 | 2023-01-17 | Rambus Inc. | Memory IC with data loopback |
| US11960344B2 (en) | 2009-01-12 | 2024-04-16 | Rambus Inc. | Memory controller with looped-back calibration data receiver |
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