JPS6147660A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPS6147660A JPS6147660A JP59167831A JP16783184A JPS6147660A JP S6147660 A JPS6147660 A JP S6147660A JP 59167831 A JP59167831 A JP 59167831A JP 16783184 A JP16783184 A JP 16783184A JP S6147660 A JPS6147660 A JP S6147660A
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- oscillation circuit
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、０ＭＯ８（相補型ＭＯ３）集積回路装置に
関するもので、例えば、発振回路を内蔵したＣＭＯＳゲ
ートアレイに利用して有効な技術に関するものである。
関するもので、例えば、発振回路を内蔵したＣＭＯＳゲ
ートアレイに利用して有効な技術に関するものである。
半導体集積回路技術の進展により、益々素子の微細化が
図られている。このような素子の微細化により、ＣＭＯ
Ｓゲートアレイにおいてもそのゲート数の増大が図られ
、１つのＣＭＯＳゲートアレイによって１つの情報処理
システムを構成する−ことが可能になってきている。こ
のようなＣＭＯＳゲートアレイにおいては、システムの
簡素化等のために内部でクロック信号を形成することが
有利になるものである。
図られている。このような素子の微細化により、ＣＭＯ
Ｓゲートアレイにおいてもそのゲート数の増大が図られ
、１つのＣＭＯＳゲートアレイによって１つの情報処理
システムを構成する−ことが可能になってきている。こ
のようなＣＭＯＳゲートアレイにおいては、システムの
簡素化等のために内部でクロック信号を形成することが
有利になるものである。
しかしながら、発振回路を内蔵すると、高周波数の比較
的大きな貫通電流が発生することによって、電源供給線
に比較的大きなノイズが発生してしまうという問題が生
じる。特に、水晶発振回路を用いた場合には、水晶発振
回路を構成する増幅回路としてのＣＭＯＳインバータ回
路は、そのロジックスレンショルド電圧付近にバイアス
されるものであるので、比較的大きな上記貫通電流を発
生させる。なお、ＣＭＯＳゲートアレイに関しては、日
経マグロウヒル社発行「日経エレクトロニクスＪ １９
８３年２月２８日号、頁１１１〜１２２に記載がある。
的大きな貫通電流が発生することによって、電源供給線
に比較的大きなノイズが発生してしまうという問題が生
じる。特に、水晶発振回路を用いた場合には、水晶発振
回路を構成する増幅回路としてのＣＭＯＳインバータ回
路は、そのロジックスレンショルド電圧付近にバイアス
されるものであるので、比較的大きな上記貫通電流を発
生させる。なお、ＣＭＯＳゲートアレイに関しては、日
経マグロウヒル社発行「日経エレクトロニクスＪ １９
８３年２月２８日号、頁１１１〜１２２に記載がある。
この発明の目的は、システムの簡素化と動作の安定化を
実現したＣＭＯＳ集積回路装置を提供することにある。
実現したＣＭＯＳ集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
（発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、内部回路のクロック信号を発生する発振回路
の動作電圧を供給する電源供給線は他の回路の電源供給
線と分離するものである。
の動作電圧を供給する電源供給線は他の回路の電源供給
線と分離するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図において、破線で囲まれたＣＭＯ８集積回路装
置ＬＳＩは、公知のＣＭＯＳ集積回路の製造技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上において形成される。特に制限されない
が、集積回路は、単結晶Ｎ型シリコンからなる半導体基
板に形成される。ＣＭＯＳ回路を構成するＰチャンネル
ＭＯ３ＦＥＴは−１かかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコン力化なるようなゲート電
極から構成される。ＣＭＯ８回路を構成するＮチャンネ
ルＭＯ３ＦＥＴは、上記半導体基板表面に形成されたＰ
型ウェル領域に形成される。これによって、半導体基板
は、その上に形成された複数のＰチャンネルＭＯ３ＦＥ
Ｔの共通の基板ゲートを構成する。Ｐ型ウェル領域は、
その上に形成されたＮチャンネルＭＯ３ＦＥＴの基体ゲ
ートを構成する。
る。同図において、破線で囲まれたＣＭＯ８集積回路装
置ＬＳＩは、公知のＣＭＯＳ集積回路の製造技術によっ
て、特に制限されないが、１個の単結晶シリコンのよう
な半導体基板上において形成される。特に制限されない
が、集積回路は、単結晶Ｎ型シリコンからなる半導体基
板に形成される。ＣＭＯＳ回路を構成するＰチャンネル
ＭＯ３ＦＥＴは−１かかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコン力化なるようなゲート電
極から構成される。ＣＭＯ８回路を構成するＮチャンネ
ルＭＯ３ＦＥＴは、上記半導体基板表面に形成されたＰ
型ウェル領域に形成される。これによって、半導体基板
は、その上に形成された複数のＰチャンネルＭＯ３ＦＥ
Ｔの共通の基板ゲートを構成する。Ｐ型ウェル領域は、
その上に形成されたＮチャンネルＭＯ３ＦＥＴの基体ゲ
ートを構成する。
同図に点線で囲まれた部分に示された部分は、ＣＭＯＳ
ゲートアレイＧＡＲＹである。ゲートアレイＧＡＲＹは
、代表として示されている外部端子ｔＮ１．ＩＮ２から
の入力信号を受ける入力バッファと、その出力信号を受
けるゲート回路と、これらのゲート回路によって形成さ
れた出力信号を代表として示された外部端子０ＵＴＩ、
０ＵＴ２から送出する化カバソファとから構成される。
ゲートアレイＧＡＲＹである。ゲートアレイＧＡＲＹは
、代表として示されている外部端子ｔＮ１．ＩＮ２から
の入力信号を受ける入力バッファと、その出力信号を受
けるゲート回路と、これらのゲート回路によって形成さ
れた出力信号を代表として示された外部端子０ＵＴＩ、
０ＵＴ２から送出する化カバソファとから構成される。
これらの各回路の結線は、マスタースライス方式により
形成される。上記ゲートアレイＧＡＲＹを構成する各回
路は、外部端子’Ｊ ｃｃ２とＶ ｓｓ２から供給され
る５ｖのような電源電圧Ｖｃｃと、回路の接地電位Ｖｓ
ｓを受けて動作状態にされる。
形成される。上記ゲートアレイＧＡＲＹを構成する各回
路は、外部端子’Ｊ ｃｃ２とＶ ｓｓ２から供給され
る５ｖのような電源電圧Ｖｃｃと、回路の接地電位Ｖｓ
ｓを受けて動作状態にされる。
この実施例では、上記ゲートアレイＧＡＲＹの動作に必
要なりロック信号は、次の発振回路により形成された基
準周波数信号に基づいて形成される。ＣＭＯＳインバー
タ回路ＩＶＩば、その入力端子と出力端子との間にバイ
アス抵抗Ｒが設けられる。このＣＭＯＳインバータ回路
ＩＶＩの入力端子と出力端子は、それぞれ外部端子Ｐｉ
、Ｐ２に接続される。この外部端子Ｐ１とＰ２との間に
は、水晶振動子Ｘｔａｌが接続される。また、上記外部
端子Ｐｉ、Ｐ２と回路の接地電位点との間には、それぞ
れキャパシタＣＩ、Ｃ２が接続される。
要なりロック信号は、次の発振回路により形成された基
準周波数信号に基づいて形成される。ＣＭＯＳインバー
タ回路ＩＶＩば、その入力端子と出力端子との間にバイ
アス抵抗Ｒが設けられる。このＣＭＯＳインバータ回路
ＩＶＩの入力端子と出力端子は、それぞれ外部端子Ｐｉ
、Ｐ２に接続される。この外部端子Ｐ１とＰ２との間に
は、水晶振動子Ｘｔａｌが接続される。また、上記外部
端子Ｐｉ、Ｐ２と回路の接地電位点との間には、それぞ
れキャパシタＣＩ、Ｃ２が接続される。
以上の水晶発振回路の出力は、特に制限されないが、増
幅と波形整形を行うＣＭＯＳＭＯＳインバー■■２の入
力に供給される。このＣＭＯＳインバータ回路ＩＶ２に
よって形成されたパルス信号は、上記ゲートアレイＧＡ
ＲＹに形成されたクロック発生回路に入力され、ここで
必要に応じて多相のクロッ゛り信号が形成される。
幅と波形整形を行うＣＭＯＳＭＯＳインバー■■２の入
力に供給される。このＣＭＯＳインバータ回路ＩＶ２に
よって形成されたパルス信号は、上記ゲートアレイＧＡ
ＲＹに形成されたクロック発生回路に入力され、ここで
必要に応じて多相のクロッ゛り信号が形成される。
この実施例では、上記発振回路を構成するＣＭＯＳイン
バータ回路ＩＶＩと波形整形を行・つＣＭＯＳインバー
タ回路ＩＶ２は、外部端子ＶｅｃｌとＶｓｓｌから供給
された５Ｖのような電源電圧ＶＣＣと回路の接地゛電位
Ｖｃｃを受け一ζ動作状態にされる。
バータ回路ＩＶＩと波形整形を行・つＣＭＯＳインバー
タ回路ＩＶ２は、外部端子ＶｅｃｌとＶｓｓｌから供給
された５Ｖのような電源電圧ＶＣＣと回路の接地゛電位
Ｖｃｃを受け一ζ動作状態にされる。
すなわち、上記インパーク回路ＩＶＩ、Ｉ’Ｖ２は、ゲ
ートアレイｄＡＲＹの電源供給端子及び配線とは分離し
た電源供給端子及び配線によりその電源供給が行われる
。これによって、上記発振回路の発振動作においてＣＭ
ＯＳインバータ回路ＩＶＩ。
ートアレイｄＡＲＹの電源供給端子及び配線とは分離し
た電源供給端子及び配線によりその電源供給が行われる
。これによって、上記発振回路の発振動作においてＣＭ
ＯＳインバータ回路ＩＶＩ。
ｒＶ２の貫通電流によって生じる電源線に発生するノイ
ズがゲートアレイＧＡＲＹの動作電圧に現れるのを防止
することができる。言い換えるならば、半導体集積回路
に形成される配線は、微細なアルミニュウム等により形
成されるので、その分布抵抗が比較的大きくされる−し
たがって、上記比較的大きな貫通電流によって電源供給
線には比較的大きなノイズが発生するものとなる。この
ようなノイズが動作電圧に発生すると、例えば入力バッ
ファにあっては、そのロジックスレッショルド電圧が実
質的に変化させられるので、入力レベルマージンを悪化
させる原因になるものである。
ズがゲートアレイＧＡＲＹの動作電圧に現れるのを防止
することができる。言い換えるならば、半導体集積回路
に形成される配線は、微細なアルミニュウム等により形
成されるので、その分布抵抗が比較的大きくされる−し
たがって、上記比較的大きな貫通電流によって電源供給
線には比較的大きなノイズが発生するものとなる。この
ようなノイズが動作電圧に発生すると、例えば入力バッ
ファにあっては、そのロジックスレッショルド電圧が実
質的に変化させられるので、入力レベルマージンを悪化
させる原因になるものである。
この実施例では、発振回路側の電源供給線とゲートアレ
イ側の電源供給線とを分離するものであるので、例え発
振回路側に比較的大きなノイズが発生しても、ゲートア
レイ側は、安定した動作電圧により動作させることがで
きる。
イ側の電源供給線とを分離するものであるので、例え発
振回路側に比較的大きなノイズが発生しても、ゲートア
レイ側は、安定した動作電圧により動作させることがで
きる。
（１）比較的大きなＭ通電流が発生する発振回路と、ゲ
ートアレイとの電源供給線とを少なくとも半導体集積回
路内において分離してそれぞれに電源供給を行う。これ
により、発振回路の電源供給線に発生するノイズによっ
て論理回路の動作電圧の変動（ノイズ）が低減できるか
ら、動作レベルマージンの拡大が図られ、安定した動作
を行わせることができるという効果が得られる。
ートアレイとの電源供給線とを少なくとも半導体集積回
路内において分離してそれぞれに電源供給を行う。これ
により、発振回路の電源供給線に発生するノイズによっ
て論理回路の動作電圧の変動（ノイズ）が低減できるか
ら、動作レベルマージンの拡大が図られ、安定した動作
を行わせることができるという効果が得られる。
（２）上記（１）により、発振回路は、論理回路側にお
いて発生する貫通電流によるノイズの影響を受けない。
いて発生する貫通電流によるノイズの影響を受けない。
したがって、発振回路側も安定した発振動作を行わせる
ことができるという効果が得られる。
ことができるという効果が得られる。
（３）上記電源供給を外部端子まで分離させて行うこと
によって、よりいっそうの動作の安定化を図ることがで
きるという効果が得られる。
によって、よりいっそうの動作の安定化を図ることがで
きるという効果が得られる。
（４）ゲートアレイ等の論理集積回路内にクロック信号
を形成する発振回路を内蔵させることによって、独自の
クロックで動作する論理集積回路を実現できるから、シ
ステムの簡素化を図ることができるという効果が得られ
る。
を形成する発振回路を内蔵させることによって、独自の
クロックで動作する論理集積回路を実現できるから、シ
ステムの簡素化を図ることができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、発振回路の具
体的構成は、外部端子にセラミック振動子を用いたもの
等積々の実施形態を採ることができる。また、上記発振
回路側と内１ａ論理回路側の電源供給線は、ポンディン
グパッドまでの配線をそれぞれ分離させて形成しておい
て、ボンディングワイヤー等によって共通の外部電源端
子に接続するものであってもよい。この場合でも、上記
ワイヤー及び外部端子は内部の微細な配線に比べて抵抗
値が極めて小さいから、上記同様に両回路間は、それぞ
れの電源供給線において発生するノイズの影響を相互に
受けなくすることができる。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、発振回路の具
体的構成は、外部端子にセラミック振動子を用いたもの
等積々の実施形態を採ることができる。また、上記発振
回路側と内１ａ論理回路側の電源供給線は、ポンディン
グパッドまでの配線をそれぞれ分離させて形成しておい
て、ボンディングワイヤー等によって共通の外部電源端
子に接続するものであってもよい。この場合でも、上記
ワイヤー及び外部端子は内部の微細な配線に比べて抵抗
値が極めて小さいから、上記同様に両回路間は、それぞ
れの電源供給線において発生するノイズの影響を相互に
受けなくすることができる。
以上の説明では主として本願発明者によってなされた発
明をその背景となったＣＭＯＳゲートアレイについて説
明したが、この発明はこれに限定されるものではな（、
発振回路を内蔵する各種のＣＭＯＳ集積回路装置に広く
利用できるものである。
明をその背景となったＣＭＯＳゲートアレイについて説
明したが、この発明はこれに限定されるものではな（、
発振回路を内蔵する各種のＣＭＯＳ集積回路装置に広く
利用できるものである。
第１図は、この発明の一実施例を示す回路図である。
ＬＳＩ・・ＣＭＯ８集積回路、ｄＡＲＹ・・ゲートアレ
イ、ＩＶｌ、ＩＶ２・・ＣＭＯＳインバータ回路
イ、ＩＶｌ、ＩＶ２・・ＣＭＯＳインバータ回路
Claims (1)
- 【特許請求の範囲】 １、その動作電源電圧を供給する電源供給線が少なくと
も半導体基板上において他の回路の電源供給線と分離さ
れ、内部回路のクロック信号を形成する発振回路を含む
ことを特徴とするＣＭＯＳ集積回路装置。 ２、上記発振回路は、ＣＭＯＳインバータ回路と、外部
端子を介して入出力端子間に接続された水晶振動子とを
含む水晶発振回路であることを特徴とする特許請求の範
囲第１項記載のＣＭＯＳ集積回路装置。 ３、上記他の回路は、ＣＭＯＳゲートアレイにより構成
されるものであることを特徴とする特許請求の範囲第１
又は第２項記載のＣＭＯＳ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167831A JPS6147660A (ja) | 1984-08-13 | 1984-08-13 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167831A JPS6147660A (ja) | 1984-08-13 | 1984-08-13 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6147660A true JPS6147660A (ja) | 1986-03-08 |
Family
ID=15856896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167831A Pending JPS6147660A (ja) | 1984-08-13 | 1984-08-13 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6147660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0334784A2 (en) * | 1988-03-25 | 1989-09-27 | International Business Machines Corporation | Analog macro embedded in a digital gate array |
-
1984
- 1984-08-13 JP JP59167831A patent/JPS6147660A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0334784A2 (en) * | 1988-03-25 | 1989-09-27 | International Business Machines Corporation | Analog macro embedded in a digital gate array |
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