JPH0298213A - 半導体記憶装置の出力回路 - Google Patents
半導体記憶装置の出力回路Info
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- JPH0298213A JPH0298213A JP63251089A JP25108988A JPH0298213A JP H0298213 A JPH0298213 A JP H0298213A JP 63251089 A JP63251089 A JP 63251089A JP 25108988 A JP25108988 A JP 25108988A JP H0298213 A JPH0298213 A JP H0298213A
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- driver circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路特に電界効果トランジスタに
よって構成される半導体記憶装置の出力回路のノイズ低
減のための回路構成に関するものである。
よって構成される半導体記憶装置の出力回路のノイズ低
減のための回路構成に関するものである。
種々の装置においてその信号を出力する出力回路が用い
られており、第３図はその一例として示す従来の半導体
記憶装置の出力回路図である。図において、（１）は電
源（Ｖ Ｄ Ｄ）端子、（２）は出力端子、（３）はグ
ランド（Ｖｓｓ）端子、（４）は出力ドライバー回路、
（５）は他の内部回路である。
られており、第３図はその一例として示す従来の半導体
記憶装置の出力回路図である。図において、（１）は電
源（Ｖ Ｄ Ｄ）端子、（２）は出力端子、（３）はグ
ランド（Ｖｓｓ）端子、（４）は出力ドライバー回路、
（５）は他の内部回路である。
また、Ｑ、 、Ｑｔ 、Ｑ３ 、Ｑ、 、Ｑ８ 、Ｑ６
は出力ドライバー回路を構成するｎ型電界効果トランジ
スタ［有］下ｎ−ＦＥＴと称す）、Ｄ、Ｄは読み出しデ
ータ信号、Ｖｌ、Ｖ、はｎＦＥＴＱｌ、Ｑｔのゲート電
位である。
は出力ドライバー回路を構成するｎ型電界効果トランジ
スタ［有］下ｎ−ＦＥＴと称す）、Ｄ、Ｄは読み出しデ
ータ信号、Ｖｌ、Ｖ、はｎＦＥＴＱｌ、Ｑｔのゲート電
位である。
第４図は第３図の従来の半導体記憶装置の各部波形図で
、（ａ）は外部入力信号によって流れる電源電流波形、
（ｂ）は各ｎ−ＦＥＴのＧＮＤ ［位を示し、（Ｃ）は
ｎ−ＦＥＴ：Ｑ！のゲートソース間の電位差を示し、（
ｄ）は電位差（Ｃ）によって発生する出力リーク電流波
形を示す。いま、Ｑｔのゲート電位Ｖ、が低レベル（以
下、単にゞＬ夕と称す） Ｑｔのゲート電位ｖ２が高
レベル（以下単に％Ｈ”と称す）のとき出力はｔ″とな
り、そのレベルはグランドＶ８Ｓ１のレベルとなり、ｖ
Ｓ８１を他のＶｓｓと分離することで、内部回路が動作
して第４図（ａ）のような電流が流れても、Ｖｓｓｌの
レベルは他の内部回路（５）のグランドＶＳ８４からの
ノイズを受けに＜＜、ノイズを軽減できる。
、（ａ）は外部入力信号によって流れる電源電流波形、
（ｂ）は各ｎ−ＦＥＴのＧＮＤ ［位を示し、（Ｃ）は
ｎ−ＦＥＴ：Ｑ！のゲートソース間の電位差を示し、（
ｄ）は電位差（Ｃ）によって発生する出力リーク電流波
形を示す。いま、Ｑｔのゲート電位Ｖ、が低レベル（以
下、単にゞＬ夕と称す） Ｑｔのゲート電位ｖ２が高
レベル（以下単に％Ｈ”と称す）のとき出力はｔ″とな
り、そのレベルはグランドＶ８Ｓ１のレベルとなり、ｖ
Ｓ８１を他のＶｓｓと分離することで、内部回路が動作
して第４図（ａ）のような電流が流れても、Ｖｓｓｌの
レベルは他の内部回路（５）のグランドＶＳ８４からの
ノイズを受けに＜＜、ノイズを軽減できる。
しかしながら、ゲート電位Ｖ、、Ｖ、がゞＬ〃レベルで
ある時、出力は高インピーダンス状態となるのであるが
、ゲート電位Ｖ１． Ｖ、のゞＬルベルが他の内部回路
（５）のグランドＶｓｓ４からのノイズをうけ、出力最
終段のグランドＶｓｓｌ と異なる位相でＶｌ、 Ｖ、
Ｒ： ノイズがのるため、ｎ−）；’ＥＴ Ｑｌ、 Ｑ
、のゲート、ソース間に（Ｃ）に示すような電位差が生
じ、その結果、リーク電流波形（ｄ）のような出力リー
クが発生する。このノイズの大きさはグランド配線長に
大きく依存する。
ある時、出力は高インピーダンス状態となるのであるが
、ゲート電位Ｖ１． Ｖ、のゞＬルベルが他の内部回路
（５）のグランドＶｓｓ４からのノイズをうけ、出力最
終段のグランドＶｓｓｌ と異なる位相でＶｌ、 Ｖ、
Ｒ： ノイズがのるため、ｎ−）；’ＥＴ Ｑｌ、 Ｑ
、のゲート、ソース間に（Ｃ）に示すような電位差が生
じ、その結果、リーク電流波形（ｄ）のような出力リー
クが発生する。このノイズの大きさはグランド配線長に
大きく依存する。
従来の半導体記憶装置は以上のように構成されていたの
で、出力が高インピーダンス状態において電源電流が流
れる時に、出力ドライバー回路のｎ−ＦＥＴのグランド
レベルに差が生じ、出力最終段のｎ−ＦＥＴのゲート、
ソース間の電位差によって出力リークが発生するという
問題があり、又、この出力リーク発生の原因となるノイ
ズの大きさはグランド配線長にも大きく影響する。そし
て、このノイズは電源電流が流れるときに発生する周波
数成分をもった高周波ノイズである。いま、グランド配
線の単位長さ当りのインダクタンスをＬｓ。
で、出力が高インピーダンス状態において電源電流が流
れる時に、出力ドライバー回路のｎ−ＦＥＴのグランド
レベルに差が生じ、出力最終段のｎ−ＦＥＴのゲート、
ソース間の電位差によって出力リークが発生するという
問題があり、又、この出力リーク発生の原因となるノイ
ズの大きさはグランド配線長にも大きく影響する。そし
て、このノイズは電源電流が流れるときに発生する周波
数成分をもった高周波ノイズである。いま、グランド配
線の単位長さ当りのインダクタンスをＬｓ。
単位長さ当りの抵抗をＲｓとするとグランド配線に流れ
る過渡電流をｉとすると、発生する単位長さ当りのノイ
ズの大きさ：ｖＮは、 で表わせる。ここで、抵抗成分Ｒｓによる効果はインダ
クタンス成分Ｌｓによる効果に比べ大変小さくなり無視
できる。配線のインダクタンスの大きさは長さに比例す
るため、グランド配線をＶｓｓパッドから引き延ばしす
ぎると、ノイズが大きくなり、より出力リークが発生し
やすくなってしまう。
る過渡電流をｉとすると、発生する単位長さ当りのノイ
ズの大きさ：ｖＮは、 で表わせる。ここで、抵抗成分Ｒｓによる効果はインダ
クタンス成分Ｌｓによる効果に比べ大変小さくなり無視
できる。配線のインダクタンスの大きさは長さに比例す
るため、グランド配線をＶｓｓパッドから引き延ばしす
ぎると、ノイズが大きくなり、より出力リークが発生し
やすくなってしまう。
この発明は上記のような問題点を解決するためになされ
たもので、出力が高インピーダンスのとき出力ドライバ
ー回路のノイズを軽減し、出力リークの発生を防ぎ、よ
り安定な出力回路を得ることを目的としている。
たもので、出力が高インピーダンスのとき出力ドライバ
ー回路のノイズを軽減し、出力リークの発生を防ぎ、よ
り安定な出力回路を得ることを目的としている。
この発明に係る半導体記憶装置の出力回路は出力ドライ
バー回路の電源、グランドと、他の内部回路の電源、グ
ランドを独立に電源端子より配線するとともに、電源端
子からの配線長を極力短かくしたものである。
バー回路の電源、グランドと、他の内部回路の電源、グ
ランドを独立に電源端子より配線するとともに、電源端
子からの配線長を極力短かくしたものである。
この発明における出力ドライバーと他の内部回路の配線
分離は出力ドライバーのグランドレベルが同相のノイズ
を受けることとなり、又、配線を短かくすることは、こ
のノイズを軽減する。
分離は出力ドライバーのグランドレベルが同相のノイズ
を受けることとなり、又、配線を短かくすることは、こ
のノイズを軽減する。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の半導体記憶装置の出力回路図で、図中、
同一符号は前記従来例のものと同一、又は相当部分を示
す。図において、出力ドライバー回路（４）と他の内部
回路（５）の電源は電源端子（１）よりそれぞれ独立に
配線され、又、グランド配線ＶＳＳＩ 〜Ｖｓｓ３ ト
Ｖｓ Ｓ ４ モ、クランド端子（３）ヨリそれぞれ独
立に配線されている。又、出力ドライバー回路（４）は
グランド端子（３）の近くに構成し、配線長さを短か（
している。
図はこの発明の半導体記憶装置の出力回路図で、図中、
同一符号は前記従来例のものと同一、又は相当部分を示
す。図において、出力ドライバー回路（４）と他の内部
回路（５）の電源は電源端子（１）よりそれぞれ独立に
配線され、又、グランド配線ＶＳＳＩ 〜Ｖｓｓ３ ト
Ｖｓ Ｓ ４ モ、クランド端子（３）ヨリそれぞれ独
立に配線されている。又、出力ドライバー回路（４）は
グランド端子（３）の近くに構成し、配線長さを短か（
している。
第２図は第１図の出力回路の各部波形図で、電源電流（
ａ）が流れたときの各グランドの電位（ｂ）、ｎ−ＦＥ
ＴＱｚのゲート・ソース間電位差（Ｃ）、出力リーク電
流（ｄ）を現わしたものである。この発明の出力回路は
出力ドライバー回路と他の内部回路を独立に配線してい
るため、出力ドライバー回路（４）のｎ ＦＥ ’ｌ
Ｑ２− Ｑ４− Ｑ６ （Ｄ ”） −スｍ位Ｖｓｓ
１． Ｖｓｓ ２゜Ｖｓｓ３は同レベルになる。よっ
て、ｎ−ＦＥＴＱ、のゲートの電位Ｖｌ−Ｑｌのゲート
の電位ｖ２がともにゞＬ夕のとき、すなわち、出力が高
インピーダンスとなるときのＶ、、Ｖ、のゞＬルベルと
、最に段のグランドＶｓｓ１は第２図（ｂ）のように同
一の電位となって、ｎ−Ｆ ＥＴ Ｑｓ 、 Ｑｌのゲ
ート、ソース間に電位差を生じ難（する。又、出力ドラ
イバー回路（４）をグランド端子（３）の近くに描成し
配線長を短かくすることによって、出力ドライバー回路
（４）のグランド配線Ｖｓｓにのるノイズを軽減する。
ａ）が流れたときの各グランドの電位（ｂ）、ｎ−ＦＥ
ＴＱｚのゲート・ソース間電位差（Ｃ）、出力リーク電
流（ｄ）を現わしたものである。この発明の出力回路は
出力ドライバー回路と他の内部回路を独立に配線してい
るため、出力ドライバー回路（４）のｎ ＦＥ ’ｌ
Ｑ２− Ｑ４− Ｑ６ （Ｄ ”） −スｍ位Ｖｓｓ
１． Ｖｓｓ ２゜Ｖｓｓ３は同レベルになる。よっ
て、ｎ−ＦＥＴＱ、のゲートの電位Ｖｌ−Ｑｌのゲート
の電位ｖ２がともにゞＬ夕のとき、すなわち、出力が高
インピーダンスとなるときのＶ、、Ｖ、のゞＬルベルと
、最に段のグランドＶｓｓ１は第２図（ｂ）のように同
一の電位となって、ｎ−Ｆ ＥＴ Ｑｓ 、 Ｑｌのゲ
ート、ソース間に電位差を生じ難（する。又、出力ドラ
イバー回路（４）をグランド端子（３）の近くに描成し
配線長を短かくすることによって、出力ドライバー回路
（４）のグランド配線Ｖｓｓにのるノイズを軽減する。
尚、上記実施例においては最終段トランジスタにｎ−Ｆ
ＥＴを使用した場合について説明したが、Ｐ型電界効果
トランジスタ（Ｐ−ＦＥＴ）を使用した場合、及び、ｎ
−ＦＥＴとＰ−ＦＥＴを複合した場合も同様である。
ＥＴを使用した場合について説明したが、Ｐ型電界効果
トランジスタ（Ｐ−ＦＥＴ）を使用した場合、及び、ｎ
−ＦＥＴとＰ−ＦＥＴを複合した場合も同様である。
以上のようにこの発明によれば、出力ドライバー回路の
最終段とその前段の電源を他の内部回路の電源と独立に
電源端子より配線することにより、出力が高インピーダ
ンス状態での他の内部回路が動作することによる電源ノ
イズの影智を受けた出力リーク電流を低減することが可
能となり、又、出力ドライバー回路をグランド端子付近
に構成することによって、グランド配線を短かくでき、
ノイズをより低減することができる。
最終段とその前段の電源を他の内部回路の電源と独立に
電源端子より配線することにより、出力が高インピーダ
ンス状態での他の内部回路が動作することによる電源ノ
イズの影智を受けた出力リーク電流を低減することが可
能となり、又、出力ドライバー回路をグランド端子付近
に構成することによって、グランド配線を短かくでき、
ノイズをより低減することができる。
第１図はこの発明の一実施例を示す半導体記憶装置の出
力回路図、第２図は第１図の回路の電源電流が流れた時
の出力ドライバー回路の各グランド電位、ｎ−ＦＥＴＱ
、のゲート、ソース間電位差、出力リーク電流の各波形
図、第３図は従来の半導体記憶装置の出力回路図、第４
図は第３図の出力回路の電源電流が流れた時の出力ドラ
イバー回路の各グランド電位、ｎ−ＦＥＴＱ、のゲート
、ソース間の電位差、出力リーク電流の各波形図である
。 図において、（１）は電源（ＶＤＤ）端子、（２）は出
力端子、（３）はグランド（Ｖｓｓ）端子、（４）は出
力ドライバーｌ路、（５）は他の内部回路、また、Ｄ、
Ｄは読み出しデータ信号、Ｑ、、 Ｑ、、Ｑ、、 Ｑ、
、 Ｑ、、 Ｑ、は出力ドライバー回路を構成するｎ−
ＦＥＴ 、 Ｖｓｓ １．ＶＳＳ２゜Ｖｓｓ３は出力ド
ライバー回路のグランド電位、ＶＳ８４は他の内部回路
のグランド電位、Ｖｌ、 Ｖ、はｎ −Ｆ ＥＴＱｌ−
Ｑ＊のゲート電位を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
力回路図、第２図は第１図の回路の電源電流が流れた時
の出力ドライバー回路の各グランド電位、ｎ−ＦＥＴＱ
、のゲート、ソース間電位差、出力リーク電流の各波形
図、第３図は従来の半導体記憶装置の出力回路図、第４
図は第３図の出力回路の電源電流が流れた時の出力ドラ
イバー回路の各グランド電位、ｎ−ＦＥＴＱ、のゲート
、ソース間の電位差、出力リーク電流の各波形図である
。 図において、（１）は電源（ＶＤＤ）端子、（２）は出
力端子、（３）はグランド（Ｖｓｓ）端子、（４）は出
力ドライバーｌ路、（５）は他の内部回路、また、Ｄ、
Ｄは読み出しデータ信号、Ｑ、、 Ｑ、、Ｑ、、 Ｑ、
、 Ｑ、、 Ｑ、は出力ドライバー回路を構成するｎ−
ＦＥＴ 、 Ｖｓｓ １．ＶＳＳ２゜Ｖｓｓ３は出力ド
ライバー回路のグランド電位、ＶＳ８４は他の内部回路
のグランド電位、Ｖｌ、 Ｖ、はｎ −Ｆ ＥＴＱｌ−
Ｑ＊のゲート電位を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 出力が外部入力信号と内部制御信号との組合せにより制
御できる半導体集積回路の出力ドライバー回路の最終段
と、この出力ドライバー回路の最終段の前段の電源を他
の内部回路の電源と独立に配線し、かつ、前記出力ドラ
イバー回路の最終段のグランドと、前記出力ドライバー
回路の最終段の前段のグランドをグランド端子付近に構
成したことを特徴とする半導体記憶装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251089A JPH0298213A (ja) | 1988-10-04 | 1988-10-04 | 半導体記憶装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251089A JPH0298213A (ja) | 1988-10-04 | 1988-10-04 | 半導体記憶装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298213A true JPH0298213A (ja) | 1990-04-10 |
Family
ID=17217476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251089A Pending JPH0298213A (ja) | 1988-10-04 | 1988-10-04 | 半導体記憶装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298213A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229340B1 (en) | 1998-07-15 | 2001-05-08 | Nec Corporation | Semiconductor integrated circuit |
| US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
-
1988
- 1988-10-04 JP JP63251089A patent/JPH0298213A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229340B1 (en) | 1998-07-15 | 2001-05-08 | Nec Corporation | Semiconductor integrated circuit |
| US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
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