JPH04266216A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH04266216A JPH04266216A JP3026984A JP2698491A JPH04266216A JP H04266216 A JPH04266216 A JP H04266216A JP 3026984 A JP3026984 A JP 3026984A JP 2698491 A JP2698491 A JP 2698491A JP H04266216 A JPH04266216 A JP H04266216A
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- JP
- Japan
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- channel mos
- mos transistor
- gate
- drain
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000000630 rising effect Effects 0.000 abstract description 3
- 230000004069 differentiation Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はレベル変換回路に関し、
特に同一基板上に設けられた半導体集積回路より構成さ
れＣＭＯＳレベルの信号を入力しＥＣＬレベルの信号に
変換するレベル変換回路に関する。
特に同一基板上に設けられた半導体集積回路より構成さ
れＣＭＯＳレベルの信号を入力しＥＣＬレベルの信号に
変換するレベル変換回路に関する。
【０００２】
【従来の技術】ＣＭＯＳの論理振幅は通常５Ｖであり、
ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉ
ｃ）の論理レベルは−０．９Ｖ，−１．７Ｖである。同
一基板上の半導体集積回路によりＣＭＯＳの論理レベル
をＥＣＬの論理レベルに変換する回路として従来、図３
に示す回路がある。同図において、ＶＳＳに流れる定電
流源１と；ソースを定電流源１へ、ゲートを入力端子２
０に接続したＮチャネルＭＯＳトランジスタ２と；ソー
スをＶＤＤへ、ゲートを入力端子２０へ、ドレインをＮ
チャネルＭＯＳトランジスタ２のドレインへ接続したＰ
チャネルＭＯＳトランジスタ３と；ゲートとドレインを
ＮチャネルＭＯＳトランジスタ２のドレインに、ソース
をＶＤＤに接続したＰチャネルＭＯＳトランジスタ４と
；ゲートをＮチャネルＭＯＳトランジスタ２のドレイン
へ、ドレインを出力端子２１に、ソースをＶＤＤに接続
したＰチャネルＭＯＳトランジスタ５と；出力端子２１
とＶＥＥ電源の間に接続された負荷抵抗器６とで構成さ
れていた。
ＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌｏｇｉ
ｃ）の論理レベルは−０．９Ｖ，−１．７Ｖである。同
一基板上の半導体集積回路によりＣＭＯＳの論理レベル
をＥＣＬの論理レベルに変換する回路として従来、図３
に示す回路がある。同図において、ＶＳＳに流れる定電
流源１と；ソースを定電流源１へ、ゲートを入力端子２
０に接続したＮチャネルＭＯＳトランジスタ２と；ソー
スをＶＤＤへ、ゲートを入力端子２０へ、ドレインをＮ
チャネルＭＯＳトランジスタ２のドレインへ接続したＰ
チャネルＭＯＳトランジスタ３と；ゲートとドレインを
ＮチャネルＭＯＳトランジスタ２のドレインに、ソース
をＶＤＤに接続したＰチャネルＭＯＳトランジスタ４と
；ゲートをＮチャネルＭＯＳトランジスタ２のドレイン
へ、ドレインを出力端子２１に、ソースをＶＤＤに接続
したＰチャネルＭＯＳトランジスタ５と；出力端子２１
とＶＥＥ電源の間に接続された負荷抵抗器６とで構成さ
れていた。
【０００３】いま、入力端子２０の電圧がＶＤＤ（０Ｖ
）のとき、ＰチャネルＭＯＳトランジスタ３がＯＦＦ、
ＮチャネルＭＯＳトランジスタ２がＯＮとなり、定電流
源１の定電流がＰチャネルＭＯＳトランジスタ４に流れ
る。ＰチャネルＭＯＳトランジスタ４と５はいわゆるカ
レントミラー回路を構成するので、ＰチャネルＭＯＳト
ランジスタ４に流れる電流と同じ値の電流がＰチャネル
ＭＯＳトランジスタ５に流れる。負荷抵抗器６の抵抗値
を５０Ω，ＶＥＥの電圧を−１．７Ｖに設定すると、定
電流源１で発生する電流値が１６ｍＡであれは、負荷抵
抗６で生じる電圧降下は０．８Ｖとなる。よって出力端
子２１の電圧は−０．９Ｖである。次に入力端子２０が
ＶＳＳ（−５Ｖ）のとき、ＮチャネルＭＯＳトランジス
タ２はＯＦＦとなり、電流は負荷抵抗器６に流れないの
で、出力端子２１は−１．７Ｖ（ＶＥＥ）となる。
）のとき、ＰチャネルＭＯＳトランジスタ３がＯＦＦ、
ＮチャネルＭＯＳトランジスタ２がＯＮとなり、定電流
源１の定電流がＰチャネルＭＯＳトランジスタ４に流れ
る。ＰチャネルＭＯＳトランジスタ４と５はいわゆるカ
レントミラー回路を構成するので、ＰチャネルＭＯＳト
ランジスタ４に流れる電流と同じ値の電流がＰチャネル
ＭＯＳトランジスタ５に流れる。負荷抵抗器６の抵抗値
を５０Ω，ＶＥＥの電圧を−１．７Ｖに設定すると、定
電流源１で発生する電流値が１６ｍＡであれは、負荷抵
抗６で生じる電圧降下は０．８Ｖとなる。よって出力端
子２１の電圧は−０．９Ｖである。次に入力端子２０が
ＶＳＳ（−５Ｖ）のとき、ＮチャネルＭＯＳトランジス
タ２はＯＦＦとなり、電流は負荷抵抗器６に流れないの
で、出力端子２１は−１．７Ｖ（ＶＥＥ）となる。
【０００４】以上のように入力端子２０が０Ｖのとき出
力端子２１は−０．９Ｖに、また−−５Ｖのとき−１．
７Ｖとなり、ＣＭＯＳレベルをＥＣＬレベルに変換する
ことができる。なお、この例ではＶＤＤを０Ｖ，ＶＳＳ
を−５Ｖとして、ＣＭＯＳの論理振幅５Ｖを得ている。
力端子２１は−０．９Ｖに、また−−５Ｖのとき−１．
７Ｖとなり、ＣＭＯＳレベルをＥＣＬレベルに変換する
ことができる。なお、この例ではＶＤＤを０Ｖ，ＶＳＳ
を−５Ｖとして、ＣＭＯＳの論理振幅５Ｖを得ている。
【０００５】
【発明が解決しようとする課題】この従来のレベル変換
回路では、ＰチャネルＭＯＳトランジスタに大電流（例
えば１６ｍＡ）を流すため、トランジスタのサイズを大
とする必要がある。
回路では、ＰチャネルＭＯＳトランジスタに大電流（例
えば１６ｍＡ）を流すため、トランジスタのサイズを大
とする必要がある。
【０００６】飽和領域でのＭＯＳトランジスタの電流−
電圧式は次式のように表わせる。
電圧式は次式のように表わせる。
【０００７】
ＩＤ ＝（１／２）・μＣＯＸ・（Ｗ／Ｌ）・（Ｖ
Ｇ −ＶＴ ）２ ここでＩＤ はドレイン電流、μ，Ｃｏｘは定数、
（Ｗ／Ｌ）はＭＯＳトランジスタのゲートの幅と長さの
比、ＶＧ はゲート電圧、ＶＴはしきい値である。通常
、（１／２）・μＣＯＸは１０μＡ／Ｖ２，ＶＧ −Ｖ
Ｔ ＝２Ｖであるので、ＩＤ ＝１６ｍＡのとき、Ｗ／
Ｌ＝４００程度となり、きわめて大きなトランジスタサ
イズが必要である。また、ＰチャネルＭＯＳトランジス
タの移動度はＮチャネルＭＯＳトランジスタの１／３程
度であり、従来のレベル変換回路はＰチャネルＭＯＳト
ランジスタで構成されているので、トランジスタサイズ
を小とすることができない。
Ｇ −ＶＴ ）２ ここでＩＤ はドレイン電流、μ，Ｃｏｘは定数、
（Ｗ／Ｌ）はＭＯＳトランジスタのゲートの幅と長さの
比、ＶＧ はゲート電圧、ＶＴはしきい値である。通常
、（１／２）・μＣＯＸは１０μＡ／Ｖ２，ＶＧ −Ｖ
Ｔ ＝２Ｖであるので、ＩＤ ＝１６ｍＡのとき、Ｗ／
Ｌ＝４００程度となり、きわめて大きなトランジスタサ
イズが必要である。また、ＰチャネルＭＯＳトランジス
タの移動度はＮチャネルＭＯＳトランジスタの１／３程
度であり、従来のレベル変換回路はＰチャネルＭＯＳト
ランジスタで構成されているので、トランジスタサイズ
を小とすることができない。
【０００８】前述のように、トランジスタのサイズが大
となると、トランジスタのゲート容量およびソース・ド
レインの拡散容量が大となり、これらの容量によりスイ
ッチングスピードが劣化し、出力電圧の立上り時間が大
きくなる。
となると、トランジスタのゲート容量およびソース・ド
レインの拡散容量が大となり、これらの容量によりスイ
ッチングスピードが劣化し、出力電圧の立上り時間が大
きくなる。
【０００９】図４は各部の動作波形を示した図で、同図
（ａ）は入力端子２０の電圧波形、同図（ｂ）はＰチャ
ネルＭＯＳトランジスタ５のゲートの電圧波形、同図（
ｃ）は出力端子２１の電圧波形である。図４（ｂ）に示
すように、ＰチャネルＭＯＳトランジスタ４と５のサイ
ズが大のため、電流がＯＮとなる時、すなわち、波形の
立下り時の波形が劣化している。一方、電流がＯＦＦと
なる時、すなわち波形の立上り時の波形はＰチャネルＭ
ＯＳトランジスタ３のサイズが小であるので劣化しない
。よって、図４（ｃ）に示すように波形の立上り時に遅
延時間が大となるため、高速で外部回路とのデータの受
け渡しができないという欠点があった。
（ａ）は入力端子２０の電圧波形、同図（ｂ）はＰチャ
ネルＭＯＳトランジスタ５のゲートの電圧波形、同図（
ｃ）は出力端子２１の電圧波形である。図４（ｂ）に示
すように、ＰチャネルＭＯＳトランジスタ４と５のサイ
ズが大のため、電流がＯＮとなる時、すなわち、波形の
立下り時の波形が劣化している。一方、電流がＯＦＦと
なる時、すなわち波形の立上り時の波形はＰチャネルＭ
ＯＳトランジスタ３のサイズが小であるので劣化しない
。よって、図４（ｃ）に示すように波形の立上り時に遅
延時間が大となるため、高速で外部回路とのデータの受
け渡しができないという欠点があった。
【００１０】
【課題を解決するための手段】本発明のレベル変換回路
は、同一基板上に設けられた半導体集積回路により構成
されＣＭＯＳレベルの信号を入力しＥＣＬレベルの信号
に変換するレベル変換回路において；ＶＳＳ電源に接続
した定電流源と；ソースを前記定電流源に接続し、ゲー
トを入力端子に接続した第１のＮチャネルＭＯＳトラン
ジスタと；ソースをＶＤＤ電源に接続し、ゲートを前記
入力端子に接続し、ドレインを前記第１のＮチャネルＭ
ＯＳトランジスタのドレインに接続した第１のＰチャネ
ルＭＯＳトランジスタと；ゲート及びドレインを前記第
１のＮチャネルＭＯＳトランジスタのドレインに接続し
、ソースをＶＤＤ電源に接続した第２のＰチャネルＭＯ
Ｓトランジスタと；ゲートを前記第２のＰチャネルＭＯ
Ｓトランジスタのゲート及びドレインに接続し、ソース
をＶＤＤ電源に接続し、ドレインを第１の抵抗器を介し
てＶＥＥ電源に接続された出力端子に接続した第３のＰ
チャネルＭＯＳトランジスタと；前記入力端子へ入力さ
れた信号波形を微分し、この微分出力波形を前記第１の
ＮチャネルＭＯＳトランジスタと前記第１及び第２のＰ
チャネルＭＯＳトランジスタによる前記第３のＰチャネ
ルＭＯＳトランジスタのゲート制御信号波形に重畳する
微分重畳回路とを有する。
は、同一基板上に設けられた半導体集積回路により構成
されＣＭＯＳレベルの信号を入力しＥＣＬレベルの信号
に変換するレベル変換回路において；ＶＳＳ電源に接続
した定電流源と；ソースを前記定電流源に接続し、ゲー
トを入力端子に接続した第１のＮチャネルＭＯＳトラン
ジスタと；ソースをＶＤＤ電源に接続し、ゲートを前記
入力端子に接続し、ドレインを前記第１のＮチャネルＭ
ＯＳトランジスタのドレインに接続した第１のＰチャネ
ルＭＯＳトランジスタと；ゲート及びドレインを前記第
１のＮチャネルＭＯＳトランジスタのドレインに接続し
、ソースをＶＤＤ電源に接続した第２のＰチャネルＭＯ
Ｓトランジスタと；ゲートを前記第２のＰチャネルＭＯ
Ｓトランジスタのゲート及びドレインに接続し、ソース
をＶＤＤ電源に接続し、ドレインを第１の抵抗器を介し
てＶＥＥ電源に接続された出力端子に接続した第３のＰ
チャネルＭＯＳトランジスタと；前記入力端子へ入力さ
れた信号波形を微分し、この微分出力波形を前記第１の
ＮチャネルＭＯＳトランジスタと前記第１及び第２のＰ
チャネルＭＯＳトランジスタによる前記第３のＰチャネ
ルＭＯＳトランジスタのゲート制御信号波形に重畳する
微分重畳回路とを有する。
【００１１】また、上記構成において、前記微分重畳回
路が、入力を前記入力端子に接続した第１のＭＯＳイン
バータと；前記第１のＭＯＳインバータの出力及びＶＤ
Ｄ電源間にコンデンサと第２の抵抗器とを直列接続した
微分回路と；入力を前記微分回路の前記コンデンサと前
記第２の抵抗器との接続点に接続した第２のＭＯＳイン
バータと；ゲートを前記第２のＭＯＳインバータの出力
に接続し、ソースをＶＳＳ電源に接続し、ドレインを前
記第３のＰチャネルＭＯＳトランジスタのゲートに接続
した第２のＮチャネルＭＯＳトランジスタとからなる構
成とすることもできる。
路が、入力を前記入力端子に接続した第１のＭＯＳイン
バータと；前記第１のＭＯＳインバータの出力及びＶＤ
Ｄ電源間にコンデンサと第２の抵抗器とを直列接続した
微分回路と；入力を前記微分回路の前記コンデンサと前
記第２の抵抗器との接続点に接続した第２のＭＯＳイン
バータと；ゲートを前記第２のＭＯＳインバータの出力
に接続し、ソースをＶＳＳ電源に接続し、ドレインを前
記第３のＰチャネルＭＯＳトランジスタのゲートに接続
した第２のＮチャネルＭＯＳトランジスタとからなる構
成とすることもできる。
【００１２】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１３】図１は本発明の一実施例の回路図であり、
同一基板上に設けられた半導体集積回路より構成される
。定電流源１、ＮチャネルＭＯＳトランジスタ２、Ｐチ
ャネルＭＯＳトランジスタ３，４，５、負荷抵抗器６の
構成は図３と同じである。図１が図３と異なる点は、入
力端子２０からの入力信号をインバータ７で反転し、そ
の出力をコンデンサ８と抵抗器９で構成される微分回路
に入力して微分し、その微分波形をインバータ１０で反
転してＮチャネルＭＯＳトランジスタ１１のゲートに印
加し、ＮチャネルＭＯＳトランジスタ１１のドレインを
ＰチャネルＭＯＳトランジスタのゲートへ、ソースをＶ
ＳＳ電源へ接続している構成が追加されている点にある
。
同一基板上に設けられた半導体集積回路より構成される
。定電流源１、ＮチャネルＭＯＳトランジスタ２、Ｐチ
ャネルＭＯＳトランジスタ３，４，５、負荷抵抗器６の
構成は図３と同じである。図１が図３と異なる点は、入
力端子２０からの入力信号をインバータ７で反転し、そ
の出力をコンデンサ８と抵抗器９で構成される微分回路
に入力して微分し、その微分波形をインバータ１０で反
転してＮチャネルＭＯＳトランジスタ１１のゲートに印
加し、ＮチャネルＭＯＳトランジスタ１１のドレインを
ＰチャネルＭＯＳトランジスタのゲートへ、ソースをＶ
ＳＳ電源へ接続している構成が追加されている点にある
。
【００１４】図２は本実施例のレベル変換回路の各部の
動作波形を示した図で、（ａ）は入力端子２０の電圧波
形、（ｂ）はＰチャネルＭＯＳトランジスタ５のゲート
電圧波形、（ｃ）は出力端子２１の電圧波形、（ｄ）は
インバータ７の出力波形、（ｅ）はコンデンサ８と抵抗
器９で構成される微分回路の出力波形、（ｆ）はインバ
ータ１０の出力波形である。
動作波形を示した図で、（ａ）は入力端子２０の電圧波
形、（ｂ）はＰチャネルＭＯＳトランジスタ５のゲート
電圧波形、（ｃ）は出力端子２１の電圧波形、（ｄ）は
インバータ７の出力波形、（ｅ）はコンデンサ８と抵抗
器９で構成される微分回路の出力波形、（ｆ）はインバ
ータ１０の出力波形である。
【００１５】今、同図（ａ）において−５Ｖから０Ｖに
波形が立上がった時、インバータ７の出力（ｄ）は立下
りの波形になる。コンデンサ８と抵抗器９で構成される
微分回路の出力は（ｅ）に示すような微分パルスが得ら
れる。この波形はインバータ１０により反転されて（ｆ
）の波形になる。ＮチャネルＭＯＳトランジスタ１１は
ゲート電圧が０Ｖの時ＯＮとなるので、この時間内（微
分パルス発生時間内）にＰチャネルＭＯＳトランジスタ
５のゲート電圧（ｂ）が低下する。この結果、出力の波
形（ｃ）の立上り波形が改善されることになる。例えば
、従来最高動作周波数が１００ＭＨｚ程度だったものが
、２００ＭＨｚでも動作可能となる。なお、同図（ｂ）
，（ｃ）において、図４（ｂ），（ｃ）における従来回
路の波形を比較のための点線で示した。また、コンデン
サ８と抵抗器９のそれぞれの値は、図２（ｆ）の波形が
得られる様に設定すればよい。
波形が立上がった時、インバータ７の出力（ｄ）は立下
りの波形になる。コンデンサ８と抵抗器９で構成される
微分回路の出力は（ｅ）に示すような微分パルスが得ら
れる。この波形はインバータ１０により反転されて（ｆ
）の波形になる。ＮチャネルＭＯＳトランジスタ１１は
ゲート電圧が０Ｖの時ＯＮとなるので、この時間内（微
分パルス発生時間内）にＰチャネルＭＯＳトランジスタ
５のゲート電圧（ｂ）が低下する。この結果、出力の波
形（ｃ）の立上り波形が改善されることになる。例えば
、従来最高動作周波数が１００ＭＨｚ程度だったものが
、２００ＭＨｚでも動作可能となる。なお、同図（ｂ）
，（ｃ）において、図４（ｂ），（ｃ）における従来回
路の波形を比較のための点線で示した。また、コンデン
サ８と抵抗器９のそれぞれの値は、図２（ｆ）の波形が
得られる様に設定すればよい。
【００１６】なお、ＮチャンネルＭＯＳトランジスタ１
１は、ＰチャネルＭＯＳトランジスタ３と同様に大電流
をＯＮ，ＯＦＦする必要はないので、トランジスタサイ
ズを大きくする必要はない。
１は、ＰチャネルＭＯＳトランジスタ３と同様に大電流
をＯＮ，ＯＦＦする必要はないので、トランジスタサイ
ズを大きくする必要はない。
【００１７】
【発明の効果】以上説明したように本発明は、入力波形
を微分し、その微分時間に出力トランジスタのゲートと
ＶＳＳ電源間に挿入したＮチャネルＭＯＳトランジスタ
をＯＮさせることにより、出力トランジスタの立上り波
形を改善し、高速で外部回路とのデータの受け渡しが可
能となる効果を有する。
を微分し、その微分時間に出力トランジスタのゲートと
ＶＳＳ電源間に挿入したＮチャネルＭＯＳトランジスタ
をＯＮさせることにより、出力トランジスタの立上り波
形を改善し、高速で外部回路とのデータの受け渡しが可
能となる効果を有する。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作波形図である。
【図３】従来のレベル変換回路の回路図である。
【図４】図３の回路の動作波形図である。
１ 定電流源
２，１１ ＮチャネルＭＯＳトランジスタ３，４
，５ ＰチャネルＭＯＳトランジスタ６
負荷抵抗器 ７，１０ インバータ ８ コンデンサ ９ 抵抗器 ２０ 入力端子 ２１ 出力端子
，５ ＰチャネルＭＯＳトランジスタ６
負荷抵抗器 ７，１０ インバータ ８ コンデンサ ９ 抵抗器 ２０ 入力端子 ２１ 出力端子
Claims (2)
- 【請求項１】 同一基板上に設けられた半導体集積回
路により構成されＣＭＯＳレベルの信号を入力しＥＣＬ
レベルの信号に変換するレベル変換回路において；ＶＳ
Ｓ電源に接続した定電流源と；ソースを前記定電流源に
接続し、ゲートを入力端子に接続した第１のＮチャネル
ＭＯＳトランジスタと；ソースをＶＤＤ電源に接続し、
ゲートを前記入力端子に接続し、ドレインを前記第１の
ＮチャネルＭＯＳトランジスタのドレインに接続した第
１のＰチャネルＭＯＳトランジスタと；ゲート及びドレ
インを前記第１のＮチャネルＭＯＳトランジスタのドレ
インに接続し、ソースをＶＤＤ電源に接続した第２のＰ
チャネルＭＯＳトランジスタと；ゲートを前記第２のＰ
チャネルＭＯＳトランジスタのゲート及びドレインに接
続し、ソースをＶＤＤ電源に接続し、ドレインを第１の
抵抗器を介してＶＥＥ電源に接続された出力端子に接続
した第３のＰチャネルＭＯＳトランジスタと；前記入力
端子へ入力された信号波形を微分し、この微分出力波形
を前記第１のＮチャネルＭＯＳトランジスタと前記第１
及び第２のＰチャネルＭＯＳトランジスタによる前記第
３のＰチャネルＭＯＳトランジスタのゲート制御信号波
形に重畳する微分重畳回路とを有することを特徴とする
レベル変換回路。 - 【請求項２】 前記微分重畳回路が、入力を前記入力
端子に接続した第１のＭＯＳインバータと；前記第１の
ＭＯＳインバータの出力及びＶＤＤ電源間にコンデンサ
と第２の抵抗器とを直列接続した微分回路と；入力を前
記微分回路の前記コンデンサと前記第２の抵抗器との接
続点に接続した第２のＭＯＳインバータと；ゲートを前
記第２のＭＯＳインバータの出力に接続し、ソースをＶ
ＳＳ電源に接続し、ドレインを前記第３のＰチャネルＭ
ＯＳトランジスタのゲートに接続した第２のＮチャネル
ＭＯＳトランジスタとからなることを特徴とする請求項
１記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026984A JPH04266216A (ja) | 1991-02-21 | 1991-02-21 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026984A JPH04266216A (ja) | 1991-02-21 | 1991-02-21 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266216A true JPH04266216A (ja) | 1992-09-22 |
Family
ID=12208432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026984A Pending JPH04266216A (ja) | 1991-02-21 | 1991-02-21 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04266216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483189A (en) * | 1993-10-29 | 1996-01-09 | Sgs-Thomson Microelectronics S.R.L. | Input/output adapted to operate with low and high voltages |
-
1991
- 1991-02-21 JP JP3026984A patent/JPH04266216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483189A (en) * | 1993-10-29 | 1996-01-09 | Sgs-Thomson Microelectronics S.R.L. | Input/output adapted to operate with low and high voltages |
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