JPH0349316A - 信号レベル変換回路 - Google Patents
信号レベル変換回路Info
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- JPH0349316A JPH0349316A JP1185159A JP18515989A JPH0349316A JP H0349316 A JPH0349316 A JP H0349316A JP 1185159 A JP1185159 A JP 1185159A JP 18515989 A JP18515989 A JP 18515989A JP H0349316 A JPH0349316 A JP H0349316A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 32
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バイポーラ回路と相補型ＭＯＳトランジスタ
（以下、０ＭＯ３という）回路とを同一基板上に集積化
した、いわゆるＢ ！ ＣＭＯＳデバイスにおける信号
レベル変換回路に関するものである。
（以下、０ＭＯ３という）回路とを同一基板上に集積化
した、いわゆるＢ ！ ＣＭＯＳデバイスにおける信号
レベル変換回路に関するものである。
（従来の技術）
従来、Ｂｉ ＣＭＯＳデバイス技術を利用し、消費電力
が大きいが、動作速度の速いエミッタ結合ロジック（ｅ
ｍｍｉｔｔｅｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ ：以下
、ＥＣＬという）回路と、比較的動作速度が遅いが、低
消費電力である０Ｍ０８回路とを組合せて、高速で低消
費電力特性を有する半導体集積回路が種々提案されてい
る。この０Ｍ０３回路及び２０１回路の一構成例を第２
図及び第３図に示す。
が大きいが、動作速度の速いエミッタ結合ロジック（ｅ
ｍｍｉｔｔｅｒ ｃｏｕｐｌｅｄ ｌｏｇｉｃ ：以下
、ＥＣＬという）回路と、比較的動作速度が遅いが、低
消費電力である０Ｍ０８回路とを組合せて、高速で低消
費電力特性を有する半導体集積回路が種々提案されてい
る。この０Ｍ０３回路及び２０１回路の一構成例を第２
図及び第３図に示す。
第２図は、従来の０Ｍ０３回路の一構成例を示す回路図
である。
である。
この０Ｍ０３回路は、Ｐチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯ３という）１とＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯ３という）２を有し、そのＰＭ
Ｏ３１とＮＭＯ３２が、電源電位ＶＤＤ （例えば、５
Ｖ）と接地電位ＧＮＤ（＝ＯＶ）との間に直列接続され
ている。この０Ｍ０３回路では、例えばＯＶから５ｖま
で変化する入力電圧Ｖ１１が入力されると、その入力電
圧Ｖ１１がＰＭＯ３１及びＮＭＯ３２で反転されて、５
■からＯＶに変化する出力電圧ＶＯ１が出力される。
（以下、ＰＭＯ３という）１とＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯ３という）２を有し、そのＰＭ
Ｏ３１とＮＭＯ３２が、電源電位ＶＤＤ （例えば、５
Ｖ）と接地電位ＧＮＤ（＝ＯＶ）との間に直列接続され
ている。この０Ｍ０３回路では、例えばＯＶから５ｖま
で変化する入力電圧Ｖ１１が入力されると、その入力電
圧Ｖ１１がＰＭＯ３１及びＮＭＯ３２で反転されて、５
■からＯＶに変化する出力電圧ＶＯ１が出力される。
第３図は、従来の２０１回路の一構成例を示す回路図で
ある。
ある。
この２０１回路は、差動増幅回路１０を有し、その差動
増幅回路１０の出力側に、出力トランジスタ２０及び抵
抗素子２１が接続されている。差動増幅回路１０は、一
対の入力トランジスタ１１゜１２、抵抗素子１３．１４
及び電流源１５を有し、それらが接地電位ＧＮＤと電源
電位ＶＥＥ （例えば、−５Ｖ）の間に接続されている
。
増幅回路１０の出力側に、出力トランジスタ２０及び抵
抗素子２１が接続されている。差動増幅回路１０は、一
対の入力トランジスタ１１゜１２、抵抗素子１３．１４
及び電流源１５を有し、それらが接地電位ＧＮＤと電源
電位ＶＥＥ （例えば、−５Ｖ）の間に接続されている
。
この２０１回路では、例えば−０，９Ｖ〜−１゜７■ま
で変化する入力電圧ＶＩ２が入力トランジスタ１１のベ
ースに入力されると、その入力電圧Ｖ１２が入力トラン
ジスタ１１．１２によって基準電圧ＶＲと比較され、そ
の両型圧の大小関係に応じて入力トランジスタ１１と１
２が相補的にオン、オフ動作する。すると、出力トラン
ジスタ２０がオン状態又はオフ状態となり、その出力ト
ランジスタ２０のエミッタから、例えば−０，９Ｖ〜−
１，７■に変化する出力電圧ＶＯ２が出力される。
で変化する入力電圧ＶＩ２が入力トランジスタ１１のベ
ースに入力されると、その入力電圧Ｖ１２が入力トラン
ジスタ１１．１２によって基準電圧ＶＲと比較され、そ
の両型圧の大小関係に応じて入力トランジスタ１１と１
２が相補的にオン、オフ動作する。すると、出力トラン
ジスタ２０がオン状態又はオフ状態となり、その出力ト
ランジスタ２０のエミッタから、例えば−０，９Ｖ〜−
１，７■に変化する出力電圧ＶＯ２が出力される。
以上のように、第２図に示す０Ｍ０３回路では、接地電
位ＧＮＤレベルから電源電位ＶＤＤレベルまでの大きな
論理振幅を必要とするが、第３図に示ｔＥＣＬ回路テハ
、−０，９Ｖ〜−１，７Ｖ程度の小ざな論理振幅で動作
する。そのため、同一基板上に０Ｍ０３回路と２０１回
路を混載したＢｉ ＣＭＯＳデバイスにおいては、その
０Ｍ０３回路と２０１回路との接続に、ＣＭＯＳレベル
からＥＣＬレベル、及びＥＣＬレベルからＣＭＯＳレベ
ルへの変換を行うための信号レベル変換回路が必要とな
る。従来の信号レベル変換回路の一構成例を第４図に示
す。
位ＧＮＤレベルから電源電位ＶＤＤレベルまでの大きな
論理振幅を必要とするが、第３図に示ｔＥＣＬ回路テハ
、−０，９Ｖ〜−１，７Ｖ程度の小ざな論理振幅で動作
する。そのため、同一基板上に０Ｍ０３回路と２０１回
路を混載したＢｉ ＣＭＯＳデバイスにおいては、その
０Ｍ０３回路と２０１回路との接続に、ＣＭＯＳレベル
からＥＣＬレベル、及びＥＣＬレベルからＣＭＯＳレベ
ルへの変換を行うための信号レベル変換回路が必要とな
る。従来の信号レベル変換回路の一構成例を第４図に示
す。
この信号レベル変換回路は、ＣＭＯ３回路３０から出力
されるＣＭＯＳレベルの電位を、Ｅ（Ｌレベルので電位
に変換する回路である。ＣＭＯ３回路３０の最終段には
、ＰＭＯ３３１ａ及びＮＭＯ８３１ｂからなるＣＭＯＳ
インバータ３１が設けられ、その出力側に信号レベル変
換回路が接続されている。
されるＣＭＯＳレベルの電位を、Ｅ（Ｌレベルので電位
に変換する回路である。ＣＭＯ３回路３０の最終段には
、ＰＭＯ３３１ａ及びＮＭＯ８３１ｂからなるＣＭＯＳ
インバータ３１が設けられ、その出力側に信号レベル変
換回路が接続されている。
信号レベル変換回路は、ＮＰＮ型トランジスタ４０及び
抵抗素子４１．４２からなるレベルシフト用の入力段を
有し、その入力段の出力側に、差動増幅部が接続されて
いる。差動増幅部は、一対のＮＰＮ型トランジスタ４３
，４４、抵抗素子４５．４６、及び定電流源４７で構成
され、その出力側に、ＮＰＮ型出力トランジスタ４８及
び抵抗素子４９からなる出力段が接続されている。
抵抗素子４１．４２からなるレベルシフト用の入力段を
有し、その入力段の出力側に、差動増幅部が接続されて
いる。差動増幅部は、一対のＮＰＮ型トランジスタ４３
，４４、抵抗素子４５．４６、及び定電流源４７で構成
され、その出力側に、ＮＰＮ型出力トランジスタ４８及
び抵抗素子４９からなる出力段が接続されている。
この信号レベル変換回路では、ＣＭＯ３回路３０から出
力されるＣＭＯＳレベルの電位を、トランジスタ４０に
よってシフトし、そのシフトした電位と、基準電圧ＶＲ
とを、トランジスタ４３゜４４により比較し、その差を
増幅する。増幅された電位は、出力トランジスタ４８を
介して、例えば、第３図の２０１回路へ送られる。
力されるＣＭＯＳレベルの電位を、トランジスタ４０に
よってシフトし、そのシフトした電位と、基準電圧ＶＲ
とを、トランジスタ４３゜４４により比較し、その差を
増幅する。増幅された電位は、出力トランジスタ４８を
介して、例えば、第３図の２０１回路へ送られる。
（発明が解決しようとする課題）
しかしながら、上記構成の信号レベル変換回路では、素
子数が多く、回路構成が複雑なため、その形成面積が大
きくなるという問題があり、少ない素子数で、回路構成
が簡単で、かつ形成面積の小さい、的確な信号レベル変
換回路を１９ることは困難であった。
子数が多く、回路構成が複雑なため、その形成面積が大
きくなるという問題があり、少ない素子数で、回路構成
が簡単で、かつ形成面積の小さい、的確な信号レベル変
換回路を１９ることは困難であった。
本発明は前記従来技術が持っていた課題として、素子数
が多く、回路構成が複雑で、形成面積が大きいという点
について解決した信号レベル変換回路を提供するもので
ある。
が多く、回路構成が複雑で、形成面積が大きいという点
について解決した信号レベル変換回路を提供するもので
ある。
（課題を解決するための手段）
本発明は前記課題を解決するために、同一基板上に形成
された０Ｍ０３回路と、ＥＣＬ回路との接続部に形成さ
れ、論理レベルをＣＭＯＳレベルからＥＣＬレベルへ変
換する信号レベル変換回路において、この信号レベル変
換回路を少なくとも、次のように構成したものである。
された０Ｍ０３回路と、ＥＣＬ回路との接続部に形成さ
れ、論理レベルをＣＭＯＳレベルからＥＣＬレベルへ変
換する信号レベル変換回路において、この信号レベル変
換回路を少なくとも、次のように構成したものである。
即ち、ソースまたはドレインが第１の電源電位、ゲート
が０Ｍ０８回路の出力側にそれぞれ接続されたＰＭＯ３
と、ドレインまたはソースが前記第１の電源電位に、ゲ
ートが前記０Ｍ０８回路の出力側にそれぞれ接続された
ＮＭＯ３と、前記ＰＭＯ３のドレインまたはソースと前
記ＮＭＯ３のソースまたはドレインとに共通接続された
ベースを有し、コレクタまたはエミッタが前記第１の電
源電位に、エミッタまたはコレクタが出力端子及び抵抗
素子を介して第２の電源電位にそれぞれ接続された出力
トランジスタとを備え、前記出力端子上の低レベル電位
を、前記ＮＭＯ３のオン状態におけるゲートとソースま
たはドレインとの問の電位により設定する回路構成にし
たものである。
が０Ｍ０８回路の出力側にそれぞれ接続されたＰＭＯ３
と、ドレインまたはソースが前記第１の電源電位に、ゲ
ートが前記０Ｍ０８回路の出力側にそれぞれ接続された
ＮＭＯ３と、前記ＰＭＯ３のドレインまたはソースと前
記ＮＭＯ３のソースまたはドレインとに共通接続された
ベースを有し、コレクタまたはエミッタが前記第１の電
源電位に、エミッタまたはコレクタが出力端子及び抵抗
素子を介して第２の電源電位にそれぞれ接続された出力
トランジスタとを備え、前記出力端子上の低レベル電位
を、前記ＮＭＯ３のオン状態におけるゲートとソースま
たはドレインとの問の電位により設定する回路構成にし
たものである。
（作 用）
本発明によれば、以上のように信号レベル変換回路を構
成したので、０Ｍ０３回路の出力側の電位が低レベルか
ら高レベルに変化した場合、ＮＭＯ８のソースまたはド
レイン側の出力トランジスタのベース電位が、そのＮＭ
Ｏ３のゲートの最高電位よりもそのＮＭＯ３の閾値電圧
弁だ【プ降下するため、出力トランジスタを介して出力
端子がＥＣＬレベルの電位を出力する。これにより、簡
単な回路構成で、ＣＭＯＳレベルからＥＣＬレベルへの
信号レベルの変換が的確に行える。従って、前記課題を
解決できるのである。
成したので、０Ｍ０３回路の出力側の電位が低レベルか
ら高レベルに変化した場合、ＮＭＯ８のソースまたはド
レイン側の出力トランジスタのベース電位が、そのＮＭ
Ｏ３のゲートの最高電位よりもそのＮＭＯ３の閾値電圧
弁だ【プ降下するため、出力トランジスタを介して出力
端子がＥＣＬレベルの電位を出力する。これにより、簡
単な回路構成で、ＣＭＯＳレベルからＥＣＬレベルへの
信号レベルの変換が的確に行える。従って、前記課題を
解決できるのである。
（実施例）
第５図は、本発明の第１の実施例を示す原理説明図、及
び第６図は第５図の動作波形図であり、これらの図を参
照しつつ本実施例の原理を説明する。
び第６図は第５図の動作波形図であり、これらの図を参
照しつつ本実施例の原理を説明する。
本実施例の信号レベル変換回路は、ＮＭＯ３を用い、そ
のＮＭＯ３を高電源電位に接続することにより、ＥＣＬ
レベルの電位を発生するものである。
のＮＭＯ３を高電源電位に接続することにより、ＥＣＬ
レベルの電位を発生するものである。
即ち、第５図に示すように、ＮＭＯ３５０のドレインを
接地電位ＧＮＤ （＝ＯＶ）に接続し、ソースを抵抗素
子５１を介して電源電位ＶＥＥ （例えば、−５Ｖ）に
接続する。この様な回路において、ＮＭＯ３５０のゲー
ト電位ＶＧを低レベルから高レベルに変動させた場合、
ソース電位ｖＳは、第６図に示すような電位を示し、ゲ
ート電位ＶＧが接地電位ＧＮＤになっても、ソース電位
■Ｓはその接地電位ＧＮＤより一定の電圧（ＮＭＯ５５
０の閾値電圧）９降下する特性を示す。そこで本実施例
では、この電圧降下分を利用してＥＣＬレベルを発生さ
せるものである。その具体的な回路構成例を第１図に示
す。
接地電位ＧＮＤ （＝ＯＶ）に接続し、ソースを抵抗素
子５１を介して電源電位ＶＥＥ （例えば、−５Ｖ）に
接続する。この様な回路において、ＮＭＯ３５０のゲー
ト電位ＶＧを低レベルから高レベルに変動させた場合、
ソース電位ｖＳは、第６図に示すような電位を示し、ゲ
ート電位ＶＧが接地電位ＧＮＤになっても、ソース電位
■Ｓはその接地電位ＧＮＤより一定の電圧（ＮＭＯ５５
０の閾値電圧）９降下する特性を示す。そこで本実施例
では、この電圧降下分を利用してＥＣＬレベルを発生さ
せるものである。その具体的な回路構成例を第１図に示
す。
第１図は、本発明の第１の実施例を示す信号レベル変換
回路の回路図である。
回路の回路図である。
この信号レベル変換回路は、ＣＭＯ３回路６０の出力側
のＭＯＳレベル入力端子６２と、図示しないＥＣＬ回路
が接続されるＥＣＬレベル出力端子７４との間に設けら
れる回路である。
のＭＯＳレベル入力端子６２と、図示しないＥＣＬ回路
が接続されるＥＣＬレベル出力端子７４との間に設けら
れる回路である。
ＣＭＯ３回路６０は、その内部の最終段がＣＭＯＳイン
バータ６１で構成されている。ＣＭＯＳインバータ６１
は、ＰＭＯ３６１ａとＮＭＯ３６１ｂが、第１の電源電
位である接地電位ＧＮＤ（＝ＯＶ）と、第２の電源電位
である電源電位■ＥＥ（例えば、−５Ｖ）との間に接続
されている。
バータ６１で構成されている。ＣＭＯＳインバータ６１
は、ＰＭＯ３６１ａとＮＭＯ３６１ｂが、第１の電源電
位である接地電位ＧＮＤ（＝ＯＶ）と、第２の電源電位
である電源電位■ＥＥ（例えば、−５Ｖ）との間に接続
されている。
ＰＭＯ８６１ａとＮＭＯ３６Ｉｂ問のＮＭＯＳレベル入
力端子６２には、ＰＭＯ３７０及びＮＭＯ８７１の各ゲ
ートがそれぞれ接続されている。
力端子６２には、ＰＭＯ３７０及びＮＭＯ８７１の各ゲ
ートがそれぞれ接続されている。
ＰＭＯ３７０のソース及びＮＭＯ３７１のドレインは、
接地電位ＧＮＤに接続され、そのＰＭＯ３７０のドレイ
ン及びＮＭＯ３７１のソースが、ＮＰＮ型出力トランジ
スタ７２のベースにそれぞれ接続されている。出力トラ
ンジスタ７２のコレクタは接地電位ＧＮＤに接続され、
そのエミッタが抵抗素子７３を介して電源電位ＶＥＥに
接続ざれると共に、ＥＣＬレベル出力端子７４に接続さ
れている。ＥＣＬレベル出力端子７４は、図示しないＥ
ＣＬ回路の入力側に接続される。
接地電位ＧＮＤに接続され、そのＰＭＯ３７０のドレイ
ン及びＮＭＯ３７１のソースが、ＮＰＮ型出力トランジ
スタ７２のベースにそれぞれ接続されている。出力トラ
ンジスタ７２のコレクタは接地電位ＧＮＤに接続され、
そのエミッタが抵抗素子７３を介して電源電位ＶＥＥに
接続ざれると共に、ＥＣＬレベル出力端子７４に接続さ
れている。ＥＣＬレベル出力端子７４は、図示しないＥ
ＣＬ回路の入力側に接続される。
次に、動作を説明する。
ＣＭＯ３回路６０内の＠終段のＣＭＯＳインバータ６１
は、入力電位を反転する回路であり、その出力側のＭＯ
Ｓレベル入力端子６２が、その出力論理に従って電源電
位ＶＥＥと接地電位ＧＮＤ問の間で娠幅する。入力端子
６２が電源電位ＶＥＥの時、ＮＭＯ３７１が完全にオフ
状態となる。
は、入力電位を反転する回路であり、その出力側のＭＯ
Ｓレベル入力端子６２が、その出力論理に従って電源電
位ＶＥＥと接地電位ＧＮＤ問の間で娠幅する。入力端子
６２が電源電位ＶＥＥの時、ＮＭＯ３７１が完全にオフ
状態となる。
ＰＭＯ３７０は、そのゲートがＶＥＥレベル、ソースが
ＧＮＤレベルのため、完全にオン状態となる。従って、
出力トランジスタ７２のベース電位が接地電位ＧＮＤと
なり、エミッタ側のＥＣＬレベル出力端子７４の電位は
−ＶＢＥとなる。ここで、Ｖ・ＢＥは、出力トランジス
タ７２のベース・エミッタ電圧である。
ＧＮＤレベルのため、完全にオン状態となる。従って、
出力トランジスタ７２のベース電位が接地電位ＧＮＤと
なり、エミッタ側のＥＣＬレベル出力端子７４の電位は
−ＶＢＥとなる。ここで、Ｖ・ＢＥは、出力トランジス
タ７２のベース・エミッタ電圧である。
一方、入力端子７２が接地電位ＧＮＤの時、１ＭＯ８７
０が完全にオフ状態となるが、ＮＭＯ３７１では、ゲー
トとドレインが接地電位ＧＮＤになる。そのため、第５
図及び第６図で説明したように、ＮＭＯ３７１のソース
電位が、ＧＮＤ電位よりも閾値電圧ＶＴＮ分降下したー
ＶＴＮとなる。従って、出力トランジスタ７２における
エミッタ側の出力端子７４の電位は、−ＶＴＮ ＶＢ
Ｅとなる。
０が完全にオフ状態となるが、ＮＭＯ３７１では、ゲー
トとドレインが接地電位ＧＮＤになる。そのため、第５
図及び第６図で説明したように、ＮＭＯ３７１のソース
電位が、ＧＮＤ電位よりも閾値電圧ＶＴＮ分降下したー
ＶＴＮとなる。従って、出力トランジスタ７２における
エミッタ側の出力端子７４の電位は、−ＶＴＮ ＶＢ
Ｅとなる。
ここで、−ｖＢ［をＥＣＬ回路における高レベル電位（
例えば、−０，９Ｖ） 、−ＶＴＮ−Ｖ、Ｅを低レベル
電位（例えば、−１，７Ｖ）になるように、ＶＴＮ＝
ＶＢＥを設定することにより、ＣＭＯＳレベルからＥＣ
Ｌレベルへのレベル変換を実現できる。
例えば、−０，９Ｖ） 、−ＶＴＮ−Ｖ、Ｅを低レベル
電位（例えば、−１，７Ｖ）になるように、ＶＴＮ＝
ＶＢＥを設定することにより、ＣＭＯＳレベルからＥＣ
Ｌレベルへのレベル変換を実現できる。
このように、本実施例では、信号レベル変換回路をＰＭ
Ｏ３７０、ＮＭＯ３７１、出力トランジスタ７２及び抵
抗素子７３で構成したので、回路素子数が極めて少なく
、回路構成も簡単であり、小さな形成面積で精度の高い
信号レベルの変換が行える。
Ｏ３７０、ＮＭＯ３７１、出力トランジスタ７２及び抵
抗素子７３で構成したので、回路素子数が極めて少なく
、回路構成も簡単であり、小さな形成面積で精度の高い
信号レベルの変換が行える。
第７図及び第８図は、本発明の第２．第３の実施例を示
す信号レベル変換回路の回路図であり、第１図中の要素
と同一の要素には、同一の符号が付されている。
す信号レベル変換回路の回路図であり、第１図中の要素
と同一の要素には、同一の符号が付されている。
第７図の実施例では、出力トランジスタ７２のベースと
電源電位ＶＥＥとの間に、抵抗素子７５を挿入している
。出力トランジスタ７２のベース電位が高電位から低電
位に変化する、即ち出力端子７４が゛Ｈ″レベルから“
１ルベルに変化する時に、その出力トランジスタ７２の
ベース上の電荷が、抵抗素子７５を介して高速に放電さ
れ、それによって出力端子７４における高レベルから低
レベルへの立下がり速度が速くなるという利点を有して
いる。
電源電位ＶＥＥとの間に、抵抗素子７５を挿入している
。出力トランジスタ７２のベース電位が高電位から低電
位に変化する、即ち出力端子７４が゛Ｈ″レベルから“
１ルベルに変化する時に、その出力トランジスタ７２の
ベース上の電荷が、抵抗素子７５を介して高速に放電さ
れ、それによって出力端子７４における高レベルから低
レベルへの立下がり速度が速くなるという利点を有して
いる。
第８図の実施例では、第７図の抵抗素子７５に代えて、
ＮＭＯ３７６を設け、そのＮＭＯ３７６のゲートを入力
端子６２に接続している。第７図では、抵抗素子７５に
、常時電流が流れるが、この第８図の実施例では、入力
端子６２のレベルが高電位の時にはＮＭＯ３７６がオフ
状態となって電流が流れないため、低電流化、即ち低消
費電力化が図れる。
ＮＭＯ３７６を設け、そのＮＭＯ３７６のゲートを入力
端子６２に接続している。第７図では、抵抗素子７５に
、常時電流が流れるが、この第８図の実施例では、入力
端子６２のレベルが高電位の時にはＮＭＯ３７６がオフ
状態となって電流が流れないため、低電流化、即ち低消
費電力化が図れる。
なお、本発明は、図示の実施例に限定されず、例えば精
度を上げるために他の半導体素子を挿入したり、抵抗素
子７３．７５を負荷ＭＯ３で構成する等、種々の変形が
可能である。
度を上げるために他の半導体素子を挿入したり、抵抗素
子７３．７５を負荷ＭＯ３で構成する等、種々の変形が
可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、少なくと
も、２個のＭＯＳトランジスタと、１個の出力トランジ
スタと、１個の抵抗素子とで、信号レベル変換回路を構
成したので、回路素子数が極めて少なく、回路構成が簡
単で、形成面積が小さく、精度の高い信号レベル変換回
路を実現できる。
も、２個のＭＯＳトランジスタと、１個の出力トランジ
スタと、１個の抵抗素子とで、信号レベル変換回路を構
成したので、回路素子数が極めて少なく、回路構成が簡
単で、形成面積が小さく、精度の高い信号レベル変換回
路を実現できる。
第１図は本発明の第１の実施例を示す信号レベル変換回
路の回路図、第２図は従来の０Ｍ０３回路の回路図、第
３図は従来のＥＣＬ回路の回路図、第４図は従来の信号
レベル変換回路の回路図、第５図は本発明の第１の実施
例を示す原理説明図、第６図は第５図の電位波形図、第
７図及び第８図は本発明の第２及び第３の実施例を示す
信号レベル変換回路の回路図である。 ６０・・・・・・０Ｍ０３回路、６２・・・・・・ＭＯ
３レベル入力端子、 ７０・・・・・・ＰＭＯ３゜ ７１・・・・・・ＮＭＯ３゜ ７２・・・・・・出力トランジスタ、 ７３゜ ７５・・・・・・抵抗 素子、 ７４・・・・・・ＥＣＬレベル出力端子、７６・・・・
・・ ＮＭＯ３゜
路の回路図、第２図は従来の０Ｍ０３回路の回路図、第
３図は従来のＥＣＬ回路の回路図、第４図は従来の信号
レベル変換回路の回路図、第５図は本発明の第１の実施
例を示す原理説明図、第６図は第５図の電位波形図、第
７図及び第８図は本発明の第２及び第３の実施例を示す
信号レベル変換回路の回路図である。 ６０・・・・・・０Ｍ０３回路、６２・・・・・・ＭＯ
３レベル入力端子、 ７０・・・・・・ＰＭＯ３゜ ７１・・・・・・ＮＭＯ３゜ ７２・・・・・・出力トランジスタ、 ７３゜ ７５・・・・・・抵抗 素子、 ７４・・・・・・ＥＣＬレベル出力端子、７６・・・・
・・ ＮＭＯ３゜
Claims (1)
- 【特許請求の範囲】 同一基板上に形成された相補型ＭＯＳトランジスタ回路
とエミッタ結合ロジック回路との接続部に形成され、論
理レベルを相補型ＭＯＳトランジスタレベルから、エミ
ッタ結合ロジックレベルへ変換する信号レベル変換回路
において、 ソースまたはドレインが第１の電源電位に、ゲートが前
記相補型ＭＯＳトランジスタ回路の出力側にそれぞれ接
続されたＰチャネル型ＭＯＳトランジスタと、 ドレインまたはソースが前記第１の電源電位に、ゲート
が前記相補型ＭＯＳトランジスタ回路の出力側にそれぞ
れ接続されたＮチャネル型ＭＯＳトランジスタと、 前記Ｐチャネル型ＭＯＳトランジスタのドレインまたは
ソースと前記Ｎチャネル型ＭＯＳトランジスタのソース
またはドレインとに共通接続されたベースを有し、コレ
クタまたはエミッタが前記第１の電源電位に、エミッタ
またはコレクタが出力端子及び抵抗素子を介して第２の
電源電位にそれぞれ接続された出力トランジスタとを備
え、前記出力端子の低レベル電位を、前記Ｎチャネル型
ＭＯＳトランジスタのオン状態におけるゲートとソース
またはドレインとの問の電位により設定する回路構成に
したことを特徴とする信号レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185159A JP2763794B2 (ja) | 1989-07-17 | 1989-07-17 | 信号レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185159A JP2763794B2 (ja) | 1989-07-17 | 1989-07-17 | 信号レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349316A true JPH0349316A (ja) | 1991-03-04 |
| JP2763794B2 JP2763794B2 (ja) | 1998-06-11 |
Family
ID=16165869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185159A Expired - Fee Related JP2763794B2 (ja) | 1989-07-17 | 1989-07-17 | 信号レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763794B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6151893A (en) * | 1996-02-02 | 2000-11-28 | Calsonic Corporation | Flexible tube for automobile exhaust systems |
| KR100304149B1 (ko) * | 1993-02-06 | 2001-12-15 | 이베카레글러운트콤펜사토렌게엠베하 | 배기시스템의파이프의관절연결장치 |
| KR100307129B1 (ko) * | 1993-05-25 | 2002-03-21 | 이베카레글러운트콤펜사토렌게엠베하 | 자동차배기관내의파이프의유연연결장치 |
-
1989
- 1989-07-17 JP JP1185159A patent/JP2763794B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304149B1 (ko) * | 1993-02-06 | 2001-12-15 | 이베카레글러운트콤펜사토렌게엠베하 | 배기시스템의파이프의관절연결장치 |
| KR100307129B1 (ko) * | 1993-05-25 | 2002-03-21 | 이베카레글러운트콤펜사토렌게엠베하 | 자동차배기관내의파이프의유연연결장치 |
| US6151893A (en) * | 1996-02-02 | 2000-11-28 | Calsonic Corporation | Flexible tube for automobile exhaust systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2763794B2 (ja) | 1998-06-11 |
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Legal Events
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