JPH04277927A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04277927A JPH04277927A JP3039705A JP3970591A JPH04277927A JP H04277927 A JPH04277927 A JP H04277927A JP 3039705 A JP3039705 A JP 3039705A JP 3970591 A JP3970591 A JP 3970591A JP H04277927 A JPH04277927 A JP H04277927A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- drain
- source
- terminal
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 7
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ＣＭＯＳ回路により論理素子を構成する半導体集
積回路に関する。
特に、ＣＭＯＳ回路により論理素子を構成する半導体集
積回路に関する。
【０００２】
【従来の技術】図２は従来技術によるバッファ回路の一
例である。図２に示されるように、本従来例は、入力端
子５３および出力端子５４に対応して、ＰＭＯＳトラン
ジスタ３およびＮＭＯＳトランジスタ４を含む第１のイ
ンバータと、ＰＭＯＳトランジスタ５およびＮＭＯＳト
ランジスタ６を含む第２のインバータとを備えて構成さ
れる。
例である。図２に示されるように、本従来例は、入力端
子５３および出力端子５４に対応して、ＰＭＯＳトラン
ジスタ３およびＮＭＯＳトランジスタ４を含む第１のイ
ンバータと、ＰＭＯＳトランジスタ５およびＮＭＯＳト
ランジスタ６を含む第２のインバータとを備えて構成さ
れる。
【０００３】図２において、入力端子５３より入力され
る論理信号は、第１のインバータに含まれるＰＭＯＳト
ランジスタ３およびＮＭＯＳトランジスタ４のゲートに
入力されるが、これらのＰＭＯＳトランジスタ３または
ＮＭＯＳトランジスタ４の内の、少なくとも一方が動作
状態となり、第１のインバータの出力としては、入力端
子５３に入力された論理信号の反転信号が出力され、第
２のインバータに含まれるＰＭＯＳトランジスタ５およ
びＮＭＯＳトランジスタ６のゲートに入力される。第２
のインバータの動作は第１のインバータの動作と全く同
様であり、第１のインバータによる前記反転信号が反転
されて、前記入力信号と同一レベルの論理信号として出
力される。
る論理信号は、第１のインバータに含まれるＰＭＯＳト
ランジスタ３およびＮＭＯＳトランジスタ４のゲートに
入力されるが、これらのＰＭＯＳトランジスタ３または
ＮＭＯＳトランジスタ４の内の、少なくとも一方が動作
状態となり、第１のインバータの出力としては、入力端
子５３に入力された論理信号の反転信号が出力され、第
２のインバータに含まれるＰＭＯＳトランジスタ５およ
びＮＭＯＳトランジスタ６のゲートに入力される。第２
のインバータの動作は第１のインバータの動作と全く同
様であり、第１のインバータによる前記反転信号が反転
されて、前記入力信号と同一レベルの論理信号として出
力される。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、インバータを形成するＰＭＯＳト
ランジスタのソースが電源電圧ＶＤＤに接続され、ＮＭ
ＯＳトランジスタのソースが接地電位に接続されている
ために、入力される論理信号のレベルが必ず反転されて
出力され、従って、当該半導体集積回路により正論理ゲ
ートを構成する場合には、出力段に態々インバータを接
続する必要があり、構成上必要とされるトランジスタの
数量が増大するという欠点がある。
集積回路においては、インバータを形成するＰＭＯＳト
ランジスタのソースが電源電圧ＶＤＤに接続され、ＮＭ
ＯＳトランジスタのソースが接地電位に接続されている
ために、入力される論理信号のレベルが必ず反転されて
出力され、従って、当該半導体集積回路により正論理ゲ
ートを構成する場合には、出力段に態々インバータを接
続する必要があり、構成上必要とされるトランジスタの
数量が増大するという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、ソースが接地電位に接続され、ゲートに入力端子が
接続されるとともに、ドレインが出力端子に接続される
ＰＭＯＳトランジスタと、ソースが電源電圧に接続され
、ゲートに入力端子に接続されるとともに、ドレインが
前記出力端子に接続されるＮＭＯＳトランジスタと、を
備えて構成される。
は、ソースが接地電位に接続され、ゲートに入力端子が
接続されるとともに、ドレインが出力端子に接続される
ＰＭＯＳトランジスタと、ソースが電源電圧に接続され
、ゲートに入力端子に接続されるとともに、ドレインが
前記出力端子に接続されるＮＭＯＳトランジスタと、を
備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のバッファを示す
回路図である。図１に示されるように、本実施例は、入
力端子５１および出力端子５２に対応して、ソースがＧ
ＮＤに接続され、ゲートに入力端子５１が接続されると
ともに、ドレインが出力端子５２に接続されたＰＭＯＳ
トランジスタ１と、ソースが電源電圧ＶＤＤに接続され
、ドレインがＰＭＯＳトランジスタ１のドレインならび
に出力端子５２に接続され、ゲートに入力端子５１が接
続されたＮＭＯＳトランジスタ２とを備えて構成される
。
回路図である。図１に示されるように、本実施例は、入
力端子５１および出力端子５２に対応して、ソースがＧ
ＮＤに接続され、ゲートに入力端子５１が接続されると
ともに、ドレインが出力端子５２に接続されたＰＭＯＳ
トランジスタ１と、ソースが電源電圧ＶＤＤに接続され
、ドレインがＰＭＯＳトランジスタ１のドレインならび
に出力端子５２に接続され、ゲートに入力端子５１が接
続されたＮＭＯＳトランジスタ２とを備えて構成される
。
【０００８】図１において、入力端子５１にロウレベル
の論理信号が入力されると、ＰＭＯＳトランジスタ１が
動作状態となり、ＰＭＯＳトランジスタ１のソースがＧ
ＮＤに接続されているため、ＰＭＯＳトランジスタ１の
ドレインを介して、出力端子５２より出力される論理信
号のレベルはロウレベルとなる。また、入力端子５１に
ハイレベルの論理信号が入力されると、ＮＭＯＳトラン
ジスタ２が動作状態となり、ＮＭＯＳトランジスタ２の
ソースが電源電圧ＶＤＤに接続されているため、ＮＭＯ
Ｓトランジスタ２のドレインを介して、出力端子５２よ
り出力される論理信号のレベルはハイレベルとなる。
の論理信号が入力されると、ＰＭＯＳトランジスタ１が
動作状態となり、ＰＭＯＳトランジスタ１のソースがＧ
ＮＤに接続されているため、ＰＭＯＳトランジスタ１の
ドレインを介して、出力端子５２より出力される論理信
号のレベルはロウレベルとなる。また、入力端子５１に
ハイレベルの論理信号が入力されると、ＮＭＯＳトラン
ジスタ２が動作状態となり、ＮＭＯＳトランジスタ２の
ソースが電源電圧ＶＤＤに接続されているため、ＮＭＯ
Ｓトランジスタ２のドレインを介して、出力端子５２よ
り出力される論理信号のレベルはハイレベルとなる。
【０００９】このようにして、本実施例においては、入
力端子５１に対する論理信号の入力レベルに対応して、
出力端子５２からは正論理の論理信号が出力される。即
ち、正論理の半導体集積回路が実現される。
力端子５１に対する論理信号の入力レベルに対応して、
出力端子５２からは正論理の論理信号が出力される。即
ち、正論理の半導体集積回路が実現される。
【００１０】なお、上記の説明においては、一例として
、バッファを構成する回路例についての説明を行ったが
、これ以外のＡＮＤ回路およびＯＲ回路等の論理回路に
対しても、本発明が有効に適用できることは云うまでも
ない。
、バッファを構成する回路例についての説明を行ったが
、これ以外のＡＮＤ回路およびＯＲ回路等の論理回路に
対しても、本発明が有効に適用できることは云うまでも
ない。
【００１１】
【発明の効果】以上説明したように、本発明は、比較的
に少ない回路構成素子により、容易に正論理ゲートを実
現することができるという効果がある。
に少ない回路構成素子により、容易に正論理ゲートを実
現することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
Claims (1)
- 【請求項１】 ソースが接地電位に接続され、ゲート
に入力端子が接続されるとともに、ドレインが出力端子
に接続されるＰＭＯＳトランジスタと、ソースが電源電
圧に接続され、ゲートが入力端子に接続されるとともに
、ドレインが前記出力端子に接続されるＮＭＯＳトラン
ジスタと、を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039705A JPH04277927A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039705A JPH04277927A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277927A true JPH04277927A (ja) | 1992-10-02 |
Family
ID=12560426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039705A Pending JPH04277927A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04277927A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177177A (ja) * | 2008-04-10 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 誘導加熱調理器 |
| JP2008177176A (ja) * | 2008-04-10 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 誘導加熱調理器 |
-
1991
- 1991-03-06 JP JP3039705A patent/JPH04277927A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177177A (ja) * | 2008-04-10 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 誘導加熱調理器 |
| JP2008177176A (ja) * | 2008-04-10 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 誘導加熱調理器 |
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