JPH05206796A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05206796A JPH05206796A JP4014911A JP1491192A JPH05206796A JP H05206796 A JPH05206796 A JP H05206796A JP 4014911 A JP4014911 A JP 4014911A JP 1491192 A JP1491192 A JP 1491192A JP H05206796 A JPH05206796 A JP H05206796A
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- JP
- Japan
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- input
- potential
- signal
- waveform
- input terminal
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- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【目的】伝送線路を経由してディジタル信号を入力する
入力端子に発生するリンギングや波形のなまり等を小さ
くすること。 【構成】入力端子ＩＮに入力バッファ１０とＰＭＯＳト
ランジスタＱ１，ＮＭＯＳトランジスタＱ２のそれぞれ
のドレインとを接続する。それぞれのゲートは、入力バ
ッファ１０の出力をインバータ２０を通した信号ＣＮＴ
に接続する。さらに、それぞれのソースは電源線と接地
線とにそれぞれ接続する。この構成により、入力信号が
低電位から高電位への変化の時はＮＭＯＳトランジスタ
Ｑ２の導通抵抗によりリンギング現象が抑えられ、高電
位から低電位への変化の時はＰＭＯＳトランジスタＱ１
の導通抵抗によりリンギンク現象が抑えられる。
入力端子に発生するリンギングや波形のなまり等を小さ
くすること。 【構成】入力端子ＩＮに入力バッファ１０とＰＭＯＳト
ランジスタＱ１，ＮＭＯＳトランジスタＱ２のそれぞれ
のドレインとを接続する。それぞれのゲートは、入力バ
ッファ１０の出力をインバータ２０を通した信号ＣＮＴ
に接続する。さらに、それぞれのソースは電源線と接地
線とにそれぞれ接続する。この構成により、入力信号が
低電位から高電位への変化の時はＮＭＯＳトランジスタ
Ｑ２の導通抵抗によりリンギング現象が抑えられ、高電
位から低電位への変化の時はＰＭＯＳトランジスタＱ１
の導通抵抗によりリンギンク現象が抑えられる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にディジタル信号を入力する時に発生するリンギ
ング等の不正信号を軽減することが可能な半導体集積回
路装置に関する。
し、特にディジタル信号を入力する時に発生するリンギ
ング等の不正信号を軽減することが可能な半導体集積回
路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置は、図８に示
すように、チップ６０と呼ばれる半導体基板上に形成さ
れた回路に、外部からの信号線Ｌ１，Ｌ２，Ｌ３，Ｌ
４，…を入力する入力バッファ１１を有しており、これ
ら信号線Ｌ１，Ｌ２，Ｌ３，Ｌ４，…は別のチップ５０
内の出力バッファ３０と各々接続されている。信号線Ｌ
１，Ｌ２，Ｌ３，Ｌ４，…は、一般にプリント基板上に
パターニングされた配線または導線で、一般に伝送線路
と呼ばれており、図９に示すような等価回路４０で表わ
すことができる。
すように、チップ６０と呼ばれる半導体基板上に形成さ
れた回路に、外部からの信号線Ｌ１，Ｌ２，Ｌ３，Ｌ
４，…を入力する入力バッファ１１を有しており、これ
ら信号線Ｌ１，Ｌ２，Ｌ３，Ｌ４，…は別のチップ５０
内の出力バッファ３０と各々接続されている。信号線Ｌ
１，Ｌ２，Ｌ３，Ｌ４，…は、一般にプリント基板上に
パターニングされた配線または導線で、一般に伝送線路
と呼ばれており、図９に示すような等価回路４０で表わ
すことができる。
【０００３】図９において、導体の抵抗成分Ｒ，インダ
クタンス成分Ｌ，およびキャパシタンス成分Ｃがある。
これらの各成分にはチップ５０，６０を搭載するための
容器（またはパッケージ）の構成部分に寄生的に存在す
る各成分も含まれている。なお、チップ６０の入力バッ
ファ１１内にあるダイオードＤ１，Ｄ２はゲート１０が
静電気によって破壊されることを防止するために挿入さ
れたものである。
クタンス成分Ｌ，およびキャパシタンス成分Ｃがある。
これらの各成分にはチップ５０，６０を搭載するための
容器（またはパッケージ）の構成部分に寄生的に存在す
る各成分も含まれている。なお、チップ６０の入力バッ
ファ１１内にあるダイオードＤ１，Ｄ２はゲート１０が
静電気によって破壊されることを防止するために挿入さ
れたものである。
【０００４】図９のゲート１０１を相補型ＭＯＳトラン
ジスタ（以下ＣＭＯＳトランジスタと略す）で構成した
具体例を、図１０に示す。図１０において、トランジス
タＱ３，Ｑ５は、ＰチャネルＭＯＳトランジスタ（以下
ＰＭＯＳトランジスタ）、トランジスタＱ４，Ｑ６はＮ
チャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジス
タ）である。
ジスタ（以下ＣＭＯＳトランジスタと略す）で構成した
具体例を、図１０に示す。図１０において、トランジス
タＱ３，Ｑ５は、ＰチャネルＭＯＳトランジスタ（以下
ＰＭＯＳトランジスタ）、トランジスタＱ４，Ｑ６はＮ
チャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジス
タ）である。
【０００５】今、チップ５０の出力バッファ３０より、
図１１の（Ａ）点に示すようなディジタル信号が出力さ
れた場合、即ち図９の（Ａ）点に印加されたディジタル
信号が、図９の（Ｂ）点ではどういう変化を示すか考え
る。伝送線路の等価回路４０のインピーダンスＺは、ラ
プラス演算子Ｓで表わせば、次の（１）式のようにな
る。
図１１の（Ａ）点に示すようなディジタル信号が出力さ
れた場合、即ち図９の（Ａ）点に印加されたディジタル
信号が、図９の（Ｂ）点ではどういう変化を示すか考え
る。伝送線路の等価回路４０のインピーダンスＺは、ラ
プラス演算子Ｓで表わせば、次の（１）式のようにな
る。
【０００６】 Ｚ＝Ｒ＋ＳＬ＋１／ＳＣ …（１） （１）式において、Ｚ＝０とおいた時の根は、次の
（２）式となる。
（２）式となる。
【０００７】
【０００８】この（２）式の平方根の中が、正，零，負
のどれになるかによって、図９の（Ｂ）点の電位波形は
変ってくる。それを図１１の（Ｂ）点の電位に示す。
のどれになるかによって、図９の（Ｂ）点の電位波形は
変ってくる。それを図１１の（Ｂ）点の電位に示す。
【０００９】すなわち負の時は、振動現象（リンギング
ともいう）を伴った波形Ｗ１，正の時は（Ａ）点の波形
よりなまりの大きな波形Ｗ３，零の時は（Ａ）点の波形
に近い波形Ｗ２が得られる。
ともいう）を伴った波形Ｗ１，正の時は（Ａ）点の波形
よりなまりの大きな波形Ｗ３，零の時は（Ａ）点の波形
に近い波形Ｗ２が得られる。
【００１０】例えば、Ｒ＝１００Ω，Ｌ＝１００ｎＨ，
Ｃ＝１０ｐＦとすると、（２）式の平方根の中は、−
７．５×１０の１７乗となり、負のためリンギング状態
となる。リンギング現象は、次段に高電圧が印加されて
素子劣化または素子破壊に至ったり、負電圧によってＣ
ＭＯＳトランジスタ特有のラッチアップ現象を引き起こ
したりするので、一般に図１２に示すように、入力バッ
ファ１１の入力端子に抵抗Ｒｃを挿入することによって
防止している。この時のインピーダンスＺ′は次の
（３）式のようになる。
Ｃ＝１０ｐＦとすると、（２）式の平方根の中は、−
７．５×１０の１７乗となり、負のためリンギング状態
となる。リンギング現象は、次段に高電圧が印加されて
素子劣化または素子破壊に至ったり、負電圧によってＣ
ＭＯＳトランジスタ特有のラッチアップ現象を引き起こ
したりするので、一般に図１２に示すように、入力バッ
ファ１１の入力端子に抵抗Ｒｃを挿入することによって
防止している。この時のインピーダンスＺ′は次の
（３）式のようになる。
【００１１】
【００１２】この（３）式において、Ｚ′＝０とおいた
時の根は、次の（４）式のようになる。
時の根は、次の（４）式のようになる。
【００１３】
【００１４】例えば、Ｒ，Ｌ，Ｃを前記例と同じと仮定
すると、Ｒｃ＜３０Ωではこの（４）式の平方根を正の
値にすることが可能である。
すると、Ｒｃ＜３０Ωではこの（４）式の平方根を正の
値にすることが可能である。
【００１５】
【発明が解決しようとする課題】このような従来の半導
体集積回路装置では、伝送線路に抵抗成分，インダクタ
ンス成分，キャパシタンス成分が存在するため、ディジ
タル信号を入力バンファに印加した時、その入力端子の
電位波形はリンギングを起こしたり、なまったりすると
いう問題点があった。
体集積回路装置では、伝送線路に抵抗成分，インダクタ
ンス成分，キャパシタンス成分が存在するため、ディジ
タル信号を入力バンファに印加した時、その入力端子の
電位波形はリンギングを起こしたり、なまったりすると
いう問題点があった。
【００１６】また、リンギング現象を抑えるために、入
力端子に抵抗Ｒｃを挿入すると、出力バッファ３０から
定常電流Ｉ（図１２）が流れ、（Ｂ）点の電位は高レベ
ル時に電源電位ＶＤＤより抵抗分割されて低下してしま
うという問題点もあった。これは、近年ますます消費電
力が抑えられることが要求されるＣＭＯＳ回路では非常
に重大な問題点である。
力端子に抵抗Ｒｃを挿入すると、出力バッファ３０から
定常電流Ｉ（図１２）が流れ、（Ｂ）点の電位は高レベ
ル時に電源電位ＶＤＤより抵抗分割されて低下してしま
うという問題点もあった。これは、近年ますます消費電
力が抑えられることが要求されるＣＭＯＳ回路では非常
に重大な問題点である。
【００１７】本発明の目的は、前記問題点を解決し、入
力波形がリンギングを起こしたり、なまったりすること
のないようにした半導体集積回路装置を提供することに
ある。
力波形がリンギングを起こしたり、なまったりすること
のないようにした半導体集積回路装置を提供することに
ある。
【００１８】
【課題を解決するための手段】本発明の半導体集積回路
装置の構成は、外部より信号を入力する入力バッファの
入力端子にその入力信号の電位に応じて抵抗値を変化さ
せる手段が接続されていることを特徴とする。
装置の構成は、外部より信号を入力する入力バッファの
入力端子にその入力信号の電位に応じて抵抗値を変化さ
せる手段が接続されていることを特徴とする。
【００１９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路装置を示す回路図である。
路装置を示す回路図である。
【００２０】図１において、本発明の一実施例は、入力
バッファ１０の入力端子にＰＭＯＳトランジスタＱ１の
ＮＭＯＳトランジスタＱ２とのそれぞれのドレインを共
通接続し、それぞれのゲートには入力バッファ１０の出
力端子ＯＵＴを入力とする反転ゲート（以下インバー
タ）２０を介した出力信号ＣＮＴを接続し、それぞれの
ソースには電流（ＶＤＤ）線と接地（ＧＮＤ）線とに接
続する。直列のダイオードＤ１，Ｄ２は、電源・接地間
に静電破壊防止用に挿入する。
バッファ１０の入力端子にＰＭＯＳトランジスタＱ１の
ＮＭＯＳトランジスタＱ２とのそれぞれのドレインを共
通接続し、それぞれのゲートには入力バッファ１０の出
力端子ＯＵＴを入力とする反転ゲート（以下インバー
タ）２０を介した出力信号ＣＮＴを接続し、それぞれの
ソースには電流（ＶＤＤ）線と接地（ＧＮＤ）線とに接
続する。直列のダイオードＤ１，Ｄ２は、電源・接地間
に静電破壊防止用に挿入する。
【００２１】図１の回路を、図２の動作波形を用いて説
明する。
明する。
【００２２】図２において、図１の入力端子ＩＮの信号
波形，出力端子ＯＵＴの信号波形，インバータ２０の出
力信号ＣＮＴ波形が、期間Ｐ１，Ｐ２，Ｐ３，Ｐ４に分
けて示してある。期間Ｐ１は期間Ｐ４と同一である。図
中の点線は、従来回路の波形であり、実線は本実施例の
波形である。また、出力信号ＣＮＴは、低レベルの期間
が図１のトランジスタＱ１が導通する期間で、高レベル
の期間が図１のトランジスタＱ２が導通する期間となっ
ている。従来波形のピーク値と、本実施例の高レベル値
との差を電圧Ｖ１とし、同様に低レベル期間での差をＶ
２とする。
波形，出力端子ＯＵＴの信号波形，インバータ２０の出
力信号ＣＮＴ波形が、期間Ｐ１，Ｐ２，Ｐ３，Ｐ４に分
けて示してある。期間Ｐ１は期間Ｐ４と同一である。図
中の点線は、従来回路の波形であり、実線は本実施例の
波形である。また、出力信号ＣＮＴは、低レベルの期間
が図１のトランジスタＱ１が導通する期間で、高レベル
の期間が図１のトランジスタＱ２が導通する期間となっ
ている。従来波形のピーク値と、本実施例の高レベル値
との差を電圧Ｖ１とし、同様に低レベル期間での差をＶ
２とする。
【００２３】図２において、伝送線路を通して入力端子
ＩＮに印加された電位が、低電位と仮定する（図２の期
間Ｐ１）。インバータ２０の出力信号ＣＮＴはこの反転
電位だから高電位となっている。その時のＰＭＯＳトラ
ンジスタＱ１は非導通だが、ＮＭＯＳトランジスタＱ２
は導通している。
ＩＮに印加された電位が、低電位と仮定する（図２の期
間Ｐ１）。インバータ２０の出力信号ＣＮＴはこの反転
電位だから高電位となっている。その時のＰＭＯＳトラ
ンジスタＱ１は非導通だが、ＮＭＯＳトランジスタＱ２
は導通している。
【００２４】この状態を等価回路で表わせば、図３のよ
うになる。
うになる。
【００２５】図３において、入力バッファ１０の入力部
分には、抵抗Ｒ，インダクタンスＬが直列に介在し、容
量Ｃと抵抗ＲＮがダイオードＤ２と並列に存在する。
分には、抵抗Ｒ，インダクタンスＬが直列に介在し、容
量Ｃと抵抗ＲＮがダイオードＤ２と並列に存在する。
【００２６】図３において、抵抗ＲＮは、ＮＭＯＳトラ
ンジスタＱ２の導通抵抗を表わしている。この等価回路
は、従来例の図１２と同様な回路であり、リンギング現
象や波形のなまりを防止することが可能である。そし
て、この効果はＮＭＯＳトランジスタＱ２が導通してい
る期間有効である。つまり入力端子ＩＮの信号が低電位
から高電位へと変化し、入力バッファ１０とインバータ
２０を通って信号ＣＮＴが高電位から低電位へと変化
し、ＮＭＯＳトランジスタＱ２をしゃ断するまでであ
る。この期間、ＮＭＯＳトランジスタＱ２が抵抗として
作用するので、入力信号の低電位→高電位の変化時リン
ギングを抑えることができる。
ンジスタＱ２の導通抵抗を表わしている。この等価回路
は、従来例の図１２と同様な回路であり、リンギング現
象や波形のなまりを防止することが可能である。そし
て、この効果はＮＭＯＳトランジスタＱ２が導通してい
る期間有効である。つまり入力端子ＩＮの信号が低電位
から高電位へと変化し、入力バッファ１０とインバータ
２０を通って信号ＣＮＴが高電位から低電位へと変化
し、ＮＭＯＳトランジスタＱ２をしゃ断するまでであ
る。この期間、ＮＭＯＳトランジスタＱ２が抵抗として
作用するので、入力信号の低電位→高電位の変化時リン
ギングを抑えることができる。
【００２７】同様に、入力端子ＩＮの電位が高電位の期
間（図２の期間Ｐ２）では、ＰＭＯＳトランジスタＱ１
が導通，ＮＭＯＳトランジスタＱ２が非導通である。こ
の状態の等価回路は、図４に示す通りである。
間（図２の期間Ｐ２）では、ＰＭＯＳトランジスタＱ１
が導通，ＮＭＯＳトランジスタＱ２が非導通である。こ
の状態の等価回路は、図４に示す通りである。
【００２８】図４において、抵抗ＲＰがダイオードＤ１
と並列に接続された形となっており、その他は、図３と
同様である。
と並列に接続された形となっており、その他は、図３と
同様である。
【００２９】これは、入力信号の高電位から低電位への
変化時に発生するリンギング現象で抑えることが可能な
状態である。この時も、信号ＣＮＴが低電位から高電位
への変化する期間まで有効となる。
変化時に発生するリンギング現象で抑えることが可能な
状態である。この時も、信号ＣＮＴが低電位から高電位
への変化する期間まで有効となる。
【００３０】さらに、本実施例の回路は、従来例の図１
２のように外部のゲートより入力端子の抵抗へと常時流
れていた電流が、入力信号が高電位でかつＣＮＴ信号が
高電位の期間，または入力信号が低電位でかつＣＮＴ信
号が低電位の期間だけである。
２のように外部のゲートより入力端子の抵抗へと常時流
れていた電流が、入力信号が高電位でかつＣＮＴ信号が
高電位の期間，または入力信号が低電位でかつＣＮＴ信
号が低電位の期間だけである。
【００３１】図５は本発明の第２の実施例を示した回路
図である。図５において、本実施例は、図１の第１の実
施例と違い、出力信号ＣＮＴで制御されるゲートがＮＭ
ＯＳトランジスタＱ２だけのため、入力端子ＩＮに印加
された電位変化が低レベルから高レベルへ変化する時に
発生するリンギング現象を抑制する効果を有する。
図である。図５において、本実施例は、図１の第１の実
施例と違い、出力信号ＣＮＴで制御されるゲートがＮＭ
ＯＳトランジスタＱ２だけのため、入力端子ＩＮに印加
された電位変化が低レベルから高レベルへ変化する時に
発生するリンギング現象を抑制する効果を有する。
【００３２】本実施例の良い点は、入力端子ＩＮの入力
信号の低電位から高電位への波形変化が速く、逆に高電
位から低電位への変化が遅い時に有効である。なぜな
ら、速い波形変化に対してはより大きなリンギング現象
を生ずるが、ゆるやかな変化に対しては問題とならない
ためである。
信号の低電位から高電位への波形変化が速く、逆に高電
位から低電位への変化が遅い時に有効である。なぜな
ら、速い波形変化に対してはより大きなリンギング現象
を生ずるが、ゆるやかな変化に対しては問題とならない
ためである。
【００３３】図６は本発明の第３の実施例を示した回路
図である。図６において、本実施例は、図５の第２の実
施例がＮＭＯＳトランジスタＱ２を入力端子ＩＮに接続
しているのに対して、ＰＭＯＳトランジスタＱ１を接続
している点が違っている。
図である。図６において、本実施例は、図５の第２の実
施例がＮＭＯＳトランジスタＱ２を入力端子ＩＮに接続
しているのに対して、ＰＭＯＳトランジスタＱ１を接続
している点が違っている。
【００３４】本実施例は、入力信号の高電位から低電位
への波形変化が速く、逆に低電位から高電位への変化が
遅い時に有効となる。
への波形変化が速く、逆に低電位から高電位への変化が
遅い時に有効となる。
【００３５】図７は本発明の第４の実施例を示した回路
図である。図７において、本実施例は、入力端子ＩＮに
接続されたＰＭＯＳトランジスタＱ１，ＮＭＯＳトラン
ジスタＱ２の共通ゲートには、入力端子ＩＮの信号を直
列インバータ２１によって反転した信号を端子ＥＣＮＴ
を介して、入力して制御している。本回路の特徴は、使
用者が望んだタイミングで、ＰＭＯＳトランジスタＱ１
とＮＭＯＳトランジスタＱ２との導通／非導通を制御す
ることが可能である。
図である。図７において、本実施例は、入力端子ＩＮに
接続されたＰＭＯＳトランジスタＱ１，ＮＭＯＳトラン
ジスタＱ２の共通ゲートには、入力端子ＩＮの信号を直
列インバータ２１によって反転した信号を端子ＥＣＮＴ
を介して、入力して制御している。本回路の特徴は、使
用者が望んだタイミングで、ＰＭＯＳトランジスタＱ１
とＮＭＯＳトランジスタＱ２との導通／非導通を制御す
ることが可能である。
【００３６】
【発明の効果】以上説明したように、本発明は、外部よ
り信号を印加する入力バッファの入力端子に入力信号の
電位に応じて抵抗値を変化させる手段を接続しているた
め、回路の誤動作の原因となるリンギング現象や、入力
バッファの出力波形が極端になまってしまう問題点を改
善できるという効果を有する。
り信号を印加する入力バッファの入力端子に入力信号の
電位に応じて抵抗値を変化させる手段を接続しているた
め、回路の誤動作の原因となるリンギング現象や、入力
バッファの出力波形が極端になまってしまう問題点を改
善できるという効果を有する。
【００３７】例えば図１の回路においてはＰＭＯＳトラ
ンジスタＱ１およひＮＭＯＳトランジスタＱ２のゲータ
長Ｌ／ゲート幅Ｗを、それぞれ１．０μｍ／１３５μ
ｍ，０．８μｍ／６７μｍとすると、これらのトランジ
スタＱ１，Ｑ２がない時に生ずるオーバシュートと呼ば
れる凸状電圧（図２の電圧Ｖ１）とアンダシュートと呼
ばれる凹状電圧（図２の電圧Ｖ２）はそれぞれ０．７Ｖ
程度であるが、トランジスタＱ１，Ｑ２がある時は、多
くともオーバシュートが０．３Ｖ，アンダシュートが
０．２Ｖと大幅に改善することが可能である。
ンジスタＱ１およひＮＭＯＳトランジスタＱ２のゲータ
長Ｌ／ゲート幅Ｗを、それぞれ１．０μｍ／１３５μ
ｍ，０．８μｍ／６７μｍとすると、これらのトランジ
スタＱ１，Ｑ２がない時に生ずるオーバシュートと呼ば
れる凸状電圧（図２の電圧Ｖ１）とアンダシュートと呼
ばれる凹状電圧（図２の電圧Ｖ２）はそれぞれ０．７Ｖ
程度であるが、トランジスタＱ１，Ｑ２がある時は、多
くともオーバシュートが０．３Ｖ，アンダシュートが
０．２Ｖと大幅に改善することが可能である。
【図１】本発明の第１の実施例の半導体集積回路装置の
回路図である。
回路図である。
【図２】図１に示した回路図の動作を示す波形図であ
る。
る。
【図３】図１のインバータ出力が高電位時の等価回路図
である。
である。
【図４】図１のインバータ出力が低電位の時の等価回路
図である。
図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
【図７】本発明の第４の実施例を示す回路図である。
【図８】従来の半導体チップを模式的に示したブロック
図である。
図である。
【図９】図８の伝送線路の等価回路である。
【図１０】図９の入力バッファの具体例を示す回路図で
ある。
ある。
【図１１】従来例の動作を示す波形図である。
【図１２】リンギング現象を抑えるために入力端子と接
地線間に抵抗を挿入した回路図である。
地線間に抵抗を挿入した回路図である。
１０ 入力バッファ ２０，２１ インバータ ３０ 出力バッファ ４０ 伝送線路の等価回路 ５０，６０ チップ Ｑ１，Ｑ３，Ｑ５ ＰＭＯＳトランジスタ Ｑ２，Ｑ４，Ｑ６ ＮＭＯＳトランジスタ Ｄ１，Ｄ２ ダイオード Ｌ インダクタンス Ｃ キャパシタンス（容量） Ｒ，Ｒｃ，ＲＰ，ＲＮ 抵抗
Claims (2)
- 【請求項１】 外部より信号が入力される入力バッファ
を備えた半導体集積回路装置において、前記入力バッフ
ァの入力端子に前記入力される信号の電位に応じて抵抗
値が変化する手段を接続していることを特徴とする半導
体集積回路装置。 - 【請求項２】 手段が、Ｐ又はＮチャネルトランジスタ
を有する請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014911A JPH05206796A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014911A JPH05206796A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206796A true JPH05206796A (ja) | 1993-08-13 |
Family
ID=11874162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014911A Pending JPH05206796A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206796A (ja) |
-
1992
- 1992-01-30 JP JP4014911A patent/JPH05206796A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |