KR930009151B1

KR930009151B1 - 화합물 반도체 논리회로와 바이폴라 트랜지스터회로 사이에 설치된 인터페이스 회로

Info

Publication number: KR930009151B1
Application number: KR1019910004346A
Authority: KR
Inventors: 요시아끼 가네꼬
Original assignee: 후지쓰 가부시끼가이샤; 세끼사와 요시
Priority date: 1990-03-20
Filing date: 1991-03-19
Publication date: 1993-09-23
Also published as: DE69120566D1; JP2774176B2; KR910017765A; EP0448269B1; EP0448269A2; US5159208A; JPH03270408A; EP0448269A3

Abstract

내용 없음.

Description

화합물 반도체 논리회로와 바이폴라 트랜지스터회로 사이에 설치된 인터페이스 회로

제 1 도는 GaAs 논리회로와 이미터 결합 논리회로 사이에 설치된 인터페이스 회로의 회로도.

제 2 도는 다른 인터페이스 회로의 회로도.

제 3a 도는 제 1 도에 표시한 회로의 출력 임피던스 특성을 도시한 그래프.

제 3b 도는 제 1 도에 표시한 회로의 출력 레벨 특성을 도시한 그래프.

제 4 도는 발명자에 의해 제작된 제 2 도에 표시한 개량된 회로의 회로도.

제 5a 도는 제 4 도에 표시한 회로의 출력 임피던스 특성을 도시한 그래프.

제 5b 도는 제 4 도에 표시한 회로의 출력 레벨 특성을 도시한 그래프.

제 6 도는 본 발명의 제 1 실시예에 의한 인터페이스 회로의 회로도.

제 7a 도는 제 6 도에 표시한 인터페이스 회로의 출력 임피던스 특성을 도시한 그래프.

제 7b 도는 제 6 도에 표시한 인터페이스 회로의 출력 레벨을 도시한 그래프.

제 8 도는 본 발명의 제 2 실시예에 의한 인터페이스 회로의 회로도.

제 9 도는 본 발명의 제 3 실시예에 의한 인터페이스 회로의 회로도.

제 10 도는 본 발명의 제 4 실시예에 의한 인터페이스 회로의 회로도.

제 11 도는 본 발명의 제 5 실시예에 의한 인터페이스 회로의 회로도.

제 12 도는 본 발명의 제 6 실시예에 의한 인터페이스 회로의 회로도.

제 13 도는 본 발명의 제 7 실시예에 의한 인터페이스 회로의 회로도.

제 14 도는 본 발명의 제 8 실시예에 의한 인터페이스 회로의 회로도.

제 15 도는 시험에서 사용한 회로의 회로도.

본 발명은 일반적으로 반도체 집적회로에 연관된 것이고, 더욱 구체적으로 화합물 반도체(예로서, GaAs) 논리회로와 바이폴라 트랜지스터 회로 사이에 설치된 인터페이스 회로에 관한 것이다.

최근에, GaAs 논리 LSIs는 데이터 처리장치안의 신호처리 회로 분야에서 널리 사용되고 있다. GaAs LSIs는 소량의 전력을 소비하면서 고속으로 동작한다. 한편, 바이폴라 트랜지스터로 구성된 이미터 결합논리회로(ECL)도 역시 널리 사용되고 있다. 그래서 GaAs 논리 LSI와 ECL회로 사이에 인터페이스 회로의 설치가 필요하게 되었다. 이와같은 인터페이스 회로는 GaAs 논리 LSI의 출력 트랜지스터의 출력 레벨과 ECL회로의 입력 트랜지스터의 입력 레벨과 잘맞게 하는 것이다.

제 1 도는 GaAs 논리회로와 ECL회로 사이에 설치된 인터페이스 회로(GaAs/ECL 인터페이스 회로)를 도시한 것이다. 제 1 도에 표시한 인터페이스 회로는 대지전위 GND에 관하여 전압 Vss1(=-2.0V)와 Vss2(=-1.5V)의 2개의 다른 전원에 의해 구동된다. 도시한 바와같이, 인터페이스 회로는 입력버퍼 회로 1, 레벨 시프트 회로 2, 슈퍼 버퍼 회로 3, 출력 트랜지스터 T00, 출력 레벨 조정회로 4와 출력단자 레지스터 RL을 가지고 있다. 입력버퍼 회로 1은 트랜지스터 T21과 T22를 갖는다. 레벨 시프트 회로 2는 트랜지스터 T23,T24와 다이오드 DR21을 갖는다. 슈퍼 버퍼회로 3은 고속 구동 능력을 갖고 트랜지스터 T25,T26,T27 그리고 T28로 구성되어 있다. 출력 레벨 조정회로 4는 트랜지스터 T29와 T30으로 이루어졌다.

트랜지스터 T21,T24,T25,T29,T30은 GaAs 화합물 반도체를 주 구성으로 하는 디프리션형(보통 ON형)의 숏트기 배리어(금속 반도체) 전계 효과 트랜지스터로서 형성되어 있다. 트랜지스터 T22,T23,T26,T27,T28,T00은 증진형(보통 오프형)의 숏트키 배리어 전계 효과 트랜지스터로 형성되어 있다.

트랜지스터 T00의 소스 즉, 출력단자 OUT에 연결된 출력단자 레지스터 RL은 제 1 도에 표시한 인터페이스 회로의 출력레벨을 ECL회로 5의 입력레벨과 맞추는 기능을 갖고 있다. 보통, 출력단자 레지스터 RL은 50ohms의 저항치를 가지며 또한 ECL회로 5로 부터의 신호파의 반사의 발생을 방지하는 기능을 갖고 있다. 출력레벨 조정회로 4는 전류원으로서 출력단자 OUT의 낮은 레벨을 예컨대 100mV로 올리는 기능을 한다.

ECL회로 5는 이미터 결합 npn 바이폴라 트랜지스터 Q1,Q2와 ECL회로 5의 동작 세팅용으로 마련된 레지스터 R1,R2로 구성된 차동회로를 갖고 있다. 바이폴라 트랜지스터 Q1과 Q2의 컬렉터는 레지스터 R1과 R2가 있지만, Vcc의 고전력 공급전압을 가진 고전압 전류 공급선에 각각 결합되어 있다. 바이폴라 트랜지스터 Q1과 Q2의 이미터는 저전력 공급전압 V_EE를 받기 위하여 연결되어 있다. 바이폴라 트랜지스터의 컬렉터는 ECL5의 출력단자 OUT'를 형성하고 있다. 기준전압 Vref는 바이폴라 트랜지스터 Q2의 베이스에 들어가 있다.

고(H)레벨의 입력 논리신호가 입력 버퍼회로 1의 트랜지스터 T22의 게이트로 입력되면, 고(H)레벨의 출력 논리신호는 출력단자 OUT에 출력한다. 그리고나서, 출력 논리신호는 ECL회로 5의 트랜지스터 5의 베이스 B에 들어간다. 한편, 입력 논리신호가 저(L)레벨인 때에는, 출력 논리신호가 출력단자 OUT에서 얻은 저(L)레벨은 출력레벨 조정회로의 기능에 의해서 전압 Vss1로부터 100mV가 증가된 전압에 해당하는 것이다.

다른 연관된 회로를 제 2 도에 표시하였는데, 제 1 도의 부분과 동일한 부분에는 동일한 번호를 사용하였다. 표준 버퍼회로 6은 제 1 도에 표시한 슈퍼 버퍼회로 3을 대채한 것이다. 표준 버퍼회로 6은 디프리션형 숏트키 배리어 전계효과 트랜지스터 T31과 증진형 숏트기 배리어 전계효과 트랜지스터 T32를 갖는다. 표준 버퍼회로 6의 출력신호는 슈퍼 버퍼회로 3보다 더 서서히 올라간다. 즉, 슈퍼 버퍼회로 3은 그의 출력신호를 빨리 올리므로써, 클록신호와 같은 특수적용에 사용할 수가 있다. 제 2 도에 표시한 회로는 제 1 도에 표시한 것과 동일한 방법으로 동작한다.

그러나, 제 1 도 및 제 2 도에 표시한 회로들은 불리한 점을 가지고 있는데, 이것을 제 3a 도와 3b 도를 참조하여 설명한다. 제 3a 도는 출력단자 레지스터 RL을 경유하여 통과하는 출력단자(Iout[V])와 출력단자 OUT에서 얻은 출력전압(VO[V])과의 관계를 나타내는 그래프이다. 제 3a 도에서, 라인 A는 출력단자 레지스터 RL(50ohms와 같음)의 부하 저항곡선이고 곡선 B는 트랜지스터 T29의 부하 저항곡선이다. 트랜지스터 T29는 정전류원의 기능을 하며, 따라서 그의 임피던스는 대략 수 kiloohms(8 kiloohms)이다. Vte0(=OV), Vte1(=0.1V), Vte2(=0.2V), Vte3(=0.3V) 그리고 Vte4(=0.4V)는 출력 트랜지스터 T00의 표본역치전압이다. 즉, 표본 역치전압은 서로 100mV가 다르다. 출력 트랜지스터 T00은 A선과 B선의 교차점에서 동작한다. 제 3a 도의 그래프에서 볼 수 있듯이, 출력단자 OUT가 저레벨로 유지되면, 제 1 도 및 제 2 도에 표시한 인터페이스 회로의 출력 임피던스는 출력단자 레지스터 RL의 저항에 비하여 극히 높다. 만약 제 1 도와 제 2 도에 표시한 인터페이스 회로가 주파수 100MHz 또는 그 이상의 주파수를 가진 고속 신호로 진행한다면, 신호파 반사가 생기고, 이렇게 하여 출력신호 파형은 나빠진다.

또한, 제 3b 도는 표시한 바와같이, 출력 트랜지스터 T00의 틀리는 임계전압을 사용하였을 때에는 서로의 출력전압은 대단히 달라진다. 이와같은 출력 전압의 편차는 ECL회로 5의 기능상실의 원인으로 된다.

본 발명자는 상기한 불리한 점을 경감하기 위하여 제 1 도 및 제 2 도에 표시한 회로의 개량을 하였다. 제 4 도는 제 1 도에 표시한 회로의 개량한 것을 나타내고 있다. 제 4도의 슈퍼 버퍼회로 3A는 제 1 도에 표시한 슈퍼 버퍼회로 3을 대체한 것이다. 트랜지스터 33의 게이트와 드레인은 서로 연결되어 있고, 그의 소스는 트랜지스터 T28의 드레인에 연결되어 있다. 트랜지스터 33은 트랜지스터 33의 임계전압에 의해 출력 트랜지스터 T00의 게이트 전압을 올리는 기능을 하고, 그렇게 하므로써, 제 4 도의 인터페이스 회로의 출력임피던스를 경감할 수가 있다.

제 4 도의 개량에는 제 1 도에 표시한 출력레벨 조정회로 4를 사용하지 않는다. 트랜지스터 T33과 유사한 트랜지스터를 사용하는 레벨 변환회로가 일본 특개공보 제 1-137827호에 발표되어 있다.

제 5a 도는 제 4 도에 표시한 개량된 회로의 출력 임피던스 특성을 도시하고 있다. 제 5a 도의 BI선은 출력단자가 저레벨을 유지한 때의 제 4 도에 표시한 개량된 인터페이스 회로의 출력 임피던스(차동 출력저항)를 나타내고 있다. 제 4 도에서 볼 수 있는 바와같이, A선이 임계전압 곡선의 사실상 평탄한 부분을 통과하고 출력 임피던스는 Vte2=0.2V의 대략 22ohms로서, 이것은 제 1 도에 표시한 회로의 출력 임피던스의 약 40분의 1인 것이다.

제 5b 도는 제 4 도에 표시한 개량된 인터페이스 회로의 출력레벨 특성을 도시한 것이다. 여기에서는, 출력 트랜지스터 T00의 임계전압의 차이에 기인한 출력신호의 편차를 감소할 수 있는 것을 볼 수가 있다.

그러나, 틀리는 임계전압으로 인해 출력단자 OUT에서 얻은 출력신호의 편차를 더욱 경감시키는 것이 소망스럽다.

본 발명의 목적은 출력 트랜지스터의 틀리는 임계전압으로 인한 출력신호의 편차를 더욱 경감시킨 개량된 인터페이스 회로를 제공하고자 하는데 있다.

본 발명의 상기한 목적은 화합물 반도체 논리회로와 GaAs 논리회로로 부터의 입력신호를 받고, 완충된 입력신호를 출력하는 입력 완충부와 완충된 입력신호로부터 구동신호를 발생하는 출력 구동회로를 포함하는 바이폴라 트랜지스터 회로 사이에 인터페이스 회로를 설치하므로써 성취되었다. 인터페이스 회로는 또한 구동신호를 받기 위하여 연결가능한 게이트와 제 1 전력 공급전압을 받기 위하여 연결가능한 제 1 단자와, 출력 트랜지스터의 제 2단자와 바이폴라 트랜지스터 회로에 연결된 제 2 단자와 출력단자를 가진 출력 트랜지스터를 포함한다. 또한 인터페이스 회로는 하나의 게이트를 갖는 제 1 숏트키 배리어 트랜지스터를 가진 출력레벨 조정회로와 숏트기 배리어 트랜지스터의 게이트와 출력 트랜지스터의 게이트에 연결된 제 1 단자와 그리고, 숏트키 배리어 트랜지스터의 제 2 단자에 사용하는 정전압을 발생하는 제 2 단자를 포함한다.

제 6 도는 본 발명의 제 1 실시예에 의한 GaAs 논리회로와 ECL회로 사이에 설치된 인터페이스 회로의 회로도이다. 제 6 도에 표시한 인터페이스 회로는 입력 버퍼회로 18, 레벨 시프트 회로 17, 출력 구동회로 11A, 출력레벨 조정회로 13A, 증진형 숏트키 배리어 전계효과 트랜지스터상에 형성된 출력 트랜지스터 T0과 작동 보호회로 12로 이루어져 있다.

출력 트랜지스터 T0은 대지전위 GND에 세트된 제 1 전력 공급선 19에 연결된 드레인과 출력단자 OUT에 연결된 소스를 갖고 있다. 출력단자 레지스터 RL,예컨대 50ohms은 출력단자 OUT와 -2.0V의 전압 Vss1에 세트된 제 2 전력공급선 20사이에 연결되어 있다.

출력 구동회로 11A는 세 개의 트랜지스터 T1,T2,T3으로 구성되어 있다. 트랜지스터 T1은 디프리션형 숏트키 배리어 전계효과 트랜지스터로서, 제 1 전력 19에 연결된 드레인과 소스에 연결된 소스와 게이트를 갖고 있다. 트랜지스터 T1의 소스와 게이트는 출력 트랜지스터 T0의 게이트에 연결되어 있다. 트랜지스터 T2는 증진형 숏트키 배리어 전계효과 트랜지스터이다. 트랜지스터 T2의 드레인과 게이트는 트랜지스터 T1의 게이트와 소스, 그리고 출력 트랜지스터 T0의 게이트에 연결되어 있다. 트랜지스터 T2는 제 4 도에서 기술한 트랜지스터 T33에 해당하고, 저레벨의 출력신호를 출력할 때 얻는 인터페이스 회로의 출력 임픽던스를 경감시키는 기능을 한다. 트랜지스터 T3은 증진형 숏트키 배리어 전계효과 트랜지스터이다. 트랜지스터 T3의 드레인은 트랜지스터 T2의 소스에 연결되어 있고, 트랜지스터 T3의 소스는 제 2 전력공급선 20에 연결되어 있다.

입력 버퍼회로 18은 트랜지스터 T11과 T12로 구성되어 있다. 트랜지스터 T11은 디프리션형 숏트키 배리어 전계효과 트랜지스터로 되어 있고, 트랜지스터 T12는 증진형 숏트키 배리어 전계효과 트랜지스터로 되어있다. 트랜지스터 T11의 드레인은 제 1 전력공급선 19에 연결되어 있고, 그의 소스는 트랜지스터 T12의 드레인에 연결되어 있다. 트랜지스터 T11의 게이트와 소스는 상호 연결되어 있다. 트랜지스터 T12의 게이트는 인터페이스 회로의 입력단자 IN에 연결되어 있고 그의 소스는 ECL-1.5V인 전압 Vss2에 세트된 제 3 전력공급선 21에 연결되어 있다.

레벨 시프트회로 17은 트랜지스터 9, 레벨 시프트 다이오드 DR5, 그리고 트랜지스터 T10으로 구성되어 있다. 트랜지스터 T9는 증진형 숏트키 배리어 전계효과 트랜지스터이다. 트랜지스터 T9의 드레인은 제 1 전력공급선 19에 연결되고, 소스는 레벨 시프트 다이오드 DR5의 양극에 연결되어 있다. 트랜지스터 T9의 게이트는 트랜지스터 T11의 소스와 게이트에 그리고 트랜지스터 T12의 드레인에 연결되어 있다. 레벨 시프트 다이오드 DR5의 음극은 트랜지스터 T10의 드레인과 출력 구동회로 11A의 트랜지스터 T3의 게이트에 연결되어 있다. 트랜지스터 T10의 게이트와 소스는 제 2 전력공급선 20에 연결되어 있다, 트랜지스터 T10은 디프리션형 숏트키 배리어 전계효과 트랜지스터이다. 동작 보호회로 12는 출력단자 OUT와 출력 트랜지스터 T0의 소스에 연결된 양극과 제 1 전력공급선 19에 연결된 음극을 가진 다이오드 DR1로 형성되어 있다. 다이오드 DR1은 방전 경로를 형성하고 있다. 출력단자 OUT가 고레벨에서 저레벨로 또는 그와 반대로 바뀔 때 역전류 또는 정전기 변화에 기인한 전류는 다이오드 DR1을 통하여 통과하게 하므로써 출력 트랜지스터 T0을 이와같은 역전류 또는 변화로부터 보호할 수가 있다.

출력레벨 조정회로 13A는 증진형 숏트키 배리어 전계효과 트랜지스터 T4, 디프리션형 숏트키 배리어 전계효과 트랜지스터 T5 그리고 레벨 시프트 다이오드 DR2로서 구성된다. 레벨 시프트 다이오드 DR2의 양극은 제 1 전력공급선 19에 연결되어 있고, 그의 음극은 트랜지스터 T4의 소스와 트랜지스터 T5의 드레인에 연결되어 있다. 트랜지스터 T4의 드레인과 게이트는 출력 트랜지스터 T0의 게이트에 연결되고, 트랜지스터 T4의 소스는 트랜지스터 T5의 드레인에 연결되어 있다. 트랜지스터 T5의 게이트와 소스는 제 2 전력 공급선 20에 연결되어 있다.

레벨 시프트 다이오드 DR2는 트랜지스터 T5의 드레인이 트랜지스터 T4의 소스에 연결되었을 때 절점 D5의 레벨을 결정한다. 트랜지스터 T5는 정전압원으로서 레벨 시프트 다이오드 DR2에 의해 결정한 고정전압에서 절점 D5를 유지하는 기능을 한다. 트랜지스터 T4는 출력 트랜지스터 T0과 동일한 생산조건하에서 생산할 수가 있다. 이와같이 하여, 트랜지스터 T4의 임계전압은 출력 트랜지스터 T0의 그것과 실질상 동일하다. 환언하면, 트랜지스터 T0과 T4는 설계 임계전압으로부터 실제상으로 동일한 임계전압 제어편차를 갖는다.

트랜지스터 T4의 드레인에 해당하는 절점 D4의 전압은 트랜지스터 T4의 임계전압에 의해 절점 D5의 전압보다 높다. 출력단자 OUT의 전압은 출력 트랜지스터 T0의 임계전압에 의해 절점 D4의 전압보다 낮다. 상기한 바와같이, 출력 트랜지스터 T0의 임계전압은 T4의 그것과 거의 동일한 까닭에, 출력단자 OUT의 전압은 절점 D5의 전압에 고정되어 있다. 상기와 같은 배열로서, 출력단자 OUT를 출력 트랜지스터 T0의 임계전압 편차에 관계없이 정전압(절점 D5의 전압에 해당하는)으로의 고정이 가능하게 된다.

제 7a 도는 제 6 도에 표시한 회로의 출력 임피던스 특성을 도시한 것이다. 그리고 제 7b 도는 제 6 도에 표시한 회로의 출력레벨을 도시한 것이다. 제 7b 도에서 볼 수 있는 바와같이, 출력 트랜지스터 T0의 틀리는 임계전압으로 인한 편차의 경감이 제 5b 도에 표시된 것보다 더 많이 경감된다. 또한, 트랜지스터 T1은 디프티션형이기 때문에 증진형의 트랜지스터보다 작은 임계전압을 갖는다. 이와같이 하여 출력신호의 고레벨이 증대될 수가 있다.

제 6 도에 표시한 회로의 작동시에, 입력단자 IN을 경유하여 트랜지스터 T12의 게이트에 고레벨의 입력 논리신호가 입력되면 레벨 시프트회로 17의 트랜지스터 T9는 오프가 되고, 출력 구동회로 11A의 트랜지스터 T3 역시 오프로 된다. 이와같이 하여, 대지전위와 거의 동량의 전압이 트랜지스터 T1을 경유하여 출력 트랜지스터 T0의 게이트에 적용되므로써, 출력단자 OUT의 전압이 고레벨로 세트된다. 상기 작동중, 출력 트랜지스터 T0의 임계전압은 트랜지스터 T4의 임계전압의 편차에 의햇 취소된다. 이와같이 하여, 출력 단자 OUT에서의 출력신호는 출력 트랜지스터 T0의 임계전압 편차의 존재에 영향을 받지 않는다. 한편, 입력 논리신호가 저레벨인 때에는, 입력 버퍼회로 18의 트랜지스터 T12는 온으로 턴하고 레벨 시프트회로 17의 트랜지스터 T9는 역시 온으로 턴한다. 이와같이 하여, 출력 구동회로 11A의 트랜지스터 T3의 게이트는 트랜지스터 T9의 임계전압의 함에 의한 대지전위보다 낮은 전압이 제공되고 레벨 시프트 다이오드 DR5 전면에 순방향 전압의 강하가 진행된다. 이와같이 하여, 트랜지스터 T3이 온으로 턴한다. 이때, 출력 트랜지스터 T0의 게이트 전압은 트랜지스터 T4의 임계전압에 의해서 절점 D5의 전압보다 높고, 이렇게 하여, 출력 트랜지스터 T0은 오프로 턴한다. 전술한 바와같이, 출력단자 OUT는 출력 레벨 조정회로 13A의 트랜지스터 T4와 T5의 기능에 의해서 절점 D5의 전압에서 고정된다. 이와같이 하여, 인터페이스 회로는 절점 D5의 전압과 동일한 저레벨의 전압을 출력단자 OUT에 출력한다. 이제부터 본 발명의 제 2 실시예에 의한 인터페이스 회로에 대한 설명을 제 8 도를 참조하여 하는데, 제 6 도에 표시한 부분과 동일한 부분에 대해서는 동일한 참조번호를 붙였다. 제 2 동작 보호회로 14를 갖는 출력 레벨 조정회로는 13B로 표시되어 있다. 제 2 동작 보호회로 14는 다이오드 DR3과 DR4로 구성되어 있다. 다이오드 DR3의 양극은 트랜지스터 T4의 소스에 연결되고, 그의 음극은 트랜지스터 T5의 드레인에 연결되어 있다. 다이오드 DR4의 양극은 레벨 시프트 다이오드 DR2의 음극에 연결되고, 다이오드 DR4의 음극은 트랜지스터 T5의 드레인에 연결되어 있다.

제 2 동작 보호회로 14는 제 2 전력공급선 20이 제 1 전력공급선 19의 대지전위 GND 보다 높은 전압을 가졌을 때, 이 전류가 트랜지스터 T4와 T1을 통하여 역방향으로 통과하는 것을 방지한다. 정상적으로는, 제 2 전력공급선 20은 대지전위 GND의 전압보다 낮게 세트되는 것이다.

그러나, 예로서, 제 8 도에 표시한 인터페이스 회로를 시험하면, 제 2 전력 공급선 20의 전압이 대지전위 GND 보다 높게될 수가 있다. 이와 같은 경우에는, 트랜지스터 T4가 손상을 받게 된다. 다이오드 DR3과 DR4는 상기한 전류가 트랜지스터 T4를 통과하는 것을 방지하는 것이다. 다이오드 DR4는 또한 레벨 시프트 다이오드로서 기능하여 레벨 스프트 다이오드 DR2와 함께 절점 D5의 전압을 결정한다.

제 9 도는 본 발명의 제 3 의 실시예에 의한 인터페이스 회로를 도시한 것이다. 제 9 도에서 그 부분이 제 6 도에 표시한 것과 동일한 부분에는 제 6 도에 붙인 것과 동일한 참조번호를 붙였다. 제 9 도에 표시한 인터페이스 회로는 -2.0V의 전압 Vss1이 제공되는 단일 전원에 의해서 구동된다. 한편 제 6 도에 표시한 인터페이스회로는 Vss1과 Vss2의 두 전원에 의해 구동되었다. 입력 버퍼회로 23은 제 6 도에 표시한 입력 버퍼 18과 레벨 시프트회로 17을 대체한 것이다. 입력 버퍼회로 23은 두 개의 디프리션형 숏트키 트랜지스터 T15,T14와 두 개의 증진형 숏트키 트랜지스터 T13,T16으로 구성되어 있다. 입력 버퍼회로 23은 제 6 도에 표시한 레벨 시프트회로 17의 다이오드 DR5를 생략하고 얻은 회로에 해당한다. 즉, 트랜지스터 T13의 소스가 트랜지스터 T14의 드레인과 트랜지스터 T13의 게이트에 직결되어 있다.

제 10 도는 본 발명의 제 4 실시예에 의한 인터페이스 회로를 도시한 것이다. 제 10 도에서, 앞에서 도시한 것과 동일한 것에 대해서는 동일 참조번호를 붙였다. 제 10 도에 표시한 인터페이스 회로는 제 8 도에 표시한 다이오드 DR3과 DR4를 더하고, 제 9 도에 표시한 인터페이스 회로에 동작 지연회로 15를 더하여서 얻은 것이다. 동작 지연회로 15는 출력 트랜지스터 TO의 게이트에 상승신호에 소요되는 시간을 연장시키는 기능을 하므로써 출력단자 OUT에서 얻는 출력신호의 상승이 전술한 인터페이스에 비하여 서서히 진행되는 것이다. 전술한 각 실시예에서는 출력단자 OUT에서 얻은 출력신호는 ECL회로 안에서 진행된 신호 보다도 빨리 바뀐다.

이것은 ECL회로의 기능 상실을 초래할 수 있다. 동작 지연회로 15는 출력 트랜지스터 TO의 게이트와 제 2 전력공급선 20 사이에 연결된 캐패시터 C로 형성되어 있어서, 출력 트랜지스터 TO의 증대된 게이트 정전용량은 그의 게이트와 결합된다. 캐패시터 C의 존재는 출력 트랜지스터 TO의 상태의 변화를 지연시키므로써 인터페이스 회로의 출력신호 속도를 변화시켜서 ECL회로 안에서 진행된 신호의 속도와 맞게 하는 것이다. 이 결과로, 호출신호(출력신호의 과도진동)의 발생을 방지하는 것이 가능하게 된다.

이제 본 발명의 제 5 실시예에 의한 인터페이스 회로에 대한 기술을 제 11 도를 참조하여 하는데, 이 도에 표시된 부분이 앞의 도면에 표시된 부분과 동일한 부분에는 앞에 붙인 것과 동일한 참조번호를 붙였다. 슈퍼 버퍼회로 11B는 제 6 도에 표시한 버퍼회로 11A를 대채한 것이다. 슈퍼 버퍼회로 11B는 제 4 도에 표시한 슈퍼 버퍼회로 3A와 동일한 것이다.

슈퍼 버퍼회로 11B는 디프리션형 숏트키 배리어 전계효과 트랜지스터 T7과 트랜지스터 T1,T2,T3 외에 2개의 증진형 숏트키 배리어 전계 효과 트랜지스터 T6과 T8을 갖고 있다. 트랜지스터 T7의 드레인은 제 1 전력공급선 19에 연결되고 그의 소스와 드레인은 상호 연결되어 있다. 또한, 트랜지스터 T7의 소스와 게이트는 트랜지스터 T6과 T1의 게이트에 연결되어 있고 트랜지스터 T8의 드레인에 연결되어 있다. 트랜지스터 T8의 게이트는 다이오드 DR5의 음극에 연결되어 있고, 그의 소스는 트랜지스터 T8의 소스에 연결되어 있다. 트랜지스터 T8의 게이트는 트랜지스터 T3의 게이트에 또한 연결되어 있다. 트랜지스터 T6,T7,T8은 트랜지스터 T1의 턴온 동작을 촉진시키므로써, 증대된 바이어스 전류가 출력 트랜지스터 TO을 통해서 통과할 수 있게 한다. 즉, 입력단자 IN에 입력된 고레벨 입력신호에 대응하여 트랜지스터 T1이 턴온되면, 트랜지스터 T6도 동시에 턴온된다. 이와 같이 하여서, 트랜지스터 T1을 통해서 통과한 전류와 트랜지스터 T6을 통하여 통과한 전류는 출력 트랜지스터 TO의 게이트로 들어간다.

제 12 도는 본 발명의 제 6 실시예에 의한 인터페이스 회로를 도시한 것이다. 제 12 도에서, 앞에 숫자와 동일한 부분에는 앞의 참조번호와 동일한 번호를 붙였다. 제 12 도에 표시한 인터페이스회로는 제 11 도에 표시한 출력레벨 조정회로 13A의 다이오드 DR3과 DR4를 더하여서 얻은 것이다. 즉, 제 12 도에 표시한 출력레벨 조정회로 13B는 제 8 도에 표시한 것과 동일한 것이다. 제 12 도의 다이오드 DR3과 DR4는 제 8 도에 표시한 것과 동일한 방법으로 기능한다.

제 13 도는 본 발명의 제 7 실시예에 의한 인터페이스 회로를 도시한 것이다. 제 13 도에서, 앞의 것과 동일 부분에 대해서는 동일 참조 번호를 붙였다. 제 13 도의 인터페이스 회로는 제 11 도에 표시한 것과 동일한 것이다. 단지, 제 13 도의 인터페이스 회로는 단일 전원 Vss1에 의해서 구동된다는 것이 다를 뿐이다. 이렇게 때문에, 제 11 도에 표시한 입력 버퍼회로 18과 레벨 시프트회로 17은 트랜지스터 T13-T16으로 구성된 입력버퍼회로 19에 의해 대치되었다.

제 14 도는 본 발명의 제 8 실시예에 의한 인터페이스 회로를 도시한 것인데 이 도에 표시한 부분이 앞에 표시한 부분과 동일한 경우에는, 앞의 것과 동일한 참조번호를 붙였다. 제 14 도에 표시한 인터페이스 회로는 단일전원 Vss1에 의해서 구동된다는 것 외는 제 12 도에 표시한 것과 동일하다. 이것 때문에, 제 12 도에 표시한 입력 버퍼회로 18과 레벨 시프트회로 17이 트랜지스터 T13-T16으로 구성된 입력 버퍼회로 19로 대치되었다.

제 15 도는 시험에서 상기한 특성을 얻기 위하여 사용한 회로를 도시한 것이다. 참조번호 40은 전기한 실시예에 의한 인터페이스 회로의 칩을 표시하는 번호이다. D.D. 전력 공급원 VIN이 입력단자 IN과 전력 공급전압 Vss1 또는 Vss2가 입력된 전력 공급단자(Vss1/Vss2)에 연결되어 있다. 칩 40의 전력 공급전압(Vss1)은 접지된 고전위 단자를 가진 -1.5V D.C. 전력공급원의 저전위 단자에 연결되고, 칩 40의 전력 공급전압 Vss2는 접지된 고전위 단자를 가진 -2.0V D.C. 전력 공급원의 저전위 단자에 연결되어 있다. 전류계 Iout는 출력단자 OUT와 전력 공급단자 Vss2 사이에 연결되고, Vo은 출력단자 OUT와 접지 사이의 전압을 표시한다.

본 발명은 제시된 실시예에 제한되는 것이 아니고, 변화와 수정이 본 발명의 범위를 넘지않고 할 수 있다.

Claims

GaAs 논리회로로부터의 입력신호를 받고, 완충된 입력 신호를 출력하기 위한 입력 버퍼장치(18,23)와 ; 전기한 완충된 입력신호로부터의 구동신호를 발생하게 하고, 전기한 입력 버퍼장치에 작동적으로 결합된 출력 구동장치(11A,11B)와 ; 전기한 구동신호를 받기 위하여 연결할 수 있는 게이트와 제 1 전력 공급 전압(GND)을 받기 위하여 연결할 수 있게한 제 1 단자와 그리고 제 2 단자를 갖는 출력 트랜지스터(TO)와 ; 전기한 출력 트랜지스터의 전기한 제 2 단자와 바이폴라 트랜지스터 회로에 연결된 출력단자(OUT)와 ; 게이트를 가진 제 1 쇼트키 배리어 트랜지스터(T4)를 갖는 출력레벨 조정장치(13A,13B)와 전기한 숏트키 배리어 트랜지스터의 게이트와 전기한 출력 트랜지스터의 게이트에 연결된 제 1 단자와 전기한 숏트키 배리어 트랜지스터의 제 2 단자에 연결되어 정전압을 발생시키는 제 2 단자를 포함하는 것을 특징으로 하는 인터페이스 회로를 포함하는 화합물 반도체 논리회로와 바이폴라 트랜지스터 회로 사이에 설치된 인터페이스 회로.
청구범위 제 1 항에 있어서, 전기한 제 1 전력 공급전압과 음극을 받기 위하여 연결할 수 있는 양극을 갖는 제 1 다이오드(DR2)와 ; 전기한 제 1 전력 공급전압보다 낮은 제 2 전력 공급전압(Vss1)을 받기 위하여 연결할 수 있는 게이트와, 전기한 제 1 다이오드의 음극과 전기한 제 1 숏트키 배리어 트랜지스터의 제 2 단자에 연결된 제 1 단자와 전기한 제 2 전력 공급전압을 받기 위하여 연결할 수 있는 제 2 단자를 갖는 제 2 숏트키 배리어 트랜지스터(T5)를 포함하는 전기한 출력레벨 조정장치(13A,13B)를 특징으로 하는 인터페이스 회로.
청구범위 제 2 항에 있어서, 역전류가 전기한 제 2 및 제 1 쇼트키 배리어 트랜지스터를 통해서 통과하는 것을 방지하므로써 제 1 쇼트키 배리어 트랜지스트를 역전류로 인한 파손으로부터 방지하는 보호장치(14)를 포함하는 출력레벨 조정장치(13B)를 특징으로 하는 인터페이스 회로.
청구범위 제 2 항에 있어서, 전기한 제 1 쇼트키 배리어 트랜지스터(T4)는 중진형 전계효과 트랜지스터이고 ; 전기한 제 2 숏트키 배리어 트랜지스터(T5)는 디프리션형 전계효과 트랜지스터라는 것을 특징으로 하는 인터페이스 회로.
청구범위 제 2 항에 있어서, 전기한 제 1 다이오드(DR2)가 레벨 시트트 다이오드를 포함하는 것을 특징으로 하는 인터페이스 회로.
청구범위 제 2 항에 있어서, 전기한 출력 트랜지스터의 게이트에 연결된 제 1 단자와, 전기한 제 2 전력공급전압을 받기 위하여 연결할 수 있는 제 2 단자를 가진 캐패시터(C)를 포함한 전기한 출력레벨 조정장치(13A,13B)를 특징으로 하는 인터페이스 회로.
청구범위 제 2 항에 있어서, 전기한 제 1 전력 공급전압을 받기 위하여 연결할 수 있는 제 1 단자와, 전기한 제 3 숏트키 배리어 트랜지스터의 제 2 단자와 전기한 출력 트랜지스터(TO)에 연결된 제 2 단자와 게이트를 갖는 제 3 숏트키 배리어 트랜지스터(T1)과 ; 전기한 출력 트랜지스터의 게이트에 연결된 제 1 단자와, 제 4 숏트키 배리어 트랜지스트의 제 1 단자에 연결된 게이트와, 그리고, 제 2 단자를 갖는 제 4 숏트키 배리어 트랜지스터(T2)와 ; 전기한 제 4 숏트키 배리어 트랜지스터의 제 2 단자에 연결된 제 1 단자와, 전기한 제 2 전력 공급전압을 받기 위하여 연결할 수 있는 제 2 단자와, 전기한 완충된 입력신호를 받기 위하여 연결할 수 있는 게이트를 갖는 제 5 숏트키 배리어 트랜지스터(T3)을 포함한 전기한 출력 구동장치(11A)를 특징으로 하는 인터페이스 회로.
청구범위 제 3 항에 있어서, 전기한 제 1 숏트키 배리어 트랜지스터(T4)의 제 2 단자에 연결된 양극과, 전기한 제 2 숏트키 배리어 트랜지스터(T5)의 제 1 단자에 연결된 음극을 갖는 제 2 다이오드(DR3)을 포함하는 전기한 보호장치(14)를 특징으로 하는 인터페이스 회로.
청구범위 제 8 항에 있어서, 전기한 제 1 다이오드(DR2)의 음극에 연결된 양극과, 전기한 제 2 숏트키 배리어 트랜지스터(T5)의 제 1 단자에 연결된 음극을 갖는 제 3 다이오드(DR4)를 포함한 전기한 보호장치(14)를 특징으로 하는 인터페이스 회로.
청구범위 제 9 항에 있어서, 전기한 출력 트랜지스터의 게이트에 연결된 제 1 단자와, 전기한 제 2 전력 공급전압을 받기 위하여 연결할 수 있는 제 2 단자를 갖는 캐패시터(C)를 포함한 전기한 출력레벨 조정장치(13B)를 특징으로 하는 인터페이스 회로.
청구범위 제 1 항에 있어서, 전기한 제 1 전력 공급전압(GND)과 전기한 제 1 전력 공급전압 보다 낮은 제 2 전력 공급전압(Vss1)을 받기 위하여 연결할 수 있고, 전기한 제 1 전력 공급전압과 전기한 제 2 전력 공급전압으로부터 정전압을 발생하기 위한 장치들을 포함한 전기한 출력레벨 조정장치(13A,13B)를 특징으로 하는 인터페이스 회로.
청구범위 제 11 항에 있어서, 입력 버퍼장치가 전기한 제 1 전력 공급전압과 전기한 제 1 전력 공급전압(GND) 보다 낮은 제 3 전력 공급전압(Vss2)을 받을 수 있게 전기한 입력 버퍼장치(18)가 연결되어 있는 것을 특징으로 하는 인터페이스 회로.
청구범위 제 11 항에 있어서, 전기한 입력 버퍼장치가 전기한 제 1 전력 공급전압(GND)과 전기한 제 2 전력 공급전압(Vss1)을 받을 수 있게 전기한 입력 버퍼장치(23)가 연결되어 있는 것을 특징으로 하는 인터페이스 장치.
청구범위 제 11 항에 있어서, 전기한 제 1 전력 공급전압(GND)과 전기한 제 2 전력 공급전압(Vss1)을 받기 위하여 연결할 수 있게 하고, 전기한 완충된 입력신호를 받고, 전기한 완충된 입력신호로 부터의 레벨이동된 신호를 발생하게 하고, 전기한 레벨 이동된 신호를 전기한 출력 구동장치(11A,11B)에 보내는 레벨시프팅 장치(17)를 포함하는 것을 특징으로 하는 인터페이스 회로.
청구범위 제 14 항에 있어서, 전기한 제 1 전력 공급전압(GND)를 받기 위하여 연결된 제 1 단자와, 전기한 완충된 입력신호를 받기 위하여 연결할 수 있는 제 2 단자 및 게이트를 갖는 제 2 숏트키 배리어 트랜지스터(T1)와 ; 전기한 제 2 숏트키 배리어 트랜지스터의 제 2 단자에 연결된 양극과, 전기한 출력 구동장치(13A,13B)에 연결된 음극을 갖는 레벨 시프트 다이오드(DR5)와 ; 그리고 전기한 레벨 시프트 다이오드의 음극에 연결된 제 1 단자와, 전기한 제 2 전력 공급전압(Vss1)을 받기 위하여 연결할 수 있는 제 2 단자와, 전기한 제 2 전력 공급전압을 받기 위하여 연결할 수 있는 게이트를 갖는 제 4 숏트키 배리어 트랜지스터(TO)를 갖는 제 2 숏트키 배리어 트랜지스터(T1)을 포함하는 전기한 레벨 시프팅 장치(11A)를 특징으로 하는 인터페이스 회로.
청구범위 제 13 항에 있어서, 전기한 제 1 전력 공급전압(GND)을 받기 위하여 연결할 수 있는 제 1 단자와, 전기한 제 2 숏트키 배리어 트랜지스터 게이트에 연결된 게이트와 제 2 단자를 갖는 제 2 숏트키 배리어 트랜지스터(T15)와 ; 전기한 제 2 숏트키 배리어 트랜지스터의 제 2 단자에 연결된 제 1 단자와, 전기한 제 2 전력 공급전압(Vss1)에 연결할 수 있는 제 2 단자와, 전기한 입력신호를 받기 위하여 연결할 수 있는 게이트를 갖는 제 3 숏트키 배리어 트랜지스터(T16)와 ; 전기한 제 2 숏트키 배리어 트랜지스터의 제 2 단자에 연결된 게이트와, 전기한 제 1 전력 공급전압을 받기 위하여 연결할 수 있는 제 1 단자와 전기한 출력 구동장치(11A,11B)에 연결된 제 2 단자를 갖는 제 4 숏트키 배리어 트랜지스터(T13)와 ; 그리고 전기한 제 4 숏트키 배리어의 제 2 단자에 연결된 제 1 단자와, 전기한 제 2 전력 공급전압(Vss1)을 받기 위하여 연결할 수 있는 제 2 단자와, 전기한 제 2 전력 공급전압을 받기 위하여 연결할 수 있는 게이트를 갖는 제 5 쇼트키 배리어 트랜지스터(T14)를 포함하는 전기한 입력 버퍼장치(23)을 특징으로 하는 인터페이스 회로.
청구범위 제 1 항에 있어서, 전기한 입력 버퍼장치(18,23)와 전기한 출력 트랜지스터(TO)의 게이트 사이에 연결되어, 전기한 출력 구동장치(11A,11B)와 함께 전기한 완충된 입력신호에 대응하여 전기한 출력 트랜지스터를 구동하기 위한 슈퍼 버퍼장치(T6,T7,T8)를 또한 포함하는 것을 특징으로 하는 인터페이스 회로.
청구범위 제 1 항에 있어서, 전기한 출력 트랜지스터를 통해서 역전류가 통과하는 것을 방지하기 위한 보호장치(12)를 또한 포함하는 것을 특징으로 하는 인터페이스 회로.
청구범위 제 1 항에 있어서, 전기한 출력 트랜지스터(TO)가 숏트키 배리어 전계효과 트랜지스터라는 것을 특징으로 하는 인터페이스 회로.
청구범위 제 1 항에 있어서, 전기한 출력단자(OUT)가 이미터 결합 논리회로(5)에 연결되어 있는 것을 특징으로 하는 인터페이스 회로.