JPH0595267A - 半導体論理装置 - Google Patents
半導体論理装置Info
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- JPH0595267A JPH0595267A JP3255373A JP25537391A JPH0595267A JP H0595267 A JPH0595267 A JP H0595267A JP 3255373 A JP3255373 A JP 3255373A JP 25537391 A JP25537391 A JP 25537391A JP H0595267 A JPH0595267 A JP H0595267A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
(57)【要約】
【目的】 省電力且つスイッチング特性の優れた半導体
論理装置を提供することを目的とする。 【構成】 ゲート接点に入力される入力信号に応じてス
イッチング動作する１又は複数の第１の電界効果トラン
ジスタと、電界効果トランジスタのゲート・ソース接点
間を短絡することによって形成され、上記第１の電界効
果トランジスタの負荷として接続する第１の素子と、電
界効果トランジスタのゲート・ソース接点間を短絡する
ことによって形成され、上記第１の素子に直列接続する
ことで該第１の素子と共に上記第１の電界効果トランジ
スタの負荷として接続する第２の素子と、上記第１の素
子の上記ゲート・ソース接点に発生する信号を電力増幅
するソースホロワ回路と、ドレイン接点が上記第２の素
子の上記ゲート・ソース接点に接続し、ソース接点が所
定電圧を生じるダイオードのアノード接点に接続し、ゲ
ート接点に上記ソースホロワ回路の出力信号が印加され
る第２の電界効果トランジスタを備えた。
論理装置を提供することを目的とする。 【構成】 ゲート接点に入力される入力信号に応じてス
イッチング動作する１又は複数の第１の電界効果トラン
ジスタと、電界効果トランジスタのゲート・ソース接点
間を短絡することによって形成され、上記第１の電界効
果トランジスタの負荷として接続する第１の素子と、電
界効果トランジスタのゲート・ソース接点間を短絡する
ことによって形成され、上記第１の素子に直列接続する
ことで該第１の素子と共に上記第１の電界効果トランジ
スタの負荷として接続する第２の素子と、上記第１の素
子の上記ゲート・ソース接点に発生する信号を電力増幅
するソースホロワ回路と、ドレイン接点が上記第２の素
子の上記ゲート・ソース接点に接続し、ソース接点が所
定電圧を生じるダイオードのアノード接点に接続し、ゲ
ート接点に上記ソースホロワ回路の出力信号が印加され
る第２の電界効果トランジスタを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
で構成される半導体論理装置に関し、特に、スイッチン
グ特性を向上した半導体論理装置に関する。
で構成される半導体論理装置に関し、特に、スイッチン
グ特性を向上した半導体論理装置に関する。
【０００２】
【従来の技術】近年、高速動作の可能な半導体論理装置
の開発が望まれており、高い電子移動度をもつガリウム
砒素（ＧａＡｓ）を基材とするガリウム砒素メタルショ
ットキ接合形電界効果トランジスタ（ＧａＡｓＭＥＳＦ
ＥＴ）で形成した半導体論理装置が知られている（例え
ば“ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ”
ＳＴＡＴＥ ＣＩＲＣＵＩＴ，ＶＯＬ．２６，ＮＯ．
１，ＪＡＮＵＡＲＹ １９９１）。
の開発が望まれており、高い電子移動度をもつガリウム
砒素（ＧａＡｓ）を基材とするガリウム砒素メタルショ
ットキ接合形電界効果トランジスタ（ＧａＡｓＭＥＳＦ
ＥＴ）で形成した半導体論理装置が知られている（例え
ば“ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ”
ＳＴＡＴＥ ＣＩＲＣＵＩＴ，ＶＯＬ．２６，ＮＯ．
１，ＪＡＮＵＡＲＹ １９９１）。
【０００３】かかる半導体論理装置の一例であるインバ
ータ回路を図４に示す。
ータ回路を図４に示す。
【０００４】このインバータ回路は、ＳＢＦＬ（Super
Buffer FET Logic の略）と呼ばれる回路に改良が加え
られたものであり、エンハンスメント形電界効果トラン
ジスタ（以下、Ｅ形ＦＥＴと言う）２に、ディプレーシ
ョン形電界効果トランジスタ（以下、Ｄ形ＦＥＴとい
う）のゲート・ソース間が短絡することで高インピーン
スの負荷となる素子４が接続し、電源電圧ＶDDとＶss間
に直列に接続する出力回路を構成するＥ形ＦＥＴ６，８
のＥ形ＦＥＴ６のゲート接点とＥ形ＦＥＴ２のゲート接
点が共通接続すると共に、Ｅ形ＦＥＴ８のゲート接点と
素子４のゲート接点が共通接続している。更に、Ｅ形Ｆ
ＥＴ８のソース接点に現れる電圧変化に対してＥ形ＦＥ
Ｔ８のゲート接点に帰還をかけるＤ形ＦＥＴ１０とショ
ットキバリアダイオード１２から成る帰還回路が設けら
れており、Ｅ形ＦＥＴ２のゲート接点に入力信号Ｖinを
印加すると、その反転出力ＱをＥ形ＦＥＴ８のソース接
点に接続される出力端子１４に出力する。
Buffer FET Logic の略）と呼ばれる回路に改良が加え
られたものであり、エンハンスメント形電界効果トラン
ジスタ（以下、Ｅ形ＦＥＴと言う）２に、ディプレーシ
ョン形電界効果トランジスタ（以下、Ｄ形ＦＥＴとい
う）のゲート・ソース間が短絡することで高インピーン
スの負荷となる素子４が接続し、電源電圧ＶDDとＶss間
に直列に接続する出力回路を構成するＥ形ＦＥＴ６，８
のＥ形ＦＥＴ６のゲート接点とＥ形ＦＥＴ２のゲート接
点が共通接続すると共に、Ｅ形ＦＥＴ８のゲート接点と
素子４のゲート接点が共通接続している。更に、Ｅ形Ｆ
ＥＴ８のソース接点に現れる電圧変化に対してＥ形ＦＥ
Ｔ８のゲート接点に帰還をかけるＤ形ＦＥＴ１０とショ
ットキバリアダイオード１２から成る帰還回路が設けら
れており、Ｅ形ＦＥＴ２のゲート接点に入力信号Ｖinを
印加すると、その反転出力ＱをＥ形ＦＥＴ８のソース接
点に接続される出力端子１４に出力する。
【０００５】このインバータ回路は、Ｅ形ＦＥＴ４，１
０のしきい値電圧を等くし、且つ両者のゲート幅を適当
な値に選んで設計すると、論理値“Ｌ”の入力信号Ｖin
に対する反転出力Ｑの論理値“Ｈ”が、Ｄ形ＦＥＴ１０
によって適当な電圧にクランプされることとなり、出力
端子１４に接続される回路（図示せず）に流れ込む不要
な貫通電流を抑制する効果を有する。したがって、反転
出力Ｑが論理値“Ｌ”から“Ｈ”に反転する遷移時に大
きな電流駆動能力を有するにも係わらず、消費電流を小
さく抑えることがきるという優れた機能を有している。
０のしきい値電圧を等くし、且つ両者のゲート幅を適当
な値に選んで設計すると、論理値“Ｌ”の入力信号Ｖin
に対する反転出力Ｑの論理値“Ｈ”が、Ｄ形ＦＥＴ１０
によって適当な電圧にクランプされることとなり、出力
端子１４に接続される回路（図示せず）に流れ込む不要
な貫通電流を抑制する効果を有する。したがって、反転
出力Ｑが論理値“Ｌ”から“Ｈ”に反転する遷移時に大
きな電流駆動能力を有するにも係わらず、消費電流を小
さく抑えることがきるという優れた機能を有している。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示すような帰還回路を有するインバータ回路にあって
は、反転出力Ｑが論理値“Ｌ”となるときに、Ｄ形ＦＥ
Ｔ１０のドレイン接点の電位も低くなるので、Ｄ形ＦＥ
Ｔ１０のドレイン・ゲート間に存在するゲート・ドレイ
ン間容量ＣGDが増大し、この結果、反転出力Ｑが論理値
“Ｌ”から“Ｈ”に反転する遷移時に、Ｄ形ＦＥＴ４か
ら流れ込む電流によって充電されるべき容量が増加する
こととなるので、この充電に要するターンオン時間の遅
延が高速動作の妨げとなる問題があった。
示すような帰還回路を有するインバータ回路にあって
は、反転出力Ｑが論理値“Ｌ”となるときに、Ｄ形ＦＥ
Ｔ１０のドレイン接点の電位も低くなるので、Ｄ形ＦＥ
Ｔ１０のドレイン・ゲート間に存在するゲート・ドレイ
ン間容量ＣGDが増大し、この結果、反転出力Ｑが論理値
“Ｌ”から“Ｈ”に反転する遷移時に、Ｄ形ＦＥＴ４か
ら流れ込む電流によって充電されるべき容量が増加する
こととなるので、この充電に要するターンオン時間の遅
延が高速動作の妨げとなる問題があった。
【０００７】本発明は、このような問題点に鑑みて成さ
れたものであり、省電力且つスイッチング特性の優れた
半導体論理装置を提供することを目的とする。
れたものであり、省電力且つスイッチング特性の優れた
半導体論理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明の半導体論理装置は、ゲート接点に入力
される入力信号に応じてスイッチング動作する１又は複
数の第１の電界効果トランジスタと、電界効果トランジ
スタのゲート・ソース接点間を短絡することによって形
成され、上記第１の電界効果トランジスタの負荷として
接続する第１の素子と、電界効果トランジスタのゲート
・ソース接点間を短絡することによって形成され、上記
第１の素子に直列接続することで該第１の素子と共に上
記第１の電界効果トランジスタの負荷として接続する第
２の素子と、上記第１の素子の上記ゲート・ソース接点
に発生する信号を電力増幅するソースホロワ回路と、ド
レイン接点が上記第２の素子の上記ゲート・ソース接点
に接続し、ソース接点が所定電圧を生じるダイオードの
アノード接点に接続し、ゲート接点に上記ソースホロワ
回路の出力信号が印加される第２の電界効果トランジス
タを備えたことを特徴とする。
るために本発明の半導体論理装置は、ゲート接点に入力
される入力信号に応じてスイッチング動作する１又は複
数の第１の電界効果トランジスタと、電界効果トランジ
スタのゲート・ソース接点間を短絡することによって形
成され、上記第１の電界効果トランジスタの負荷として
接続する第１の素子と、電界効果トランジスタのゲート
・ソース接点間を短絡することによって形成され、上記
第１の素子に直列接続することで該第１の素子と共に上
記第１の電界効果トランジスタの負荷として接続する第
２の素子と、上記第１の素子の上記ゲート・ソース接点
に発生する信号を電力増幅するソースホロワ回路と、ド
レイン接点が上記第２の素子の上記ゲート・ソース接点
に接続し、ソース接点が所定電圧を生じるダイオードの
アノード接点に接続し、ゲート接点に上記ソースホロワ
回路の出力信号が印加される第２の電界効果トランジス
タを備えたことを特徴とする。
【０００９】
【作用】このような構成の本発明の半導体論理装置によ
れば、ソースホロワ回路の出力が論理値“Ｈ”となると
きは、該出力信号が上記第２の電界効果トランジスタの
しきい値電圧によってクランプされて高い電圧とはなら
ないので、ソースホロワ回路の出力に従属接続する負荷
回路に対して不要な貫通電流が流れるのを抑制し、省電
力化を実現する。
れば、ソースホロワ回路の出力が論理値“Ｈ”となると
きは、該出力信号が上記第２の電界効果トランジスタの
しきい値電圧によってクランプされて高い電圧とはなら
ないので、ソースホロワ回路の出力に従属接続する負荷
回路に対して不要な貫通電流が流れるのを抑制し、省電
力化を実現する。
【００１０】更に、ソースホロワ回路の出力が論理値
“Ｌ”となるときにも、上記第２の電界効果トランジス
タのドレイン接点が高い電位に維持されて、該第２の電
界効果トランジスタのゲート・ドレイン間容量の増加が
低減されることとなるので、ソースホロワ回路の出力が
論理値“Ｌ”から“Ｈ”に反転する遷移時に、上記ドレ
イン・ゲート間容量の充電が軽減されることから、ター
ンオン時間が短くなり、スイッチング特性が大幅に向上
する。
“Ｌ”となるときにも、上記第２の電界効果トランジス
タのドレイン接点が高い電位に維持されて、該第２の電
界効果トランジスタのゲート・ドレイン間容量の増加が
低減されることとなるので、ソースホロワ回路の出力が
論理値“Ｌ”から“Ｈ”に反転する遷移時に、上記ドレ
イン・ゲート間容量の充電が軽減されることから、ター
ンオン時間が短くなり、スイッチング特性が大幅に向上
する。
【００１１】このように、省電力化とスイッチング特性
の向上を同時に実現する。
の向上を同時に実現する。
【００１２】
【実施例】以下、本発明の一実施例を図１と共に説明す
る。尚、この実施例は、電源電圧ＶDDとＶss間に設けら
れ、入力信号Ｖinに対してその反転出力Ｑを出力するイ
ンバータ回路である。
る。尚、この実施例は、電源電圧ＶDDとＶss間に設けら
れ、入力信号Ｖinに対してその反転出力Ｑを出力するイ
ンバータ回路である。
【００１３】ゲート接点に入力信号Ｖinが供給されるＥ
形ＦＥＴ１６のソース接点が低電圧Ｖss側の電源端子18
に接続し、更にそのドレイン接点が、ゲート・ソース間
が短絡することで高インピーダンス負荷を構成する第１
の素子２０に接続し、素子２０が更に、ゲート・ソース
間が短絡することで高インピーダンス負荷を構成する第
２の素子２２を介して高電圧ＶDD側の電源端子２４に接
続している。
形ＦＥＴ１６のソース接点が低電圧Ｖss側の電源端子18
に接続し、更にそのドレイン接点が、ゲート・ソース間
が短絡することで高インピーダンス負荷を構成する第１
の素子２０に接続し、素子２０が更に、ゲート・ソース
間が短絡することで高インピーダンス負荷を構成する第
２の素子２２を介して高電圧ＶDD側の電源端子２４に接
続している。
【００１４】端子２４，１８間にそれぞれのソース・ド
レイン端子が接続したＥ形ＦＥＴ２６，２８が出力回路
を構成しており、Ｅ形ＦＥＴ２６のゲート接点が第１の
素子２０のゲート接点と共通接続すると共に、Ｅ形ＦＥ
Ｔ２８のゲート接点がＥ形ＦＥＴ１６のゲート接点と共
通接続し、Ｅ形ＦＥＴ２６のソース接点に接続する出力
端子３０に反転出力Ｑを出力する。
レイン端子が接続したＥ形ＦＥＴ２６，２８が出力回路
を構成しており、Ｅ形ＦＥＴ２６のゲート接点が第１の
素子２０のゲート接点と共通接続すると共に、Ｅ形ＦＥ
Ｔ２８のゲート接点がＥ形ＦＥＴ１６のゲート接点と共
通接続し、Ｅ形ＦＥＴ２６のソース接点に接続する出力
端子３０に反転出力Ｑを出力する。
【００１５】更に、Ｄ形ＦＥＴ３２のゲート接点がＥ形
ＦＥＴ２６のソース接点に接続すると共に、そのドレイ
ン接点が第１，第２の素子２０，２２の接続接点Ｘと接
続し、更にそのソース接点が順バイアス接続したショッ
トキバリアダイオード３４を介して端子１８に接続する
ことによって、反転出力Ｑに対する帰還を上記接点Ｘに
掛けるための帰還回路を構成している。
ＦＥＴ２６のソース接点に接続すると共に、そのドレイ
ン接点が第１，第２の素子２０，２２の接続接点Ｘと接
続し、更にそのソース接点が順バイアス接続したショッ
トキバリアダイオード３４を介して端子１８に接続する
ことによって、反転出力Ｑに対する帰還を上記接点Ｘに
掛けるための帰還回路を構成している。
【００１６】ここで、第１の素子２０と第２の素子２２
のしきい値電圧Ｖthを共に等しくすると共に、第１の素
子２０のゲート幅Ｗ１と第２の素子２０のゲート幅Ｗ２
を、Ｗ１≦Ｗ２の関係に設計してある。
のしきい値電圧Ｖthを共に等しくすると共に、第１の素
子２０のゲート幅Ｗ１と第２の素子２０のゲート幅Ｗ２
を、Ｗ１≦Ｗ２の関係に設計してある。
【００１７】次に、かかる構成の実施例の動作を説明す
る。
る。
【００１８】まず、論理値“Ｌ”の入力信号ＶinをＥ形
ＦＥＴ１６に印加すると、Ｅ形ＦＥＴ１６，２８がオフ
となることによってＥ形ＦＥＴ２６のゲート接点は帰還
回路で決定される電圧まで上昇し、反転出力Ｑが論理値
“Ｈ”となる。
ＦＥＴ１６に印加すると、Ｅ形ＦＥＴ１６，２８がオフ
となることによってＥ形ＦＥＴ２６のゲート接点は帰還
回路で決定される電圧まで上昇し、反転出力Ｑが論理値
“Ｈ”となる。
【００１９】つまり、Ｄ形ＦＥＴ３２が反転出力Ｑの論
理値“Ｈ”を検出し、第２の素子２２からＤ形ＦＥＴ３
２に電流が流れることによって、第２の素子２２に電圧
降下を生じるので、Ｅ形ＦＥＴ２６のゲート接点が所定
電圧にクランプされ、反転出力Ｑは所定電圧以上とはな
らない。
理値“Ｈ”を検出し、第２の素子２２からＤ形ＦＥＴ３
２に電流が流れることによって、第２の素子２２に電圧
降下を生じるので、Ｅ形ＦＥＴ２６のゲート接点が所定
電圧にクランプされ、反転出力Ｑは所定電圧以上とはな
らない。
【００２０】この結果、出力端子３０に接続する負荷回
路（図示せず）に対して不要な貫通電流が流れるのを抑
制し、省電力化を実現している。
路（図示せず）に対して不要な貫通電流が流れるのを抑
制し、省電力化を実現している。
【００２１】一方、論理値“Ｈ”の入力信号ＶinをＥ形
ＦＥＴ１６に入力すると、Ｅ形ＦＥＴ１６，２８がオン
となって第１，第２の素子２０，２２に電圧降下を生じ
るので、Ｅ形ＦＥＴ２６のゲート接点が低い電圧Ｖssに
近づき、更に、Ｅ形ＦＥＴ２８が逸早くオンとなってい
ることで、反転出力Ｑは急速に論理値“Ｌ”となる。更
に、上述したように、第１の素子２０と第２の素子２２
のしきい値電圧Ｖthを共に等しくすると共に、第１の素
子２０のゲート幅Ｗ１と第２の素子２０のゲート幅Ｗ２
を、Ｗ１≦Ｗ２の関係に設計してあるので、第１，第２
の素子２０，２２の電圧降下のほとんどが第１の素子２
０に生じることとなり、第２の素子２２のソース接点Ｘ
の電圧は、電圧ＶDDに近い高い電圧に維持される。この
結果、Ｄ形ＦＥＴ３２のドレイン接点電圧も電圧ＶDDに
近い高い電圧に維持されることとなるので、反転出力Ｑ
が論理値“Ｌ”となっても、Ｄ形ＦＥＴ３２のドレイン
・ゲート間容量ＣGDが増加しない。
ＦＥＴ１６に入力すると、Ｅ形ＦＥＴ１６，２８がオン
となって第１，第２の素子２０，２２に電圧降下を生じ
るので、Ｅ形ＦＥＴ２６のゲート接点が低い電圧Ｖssに
近づき、更に、Ｅ形ＦＥＴ２８が逸早くオンとなってい
ることで、反転出力Ｑは急速に論理値“Ｌ”となる。更
に、上述したように、第１の素子２０と第２の素子２２
のしきい値電圧Ｖthを共に等しくすると共に、第１の素
子２０のゲート幅Ｗ１と第２の素子２０のゲート幅Ｗ２
を、Ｗ１≦Ｗ２の関係に設計してあるので、第１，第２
の素子２０，２２の電圧降下のほとんどが第１の素子２
０に生じることとなり、第２の素子２２のソース接点Ｘ
の電圧は、電圧ＶDDに近い高い電圧に維持される。この
結果、Ｄ形ＦＥＴ３２のドレイン接点電圧も電圧ＶDDに
近い高い電圧に維持されることとなるので、反転出力Ｑ
が論理値“Ｌ”となっても、Ｄ形ＦＥＴ３２のドレイン
・ゲート間容量ＣGDが増加しない。
【００２２】したがって、次に入力信号Ｖinが論理値
“Ｈ”から“Ｌ”に反転するのに対応して反転出力Ｑが
論理値“Ｌ”から“Ｈ”に反転する遷移時に、上記ドレ
イン・ゲート間容量ＣGDの充電が軽減されることから、
ターンオン時間が短くなり、スイッチング特性が大幅に
向上する。
“Ｈ”から“Ｌ”に反転するのに対応して反転出力Ｑが
論理値“Ｌ”から“Ｈ”に反転する遷移時に、上記ドレ
イン・ゲート間容量ＣGDの充電が軽減されることから、
ターンオン時間が短くなり、スイッチング特性が大幅に
向上する。
【００２３】次に、他の実施例を図２と共に説明する。
尚、この回路は２入力信号Ａ，Ｂに対する論理和演算結
果Ｃを出力するＮＯＲ回路である。
尚、この回路は２入力信号Ａ，Ｂに対する論理和演算結
果Ｃを出力するＮＯＲ回路である。
【００２４】図２において、ドレイン接点とソース接点
が夫々共通に接続したＥ形ＦＥＴ３６，３８の一方のゲ
ート接点に入力信号Ａ、他方のゲート接点に入力信号Ｂ
が入力され、共通のソース接点が低電圧Ｖss側の電源端
子４０に接続し、共通のドレイン接点が、相互に直列接
続した第１の素子４２と第２の素子４４を介して高電圧
ＶDD側の電源端子４６に接続している。尚、第１の素子
４２と第２の素子４４は共に、図１に示した素子２０，
２２と同様に、Ｄ形ＦＥＴのゲート・ソース間を短絡す
ることで形成される高インピーダンスの負荷であり、夫
々のゲート幅としきい値電圧も同様の関係に設定されて
いる。
が夫々共通に接続したＥ形ＦＥＴ３６，３８の一方のゲ
ート接点に入力信号Ａ、他方のゲート接点に入力信号Ｂ
が入力され、共通のソース接点が低電圧Ｖss側の電源端
子４０に接続し、共通のドレイン接点が、相互に直列接
続した第１の素子４２と第２の素子４４を介して高電圧
ＶDD側の電源端子４６に接続している。尚、第１の素子
４２と第２の素子４４は共に、図１に示した素子２０，
２２と同様に、Ｄ形ＦＥＴのゲート・ソース間を短絡す
ることで形成される高インピーダンスの負荷であり、夫
々のゲート幅としきい値電圧も同様の関係に設定されて
いる。
【００２５】Ｅ形ＦＥＴ４８，５０は、共通接続したソ
ース接点が電源端子４０に接続すると共に、共通接続し
たドレイン接点がＥ形ＦＥＴ５２のソース接点及びＤ形
ＦＥＴ５４のゲート接点に接続し、Ｅ形ＦＥＴ４８のゲ
ート接点とＥ形ＦＥＴ３６のゲート接点が共通接続し、
Ｅ形ＦＥＴ５０のゲート接点とＥ形ＦＥＴ３８のゲート
接点が共通接続している。
ース接点が電源端子４０に接続すると共に、共通接続し
たドレイン接点がＥ形ＦＥＴ５２のソース接点及びＤ形
ＦＥＴ５４のゲート接点に接続し、Ｅ形ＦＥＴ４８のゲ
ート接点とＥ形ＦＥＴ３６のゲート接点が共通接続し、
Ｅ形ＦＥＴ５０のゲート接点とＥ形ＦＥＴ３８のゲート
接点が共通接続している。
【００２６】更に、Ｅ形ＦＥＴ５２のドレイン接点が電
源端子４６、そのゲート接点が第１の素子４２のゲート
接点に接続し、Ｄ形ＦＥＴ５４のドレイン接点が第１の
素子のドレイン接点、そのソース接点がショットキバリ
アダイオード５６を介して電源端子４０に接続してい
る。
源端子４６、そのゲート接点が第１の素子４２のゲート
接点に接続し、Ｄ形ＦＥＴ５４のドレイン接点が第１の
素子のドレイン接点、そのソース接点がショットキバリ
アダイオード５６を介して電源端子４０に接続してい
る。
【００２７】次に動作を説明する。
【００２８】回路構成から明らかなように、２入力信号
Ａ，Ｂが同時に論理値“Ｌ”の場合だけ、出力信号Ｃが
論理値“Ｈ”となり、入力信号Ａ，Ｂのいずれか一方が
論理値“Ｈ”となる場合には出力信号Ｃが必ず論理値
“Ｌ”となる。
Ａ，Ｂが同時に論理値“Ｌ”の場合だけ、出力信号Ｃが
論理値“Ｈ”となり、入力信号Ａ，Ｂのいずれか一方が
論理値“Ｈ”となる場合には出力信号Ｃが必ず論理値
“Ｌ”となる。
【００２９】そして、出力信号Ｃが論理値“Ｈ”となる
ときは、Ｄ形ＦＥＴ５４に流れる電流によって第２の素
子４４に電圧降下を生じるので、出力信号Ｃは所定の電
圧にクランプされ、次段に接続する負荷回路（図示せ
ず）に不要な貫通電流を流さず、省電力化が図られる。
ときは、Ｄ形ＦＥＴ５４に流れる電流によって第２の素
子４４に電圧降下を生じるので、出力信号Ｃは所定の電
圧にクランプされ、次段に接続する負荷回路（図示せ
ず）に不要な貫通電流を流さず、省電力化が図られる。
【００３０】一方、出力信号Ｃが論理値“Ｌ”となると
きは、Ｅ形ＦＥＴ３６，３８のいずれか一方がオンとな
っているので、第１，第２の素子４２，４４に電圧降下
を生じると共に、この電圧降下のほとんどが第２の素子
４２に発生し、Ｄ形ＦＥＴ５４のドレイン接点が高電圧
ＶDDに近い電圧に維持されることとなり、Ｄ形ＦＥＴ５
４のゲート・ドレイン間容量ＣGDの増加を生じない。し
たがって、出力信号Ｃが論理値“Ｌ”から“Ｈ”に反転
する遷移時のターンオン時間が短くなり、優れたスイッ
チング特性を得ることができる。
きは、Ｅ形ＦＥＴ３６，３８のいずれか一方がオンとな
っているので、第１，第２の素子４２，４４に電圧降下
を生じると共に、この電圧降下のほとんどが第２の素子
４２に発生し、Ｄ形ＦＥＴ５４のドレイン接点が高電圧
ＶDDに近い電圧に維持されることとなり、Ｄ形ＦＥＴ５
４のゲート・ドレイン間容量ＣGDの増加を生じない。し
たがって、出力信号Ｃが論理値“Ｌ”から“Ｈ”に反転
する遷移時のターンオン時間が短くなり、優れたスイッ
チング特性を得ることができる。
【００３１】次に、更に他の実施例を図３と共に説明す
る。尚、この回路は、ＢＦＬ（Buffered FET Logicの
略）の回路構成を適用したインバータ回路であり、プラ
ス電圧ＶDDとマイナス電圧Ｖssの電源電圧下で作動す
る。
る。尚、この回路は、ＢＦＬ（Buffered FET Logicの
略）の回路構成を適用したインバータ回路であり、プラ
ス電圧ＶDDとマイナス電圧Ｖssの電源電圧下で作動す
る。
【００３２】即ち、電圧ＶDD側の電源端子５８とグラン
ド端子６０の間に、Ｄ形ＦＥＴ６２、Ｄ形ＦＥＴのゲー
ト・ソース間を短絡することで高インピーダンス負荷と
なる第１，第２の素子６４，６６が直列に接続され、第
１の素子６４のゲート接点が、Ｄ形ＦＥＴ６８、レベル
シフト用ダイオード７０、及びＤ形ＦＥＴのゲート・ソ
ース間を短絡することで高インピーダンス負荷となり且
つ電源端子７８に接続する第３の素子７２で構成される
ソースホロワ回路に接続している。更に、図１に示した
のと同様の帰還回路を構成するＤ形ＦＥＴ７４とダイオ
ード７６が設けられている。
ド端子６０の間に、Ｄ形ＦＥＴ６２、Ｄ形ＦＥＴのゲー
ト・ソース間を短絡することで高インピーダンス負荷と
なる第１，第２の素子６４，６６が直列に接続され、第
１の素子６４のゲート接点が、Ｄ形ＦＥＴ６８、レベル
シフト用ダイオード７０、及びＤ形ＦＥＴのゲート・ソ
ース間を短絡することで高インピーダンス負荷となり且
つ電源端子７８に接続する第３の素子７２で構成される
ソースホロワ回路に接続している。更に、図１に示した
のと同様の帰還回路を構成するＤ形ＦＥＴ７４とダイオ
ード７６が設けられている。
【００３３】そして、Ｄ形ＦＥＴ６２のゲート接点に入
力信号Ｖinを入力すると、ダイオード７０のカソード接
点に反転出力Ｑを出力する。
力信号Ｖinを入力すると、ダイオード７０のカソード接
点に反転出力Ｑを出力する。
【００３４】この実施例においても、Ｄ形ＦＥＴ７４と
ダイオード７６から成る帰還回路によってＤ形ＦＥＴ６
８のゲート接点を所定の電圧にクランプすることで、反
転出力Ｑが論理値“Ｈ”となるときに所定電圧以上に上
昇するのを抑制するので、省電力化を実現し、更に、反
転出力Ｑが論理値“Ｌ”となるときには、Ｄ形ＦＥＴ７
４のドレイン接点を高い電圧に維持してゲート・ドレイ
ン間容量ＣGDを低減するので、反転出力Ｑの論理値が
“Ｌ”から“Ｈ”に反転するときのスイッチング特性を
向上することができる。
ダイオード７６から成る帰還回路によってＤ形ＦＥＴ６
８のゲート接点を所定の電圧にクランプすることで、反
転出力Ｑが論理値“Ｈ”となるときに所定電圧以上に上
昇するのを抑制するので、省電力化を実現し、更に、反
転出力Ｑが論理値“Ｌ”となるときには、Ｄ形ＦＥＴ７
４のドレイン接点を高い電圧に維持してゲート・ドレイ
ン間容量ＣGDを低減するので、反転出力Ｑの論理値が
“Ｌ”から“Ｈ”に反転するときのスイッチング特性を
向上することができる。
【００３５】尚、上述した３つの実施例では、夫々の回
路を構成する電界効果トランジスタにＧａＡｓＭＥＳＦ
ＥＴを適用することで、より高速処理を実現している。
路を構成する電界効果トランジスタにＧａＡｓＭＥＳＦ
ＥＴを適用することで、より高速処理を実現している。
【００３６】又、本発明を適用した極めて限られた実施
例について説明したが、これら実施例に限定されるもの
ではなく、他の論理構成の半導体論理装置に適用するこ
とができる。
例について説明したが、これら実施例に限定されるもの
ではなく、他の論理構成の半導体論理装置に適用するこ
とができる。
【００３７】
【発明の効果】以上説明したように本発明の半導体論理
装置によれば、ソースホロワ回路の出力が論理値“Ｈ”
となるときは、該出力信号が上記第２の電界効果トラン
ジスタのしきい値電圧によってクランプされて高い電圧
とはならないので、ソースホロワ回路の出力に従属接続
する負荷回路に対して不要な貫通電流が流れるのを抑制
し、省電力化を実現することができる。
装置によれば、ソースホロワ回路の出力が論理値“Ｈ”
となるときは、該出力信号が上記第２の電界効果トラン
ジスタのしきい値電圧によってクランプされて高い電圧
とはならないので、ソースホロワ回路の出力に従属接続
する負荷回路に対して不要な貫通電流が流れるのを抑制
し、省電力化を実現することができる。
【００３８】一方、ソースホロワ回路の出力が論理値
“Ｌ”となるときは、上記第２の電界効果トランジスタ
のドレイン接点が高い電位に維持されて、該第２の電界
効果トランジスタのゲート・ドレイン間容量の増加が低
減されることとなるので、ソースホロワ回路の出力が論
理値“Ｌ”から“Ｈ”に反転する遷移時に、上記ドレイ
ン・ゲート間容量の充電が軽減されることから、ターン
オン時間が短くなり、スイッチング特性を大幅に向上す
ることかできる。
“Ｌ”となるときは、上記第２の電界効果トランジスタ
のドレイン接点が高い電位に維持されて、該第２の電界
効果トランジスタのゲート・ドレイン間容量の増加が低
減されることとなるので、ソースホロワ回路の出力が論
理値“Ｌ”から“Ｈ”に反転する遷移時に、上記ドレイ
ン・ゲート間容量の充電が軽減されることから、ターン
オン時間が短くなり、スイッチング特性を大幅に向上す
ることかできる。
【００３９】このように、省電力化とスイッチング特性
の向上という相反する目的を同時に実現することができ
るという優れた効果が得られる。
の向上という相反する目的を同時に実現することができ
るという優れた効果が得られる。
【図１】本発明の半導体論理装置の一実施例を示す回路
図である。
図である。
【図２】本発明の半導体論理装置の他の実施例を示す回
路図である。
路図である。
【図３】本発明の半導体論理装置の更に他の実施例を示
す回路図である。
す回路図である。
【図４】従来の半導体装置の一例を示す回路図である。
１６，２６，２８，３６，３８，４８，５０，５２…Ｅ
形ＦＥＴ ２０，２２，３２，４２，４４，５４，６２，６４，６
６，６８，７２，７４…Ｄ形ＦＥＴ， ３４，５６，７０，７６…ダイオード １８，２４，４０，４６，５８，６０，７８…電源端子
形ＦＥＴ ２０，２２，３２，４２，４４，５４，６２，６４，６
６，６８，７２，７４…Ｄ形ＦＥＴ， ３４，５６，７０，７６…ダイオード １８，２４，４０，４６，５８，６０，７８…電源端子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/017 6959−5Ｊ 19/0944
Claims (6)
- 【請求項１】 ゲート接点に入力される入力信号に応じ
てスイッチング動作する１又は複数の第１の電界効果ト
ランジスタと、 電界効果トランジスタのゲート・ソース接点間を短絡す
ることによって形成され、上記第１の電界効果トランジ
スタの負荷として接続する第１の素子と、 電界効果トランジスタのゲート・ソース接点間を短絡す
ることによって形成され、上記第１の素子に直列接続す
ることで該第１の素子と共に上記第１の電界効果トラン
ジスタの負荷として接続する第２の素子と、 上記第１の素子の上記ゲート・ソース接点に発生する信
号を電力増幅するソースホロワ回路と、 ドレイン接点が上記第２の素子の上記ゲート・ソース接
点に接続し、ソース接点が所定電圧を生じるダイオード
のアノード接点に接続し、ゲート接点に上記ソースホロ
ワ回路の出力信号が印加される第２の電界効果トランジ
スタを、 具備する半導体論理装置。 - 【請求項２】 前記ソースホロワ回路に含まれるソース
ホロワ素子のソース接点が出力端子に直接接続されてい
ることを特徴とする請求項１の半導体論理装置。 - 【請求項３】 前記ソースホロワ回路に含まれるソース
ホロワ素子のソース接点が出力端子にレベルシフト用素
子を介して接続されていることを特徴とする請求項１の
半導体論理装置。 - 【請求項４】 前記第１の素子と第２の素子のしきい値
電圧が共に等しく、且つ第１の素子のゲート幅が第２の
素子のゲート幅より狭い請求項１の半導体論理装置。 - 【請求項５】 前記全ての電界効果トランジスタが、シ
ョットキバリア電界効果トランジスタである請求項１の
半導体論理装置。 - 【請求項６】 前記全ての電界効果トランジスタが、ガ
リウム砒素半導体基板にモノリシック構造にて形成され
ている請求項１の半導体論理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255373A JPH0595267A (ja) | 1991-10-02 | 1991-10-02 | 半導体論理装置 |
| EP92116840A EP0539754A2 (en) | 1991-10-02 | 1992-10-01 | Semiconductor logical device |
| US07/955,159 US5291077A (en) | 1991-10-02 | 1992-10-01 | Semiconductor logical FET device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255373A JPH0595267A (ja) | 1991-10-02 | 1991-10-02 | 半導体論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595267A true JPH0595267A (ja) | 1993-04-16 |
Family
ID=17277868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255373A Pending JPH0595267A (ja) | 1991-10-02 | 1991-10-02 | 半導体論理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5291077A (ja) |
| EP (1) | EP0539754A2 (ja) |
| JP (1) | JPH0595267A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4444623A1 (de) * | 1994-12-14 | 1996-06-27 | Siemens Ag | Schaltungsanordnung zur Laststromregelung eines Leistungs-MOSFET |
| JPH08265127A (ja) * | 1995-03-28 | 1996-10-11 | Mitsubishi Electric Corp | ゲート回路，及びディジタル集積回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694838A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Driving circuit |
| US4714840A (en) * | 1982-12-30 | 1987-12-22 | Thomson Components - Mostek Corporation | MOS transistor circuits having matched channel width and length dimensions |
| DE3329093A1 (de) * | 1983-08-11 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Dynamischer mos-schaltkreis |
| JP2542022B2 (ja) * | 1987-12-18 | 1996-10-09 | 沖電気工業株式会社 | 電界効果トランジスタ負荷回路 |
| JPH0263319A (ja) * | 1988-08-30 | 1990-03-02 | Fujitsu Ltd | 入力バッファ |
| US4935647A (en) * | 1988-10-19 | 1990-06-19 | Vitesse Semiconductor Corporation | Group III - V semiconductor devices with improved switching speeds |
| JPH02179030A (ja) * | 1988-12-28 | 1990-07-12 | Sumitomo Electric Ind Ltd | 半導体論理ゲート回路 |
| US5027007A (en) * | 1989-04-12 | 1991-06-25 | The Boeing Company | FFL/QFL FET logic circuits |
| JPH02303215A (ja) * | 1989-05-17 | 1990-12-17 | Sumitomo Electric Ind Ltd | 半導体論理回路 |
| JP2774176B2 (ja) * | 1990-03-20 | 1998-07-09 | 富士通株式会社 | 半導体集積回路 |
-
1991
- 1991-10-02 JP JP3255373A patent/JPH0595267A/ja active Pending
-
1992
- 1992-10-01 EP EP92116840A patent/EP0539754A2/en not_active Withdrawn
- 1992-10-01 US US07/955,159 patent/US5291077A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0539754A2 (en) | 1993-05-05 |
| EP0539754A3 (ja) | 1994-03-23 |
| US5291077A (en) | 1994-03-01 |
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