JPH02149123A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH02149123A JPH02149123A JP1266071A JP26607189A JPH02149123A JP H02149123 A JPH02149123 A JP H02149123A JP 1266071 A JP1266071 A JP 1266071A JP 26607189 A JP26607189 A JP 26607189A JP H02149123 A JPH02149123 A JP H02149123A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- terminal
- diode
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims 1
- 230000001052 transient effect Effects 0.000 abstract description 5
- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 235000019988 mead Nutrition 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 102000017930 EDNRB Human genes 0.000 description 1
- 101150001833 EDNRB gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
- H03K5/088—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積ディジタル回路に対する増幅回路に関す
る。
る。
特にメモリモジュールにおいて生ずるような集積ＧａＡ
ｓ回路のなかの静電容量的に高負荷の導線は、適当な回
路によりできるかぎり短い時間で充放電し得ることが必
要である。その際に同時に１つの定められた値への高レ
ベルの制限が保証されていなければならない。
ｓ回路のなかの静電容量的に高負荷の導線は、適当な回
路によりできるかぎり短い時間で充放電し得ることが必
要である。その際に同時に１つの定められた値への高レ
ベルの制限が保証されていなければならない。
この問題に関して既に、後記の欠点を伴う種々の不十分
な解決策が存在している。
な解決策が存在している。
第７図による回路（Ｎ、 ヨコヤマ、Ｈ，オノデラ、
Ｈ，オオニシ、Ｔ、シノキ、Ｈ，ニジ：３ｎ３ＧａＡｓ
４ｋＸ１ビツト スタテ４？りＲＡＭ。
Ｈ，オオニシ、Ｔ、シノキ、Ｈ，ニジ：３ｎ３ＧａＡｓ
４ｋＸ１ビツト スタテ４？りＲＡＭ。
米国電気電子学会論文集・電子デバイスＭｉ（ＩＥＥＥ
↑ｒａｎｓ、 Ｅｌｅｃｔｒｏｎ、 Ｄｅｖｉｃｅｓ）
、第ＥＤ−３２９（１９８５年）第９号、第１７９７
〜１８０１頁）は、大きい負荷に基づいて特に大きく設
計されなければならない通常の形式の１つのインバータ
Ｔ１１、Ｔ２１にほかならない、このことは高い電流消
費を惹起する１、高レベルの制限が必要な場合には、１
つの追加的な（比較的大きい）クランプダイオードＤＩ
が設けられなければならない。
↑ｒａｎｓ、 Ｅｌｅｃｔｒｏｎ、 Ｄｅｖｉｃｅｓ）
、第ＥＤ−３２９（１９８５年）第９号、第１７９７
〜１８０１頁）は、大きい負荷に基づいて特に大きく設
計されなければならない通常の形式の１つのインバータ
Ｔ１１、Ｔ２１にほかならない、このことは高い電流消
費を惹起する１、高レベルの制限が必要な場合には、１
つの追加的な（比較的大きい）クランプダイオードＤＩ
が設けられなければならない。
電流消費に関してより望ましいのは第８図による回路（
Ｆ、タカノ、Ｋ、タカハシ、Ｋ、ウニタケ、Ｋ、ウエダ
、Ｒ，ヤマモト、Ａ、ヒガシサカ：密接スペース電極Ｆ
ＥＴを使用する完全にデコードされたＧａＡｓ １ ｋ
Ｂスタテ４７りＲＡＭ。
Ｆ、タカノ、Ｋ、タカハシ、Ｋ、ウニタケ、Ｋ、ウエダ
、Ｒ，ヤマモト、Ａ、ヒガシサカ：密接スペース電極Ｆ
ＥＴを使用する完全にデコードされたＧａＡｓ １ ｋ
Ｂスタテ４７りＲＡＭ。
米国電気電子学会（ＩＥＥＥ） Ｉ ＥＤＭ、 １９８
３年、第３３６〜３３９頁、Ｎ、トヨダ、Ｋ、カナザワ
、Ｔ、テラダ、Ｍ、モチヅキ、ヤスオ、イカワ、Ａ。
３年、第３３６〜３３９頁、Ｎ、トヨダ、Ｋ、カナザワ
、Ｔ、テラダ、Ｍ、モチヅキ、ヤスオ、イカワ、Ａ。
ホウジ四つ＋ＧａＡｓスタティックＲＡＭ、米国電気電
子学会ＧａＡｓシンポジウム１９８３年、第８６〜８９
頁）および第９図（シー、ミード（Ｃ。
子学会ＧａＡｓシンポジウム１９８３年、第８６〜８９
頁）および第９図（シー、ミード（Ｃ。
Ｍｅａｄ） 、エル、コンウェイ（Ｌ、Ｃｏｎｗａｙ）
： Ｖ Ｌ Ｓ １システム入門、リーディング（Ｒ
ｅｎｄ １ｎｋ） ＋アデイソン・ウェズレイ（＾ｄ
ｄｌｓｏｎ Ｗｅｓｌｅｙ）、第１７〜１Ｂ頁、１９８
０年）である、なぜならば、ここでは出力端における１
つの低レベルの間にＴ３２またはＴ３３のゲートがいず
れにせよ低レベルに切換えられるからである。これによ
りＴ３２またはＴ３３を通る電流がかなり減ぜられる。
： Ｖ Ｌ Ｓ １システム入門、リーディング（Ｒ
ｅｎｄ １ｎｋ） ＋アデイソン・ウェズレイ（＾ｄ
ｄｌｓｏｎ Ｗｅｓｌｅｙ）、第１７〜１Ｂ頁、１９８
０年）である、なぜならば、ここでは出力端における１
つの低レベルの間にＴ３２またはＴ３３のゲートがいず
れにせよ低レベルに切換えられるからである。これによ
りＴ３２またはＴ３３を通る電流がかなり減ぜられる。
しかしＴ３２およびＴ３３はＮＯＮ ）ランジスタであ
るから、Ｔ３２およびＴ４２を通って、またはＴ３３お
よびＴ４３を通って、まだ無視できない横電流が流れる
。高レベルを制限するためには、同じく、場所を必要と
しまた追加的静電容量性負荷として作用する１つの比較
的大きいクランプダイオードＤ２またはＤ３が設けられ
なければならない。
るから、Ｔ３２およびＴ４２を通って、またはＴ３３お
よびＴ４３を通って、まだ無視できない横電流が流れる
。高レベルを制限するためには、同じく、場所を必要と
しまた追加的静電容量性負荷として作用する１つの比較
的大きいクランプダイオードＤ２またはＤ３が設けられ
なければならない。
第１０図による回路（Ｓ、タカノ、Ｎ、タニノ、Ｔ、ヨ
シハラ、Ｙ、ミツイ、Ｋ、ニシタニ：浅い凹みのゲート
構造ＦＥＴを有するＣａＡｓ１ｋｂｉｔスタティックＲ
ＡＭ、米国電気電子学会論文集・電子デバイス！（１，
１！Ｉ！Ｅ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｌｃｓｓ）、第ＥＤ−３２巻（１９８５年）第６号、第
１１３５〜１１３９頁）は、電流消費に関して最も望ま
しいことが判明している。しかしながら第１０図による
回路は出力端に完全な高レベルを得られない、なぜなら
ば、トランジスタＴ３４がソースホロワ−として作用し
、そのソース電位が常に少なくとも１つのしきい電圧だ
けゲート電位よりも低いからである。Ｔ３４のゲート電
位はＴ２４のゲート−ソース間ダイオードに基づいて高
レベルを上回り得ない。
シハラ、Ｙ、ミツイ、Ｋ、ニシタニ：浅い凹みのゲート
構造ＦＥＴを有するＣａＡｓ１ｋｂｉｔスタティックＲ
ＡＭ、米国電気電子学会論文集・電子デバイス！（１，
１！Ｉ！Ｅ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｌｃｓｓ）、第ＥＤ−３２巻（１９８５年）第６号、第
１１３５〜１１３９頁）は、電流消費に関して最も望ま
しいことが判明している。しかしながら第１０図による
回路は出力端に完全な高レベルを得られない、なぜなら
ば、トランジスタＴ３４がソースホロワ−として作用し
、そのソース電位が常に少なくとも１つのしきい電圧だ
けゲート電位よりも低いからである。Ｔ３４のゲート電
位はＴ２４のゲート−ソース間ダイオードに基づいて高
レベルを上回り得ない。
【発明が解決しようとする課題〕
本発明の！￥！題は、迅速な充放電を可能にし、またそ
の際に１つのＮｏｆｆ−Ｂｕｓｈプッシュプル出力段の
低い持続電流消費を、外部クランプダイオードを有する
１つのＮ０Ｎ−ＮＯＦＦ増幅段の良好に定められた高レ
ベルと組合わせる回路装置を提供することである。
の際に１つのＮｏｆｆ−Ｂｕｓｈプッシュプル出力段の
低い持続電流消費を、外部クランプダイオードを有する
１つのＮ０Ｎ−ＮＯＦＦ増幅段の良好に定められた高レ
ベルと組合わせる回路装置を提供することである。
（課題を解決するための手段）
この課題は請求項１．２および３の特徴を有する回路に
より解決される。追加的に、立ち上がりの最適化が迅速
な駆動と過渡的、すなわち短時間の過制御とにより達成
される。前段に接続されているインバータは全回路の入
カキ中パシタンスを減する。
より解決される。追加的に、立ち上がりの最適化が迅速
な駆動と過渡的、すなわち短時間の過制御とにより達成
される。前段に接続されているインバータは全回路の入
カキ中パシタンスを減する。
以下、第１図ないし第６図により本発明を説明する。
先ず、高レベル制限を考慮しない回路の機能を説明する
。
。
スイッチングされない負荷要素を有する回路（通常のＮ
ＭＯ３回路技術、ＧａＡｓ−ＭＥＳＦＥＴ論理回路内の
ＮＯＮ負荷要素）における主要な問題は、特に高い静電
容量性負荷の際の出力信号の遅い立ち上がりである。負
荷要素が一定のゲート−ソース間電圧で作動し、しかし
スイッチングトランジスタのゲート・ソース間電圧が零
から１つの最大値へ通過接続されるので、常に立ち下が
りよりも平らな立ち上がりが生ずる（第４図）。
ＭＯ３回路技術、ＧａＡｓ−ＭＥＳＦＥＴ論理回路内の
ＮＯＮ負荷要素）における主要な問題は、特に高い静電
容量性負荷の際の出力信号の遅い立ち上がりである。負
荷要素が一定のゲート−ソース間電圧で作動し、しかし
スイッチングトランジスタのゲート・ソース間電圧が零
から１つの最大値へ通過接続されるので、常に立ち下が
りよりも平らな立ち上がりが生ずる（第４図）。
ＮＯＦＦ）ランジスタから成るプッシュプル出力段を使
用する場合（第５図）、この問題はなお残っている。な
ぜならば、プルアップ出力トランジスタ（第５図中のＴ
１９）がソースホロワ−として接続されており、すなわ
ち出力電圧ＵＡ（第５図）が常にＴ１９のゲート−ソー
ス間電圧だけ電圧υ１よりも低く、従ってＵＡの電圧立
ち上がりが０１の電圧立ち上がりよりも常に遅いからで
ある。
用する場合（第５図）、この問題はなお残っている。な
ぜならば、プルアップ出力トランジスタ（第５図中のＴ
１９）がソースホロワ−として接続されており、すなわ
ち出力電圧ＵＡ（第５図）が常にＴ１９のゲート−ソー
ス間電圧だけ電圧υ１よりも低く、従ってＵＡの電圧立
ち上がりが０１の電圧立ち上がりよりも常に遅いからで
ある。
この理由から、プルアップトランジスタのゲートを、速
い立ち上がりを存するできるかぎり高い駆動電圧を可能
にする１つの回路により駆動することが必要である。Ｔ
２Ｃ、Ｔ４６、Ｔ５６およびＴｅ３から成る回路（″ス
ーパーバッファシー、ミード（Ｃ，Ｍｅａｄ）、エル、
コンウェイ（Ｌ、Ｃｏｎｗａｙ） ： Ｖ Ｌ Ｓ Ｉ
システム入門、リーディング（Ｒｅａｄｉｎｇ）：アデ
ィソン・ウェズレイ（Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ）
、第１７〜１８頁、１９８０年）はこの要求を満足する
（第２図） プッシュプル段の再出力トランジスタは相補性信号によ
り駆動されなければならない、そのために必要な反転は
同じくスーパーバッファＴ３６、Ｔ４６、Ｔ５６および
Ｔｅ３により成就される。
い立ち上がりを存するできるかぎり高い駆動電圧を可能
にする１つの回路により駆動することが必要である。Ｔ
２Ｃ、Ｔ４６、Ｔ５６およびＴｅ３から成る回路（″ス
ーパーバッファシー、ミード（Ｃ，Ｍｅａｄ）、エル、
コンウェイ（Ｌ、Ｃｏｎｗａｙ） ： Ｖ Ｌ Ｓ Ｉ
システム入門、リーディング（Ｒｅａｄｉｎｇ）：アデ
ィソン・ウェズレイ（Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ）
、第１７〜１８頁、１９８０年）はこの要求を満足する
（第２図） プッシュプル段の再出力トランジスタは相補性信号によ
り駆動されなければならない、そのために必要な反転は
同じくスーパーバッファＴ３６、Ｔ４６、Ｔ５６および
Ｔｅ３により成就される。
インバータＴ１６、Ｔ２Ｃは、依然として比較的大きい
静電容量性負荷を先行の段から切り離す役割をする。ス
ーパーバッファ段Ｔ３６、Ｔ４６、Ｔ５６、Ｔｅ３もプ
ルダウントランジスタ７８６も十分に速い立ち下がりを
与えるので、それらの駆動のために簡単なインバータＴ
１６、Ｔ２Ｃで十分である。
静電容量性負荷を先行の段から切り離す役割をする。ス
ーパーバッファ段Ｔ３６、Ｔ４６、Ｔ５６、Ｔｅ３もプ
ルダウントランジスタ７８６も十分に速い立ち下がりを
与えるので、それらの駆動のために簡単なインバータＴ
１６、Ｔ２Ｃで十分である。
ＭＯＳ）ランジスタと異なり、ＭＥＳＦＥＴにおけるゲ
ートはチャネルから絶縁されておらず、１つのシッット
キダイオードを介してそれと接続されている。その結果
、第３図中に示されているように、ゲートと他の端子と
の間にダイオード作用が生ずる。このダイオードのフラ
ックス電圧は１つの回路内の論理的高レベルを決定する
。なぜならば、１つのゲート（たとえば第２図中のイン
バータ７１６、Ｔ２Ｃ）の入力端における電圧がこのダ
イオードにより制限されるからである。
ートはチャネルから絶縁されておらず、１つのシッット
キダイオードを介してそれと接続されている。その結果
、第３図中に示されているように、ゲートと他の端子と
の間にダイオード作用が生ずる。このダイオードのフラ
ックス電圧は１つの回路内の論理的高レベルを決定する
。なぜならば、１つのゲート（たとえば第２図中のイン
バータ７１６、Ｔ２Ｃ）の入力端における電圧がこのダ
イオードにより制限されるからである。
第２図中で、点ＢおよびＣに対してこのような制限が存
在していないことが！！！識される。なぜならば、点Ｂ
およびＣはソース端子が■ＳＳにあるトランジスタのゲ
ート入力端と接続されておらず、またＮＯＮトランジス
タは負のゲート−ソース電圧において初めて遮断するか
らである。この理由から点ＢおよびＣにおける電圧は供
給電圧まで上昇し得る。
在していないことが！！！識される。なぜならば、点Ｂ
およびＣはソース端子が■ＳＳにあるトランジスタのゲ
ート入力端と接続されておらず、またＮＯＮトランジス
タは負のゲート−ソース電圧において初めて遮断するか
らである。この理由から点ＢおよびＣにおける電圧は供
給電圧まで上昇し得る。
その結果、出力電圧（点Ｄ）も定められた高レベル（１
つのゲート−ダイオードのフラックス電圧よりも大きい
供給電圧）のはるかに上の１つの電圧に達し得る。この
ことはいくつかの応用（たとえばメモリモジュール内の
ワード線駆動）でゲートの損傷に通じ得る。
つのゲート−ダイオードのフラックス電圧よりも大きい
供給電圧）のはるかに上の１つの電圧に達し得る。この
ことはいくつかの応用（たとえばメモリモジュール内の
ワード線駆動）でゲートの損傷に通じ得る。
１つのクランプダイオードＤ６（第２図）による出力電
圧の制限は、トランジスタＴ７６に１つの非常に高いゲ
ート−ソース電圧が生じ、またそれによって１つの大き
い電流が７７６およびダイオードＤ６を通って流れるよ
うにする。Ｔ２Ｃは一般にいずれにせよ大きくディメン
ジッニングされたトランジスタであるので、受容可能で
ない続電流が生ずる。Ｔ２Ｃのゲート電位（点Ｃ）の制
限が必要であることが明らかになる（第１図）。
圧の制限は、トランジスタＴ７６に１つの非常に高いゲ
ート−ソース電圧が生じ、またそれによって１つの大き
い電流が７７６およびダイオードＤ６を通って流れるよ
うにする。Ｔ２Ｃは一般にいずれにせよ大きくディメン
ジッニングされたトランジスタであるので、受容可能で
ない続電流が生ずる。Ｔ２Ｃのゲート電位（点Ｃ）の制
限が必要であることが明らかになる（第１図）。
そのために、点Ｃにおける電圧が１つのダイオードフラ
ックス電圧およびＴ９５のゲート−ソース間電圧の和に
制限されることに通ずるＮＯＦＦトランジスタＴ９５お
よびダイオードＤ５の直列回路が用いられる。
ックス電圧およびＴ９５のゲート−ソース間電圧の和に
制限されることに通ずるＮＯＦＦトランジスタＴ９５お
よびダイオードＤ５の直列回路が用いられる。
ダイオードＤ５の正極には、定められた高レベルに相当
する電圧が生ずる。なぜならば、ダイオードは１つのゲ
ートの入力端におけるゲート−ソース電圧と同一形式で
あるからである。Ｔ７５のゲート−ソース電圧を補償す
るためにトランジスタＴ９５が用いられている。トラン
ジスタＴ７５およびＴ９５は同一形式であるから、互い
にわずかしか異ならないゲート−ソース電圧が生ずる。
する電圧が生ずる。なぜならば、ダイオードは１つのゲ
ートの入力端におけるゲート−ソース電圧と同一形式で
あるからである。Ｔ７５のゲート−ソース電圧を補償す
るためにトランジスタＴ９５が用いられている。トラン
ジスタＴ７５およびＴ９５は同一形式であるから、互い
にわずかしか異ならないゲート−ソース電圧が生ずる。
このことはなかんずく、Ｔ７５およびＴ９５の電流とト
ランジスタ寸法との比が一敗しているときに当てはまる
。ゲート電圧とドレイン電流との同一で、しかし弱い関
係に基づいて、両ゲートーソース電圧は上記の負荷比が
かなり偏差する場合にもよく一敗する。特にＮＯＦＦ）
ランジスタのしきい電圧の変動がこうして補償される。
ランジスタ寸法との比が一敗しているときに当てはまる
。ゲート電圧とドレイン電流との同一で、しかし弱い関
係に基づいて、両ゲートーソース電圧は上記の負荷比が
かなり偏差する場合にもよく一敗する。特にＮＯＦＦ）
ランジスタのしきい電圧の変動がこうして補償される。
増幅器の出力端（点Ｄ）には、供給すべき電流とのわず
かな関係をもって安定な高レベルとして、ダイオードＤ
５により予め与えられたレベルに相当するｌつの電圧が
生ずる。
かな関係をもって安定な高レベルとして、ダイオードＤ
５により予め与えられたレベルに相当するｌつの電圧が
生ずる。
ダイオードＤ９は、Ｔ５５のゲート電圧、従ってまたＴ
５５、Ｔ９５およびＤ５を通る電流を制限する役目を有
する。
５５、Ｔ９５およびＤ５を通る電流を制限する役目を有
する。
第６図には、低い電流消費と、定められた高レベルと、
スイッチング速度を高めるための過渡的、すなわち短時
間の過制御とを有する１つの電力増幅回路が示されてい
る。
スイッチング速度を高めるための過渡的、すなわち短時
間の過制御とを有する１つの電力増幅回路が示されてい
る。
第１図中のダイオードＤ５およびトランジスタＴ９５か
ら成る組合わせは１つのスイッチングしきいに到達の際
に突変的に導通状態にならず、徐々に既により低い電圧
で始まって導通状態になる。
ら成る組合わせは１つのスイッチングしきいに到達の際
に突変的に導通状態にならず、徐々に既により低い電圧
で始まって導通状態になる。
Ｔ９５およびＤ５を通る電流の徐々の上昇により出力端
（点Ｄ）における電圧上昇も制動される。
（点Ｄ）における電圧上昇も制動される。
このことは立ち上がりの傾斜が悪化することを意味する
。
。
第６図には、立ち上がりへのリミッタ回路の影響を除去
するための本発明による解決策が示されている。
するための本発明による解決策が示されている。
ここではダイオードＤＩＯおよびＤ２０の負端子（負極
）はスタティックに接地電位に保たれておらずに、Ｔ１
００およびＴ１１０から成るインバータにより制御され
る。これにより、レベル制限が、増幅器の出力がインバ
ータＴ１００、Ｔ１１０のスイッチングしきいを上回り
、インバータがＤＩＯおよびＤ２０の負端子を接地電位
の付近にもたらすときに初めて、能動的になることが達
成される。このことはインバータによる伝播時間の後に
初めて生ずるので、ゲート電位が短時間だけその定常的
最大レベルを越えて過振動する。それにより増幅器の立
ち上がりはその最大値の到達まで非常に急峻にとどまる
。この過渡的過振動は追加的な伝播時間の組込みにより
一層強められ得る。ここに説明される装置は負帰還され
た回路であるから、リミッタ回路が能動的である回路の
状態で、振動傾向を回避するためにループ増幅が生じな
いように配慮する必要がある。このことはＴ１１０の適
当なデイメンジヨニングにより達成され得る。
）はスタティックに接地電位に保たれておらずに、Ｔ１
００およびＴ１１０から成るインバータにより制御され
る。これにより、レベル制限が、増幅器の出力がインバ
ータＴ１００、Ｔ１１０のスイッチングしきいを上回り
、インバータがＤＩＯおよびＤ２０の負端子を接地電位
の付近にもたらすときに初めて、能動的になることが達
成される。このことはインバータによる伝播時間の後に
初めて生ずるので、ゲート電位が短時間だけその定常的
最大レベルを越えて過振動する。それにより増幅器の立
ち上がりはその最大値の到達まで非常に急峻にとどまる
。この過渡的過振動は追加的な伝播時間の組込みにより
一層強められ得る。ここに説明される装置は負帰還され
た回路であるから、リミッタ回路が能動的である回路の
状態で、振動傾向を回避するためにループ増幅が生じな
いように配慮する必要がある。このことはＴ１１０の適
当なデイメンジヨニングにより達成され得る。
ダイオードＤ３０は、高い供給電圧においてＴ７０のゲ
ート電位の過振動を制限する役割をする。
ート電位の過振動を制限する役割をする。
第１図は本発明による増幅回路の回路図、第２図はリミ
ッタなしの第１図に相応する増幅回路の回路図、第３図
は１つのＧａＡｓ −ＭＥＳＦＥＴの簡単化された等価
回路を示す図、第４図は１つのＤＣＦＬインバータのス
イッチング特性を示す図、第５図は１つのＮＯＦＦプッ
シュプル段ノスイッチング特性を示す図、第６図は過渡
的な過制御を有する本発明による増幅回路の回路図、第
７図ないし第１０図は公知の増幅回路の回路図である。 Ｄ１〜０３０・・・ダイオード ＴＬ１〜Ｔ１１０・・・トランジスタ ＵＡ・・・出力電圧 ＩＧ６
ッタなしの第１図に相応する増幅回路の回路図、第３図
は１つのＧａＡｓ −ＭＥＳＦＥＴの簡単化された等価
回路を示す図、第４図は１つのＤＣＦＬインバータのス
イッチング特性を示す図、第５図は１つのＮＯＦＦプッ
シュプル段ノスイッチング特性を示す図、第６図は過渡
的な過制御を有する本発明による増幅回路の回路図、第
７図ないし第１０図は公知の増幅回路の回路図である。 Ｄ１〜０３０・・・ダイオード ＴＬ１〜Ｔ１１０・・・トランジスタ ＵＡ・・・出力電圧 ＩＧ６
Claims (1)
- 【特許請求の範囲】 １）電界効果トランジスタおよびダイオードを有する増
幅回路において、 第１のＦＥＴ（Ｔ１６）、第２のＦＥＴ（ Ｔ２６）、第３のＦＥＴ（Ｔ３６）、第４のＦＥＴ（Ｔ
４６）、第５のＦＥＴ（Ｔ５６）、第６のＦＥＴ（Ｔ６
６）、第７のＦＥＴ（Ｔ７６）および第８のＦＥＴ（Ｔ
８６）が存在しており、 第１のＦＥＴ（Ｔ１６）、第３のＦＥＴ（ Ｔ３６）および第５のＦＥＴ（Ｔ５６）がＮＯＮトラン
ジスタ（常時オン）であり、 第２のＦＥＴ（Ｔ２６）、第４のＦＥＴ（ Ｔ４６）、第６のＦＥＴ（Ｔ６６）、第７のＦＥＴ（Ｔ
７６）および第８のＦＥＴ（Ｔ８６）がＮＯＦＦトラン
ジスタ（常時オフ）であり、 第１のＦＥＴ（Ｔ１６）、第３のＦＥＴ（ Ｔ３６）、第５のＦＥＴ（Ｔ５６）および第７のＦＥＴ
（Ｔ７６）のドレイン端子が互いに接続されており、 第２のＦＥＴ（Ｔ２６）、第４のＦＥＴ（ Ｔ４６）、第６のＦＥＴ（Ｔ６６）および第８のＦＥＴ
（Ｔ８６）のソース端子が互いに接続されており、 第１のＦＥＴ（Ｔ１６）のソース端子が第 １のＦＥＴ（Ｔ１６）のゲート端子、第２のＦＥＴ（Ｔ
２６）のドレイン端子、第４のＦＥＴ（Ｔ４６）のゲー
ト端子、第６のＦＥＴ（Ｔ６６）のゲート端子および第
８のＦＥＴ（Ｔ８６）のゲート端子と接続されており、
第３のＦＥＴ（Ｔ３６）のソース端子が第 ３のＦＥＴ（Ｔ３６）のゲート端子、第４のＦＥＴ（Ｔ
４６）のドレイン端子および第５のＦＥＴ（Ｔ５６）の
ゲート端子と接続されており、 第５のＦＥＴ（Ｔ５６）のソース端子が第 ６のＦＥＴ（Ｔ６６）のドレイン端子および第７のＦＥ
Ｔ（Ｔ７６）のゲート端子と接続されており、 第７のＦＥＴ（Ｔ７６）のソース端子が第 ８のＦＥＴ（Ｔ８６）のドレイン端子と接続されており
、 Ｉつのダイオード（Ｄ６）が存在しており、第８のＦＥ
Ｔ（Ｔ８６）のドレイン端子が このダイオード（Ｄ６）の正端子と接続されており、 第８のＦＥＴ（Ｔ８６）のソース端子がこ のダイオード（Ｄ６）の負端子と接続されている ことを特徴とする増幅回路。 ２）第９のＦＥＴ（Ｔ９５）が存在しており、第９のＦ
ＥＴ（Ｔ９５）のゲート端子が第 ６のＦＥＴ（Ｔ６６）のドレイン端子と接続されており
、 この第９のＦＥＴ（Ｔ９５）のドレイン端 子が第７のＦＥＴ（Ｔ７６）のゲート端子と接続されて
おり、 第１のダイオード（Ｄ５）および第２のダ イオード（Ｄ９）が存在しており、 第９のＦＥＴ（Ｔ９５）のソース端子がこ の第１のダイオード（Ｄ５）の正端子と接続されており
、 第３のＦＥＴ（Ｔ３５）のソース端子がこ の第２のダイオード（Ｄ９）の正端子と接続されており
、 第１のダイオード（Ｄ５）および第２のダ イオード（Ｄ９）の負端子が互いに接続されており、 第１のダイオード（Ｄ５）の負端子が第８ のＦＥＴ（Ｔ８６）のソース端子と接続されている ことを特徴とする請求項１記載の増幅回路。 ３）第３のダイオード（Ｄ３０）が存在しており、 第１０のＦＥＴ（Ｔ１００）および第１１ のＦＥＴ（Ｔ１１０）が存在しており、 この第３のダイオード（Ｄ３０）の正端子 が第２のダイオード（Ｄ１０）の負端子と接続されてお
り、 この第３のダイオード（Ｄ３０）の負端子 が第８のＦＥＴ（Ｔ８６）のソース端子と接続されてお
り、 第１０のＦＥＴ（Ｔ１００）のドレイン端 子が第７のＦＥＴ（Ｔ７６）のドレイン端子と接続され
ており、 第１０のＦＥＴ（Ｔ１００）のソース端子 が第１０のＦＥＴ（Ｔ１００）のゲート端子、第１１の
ＦＥＴ（Ｔ１１０）のドレイン端子および第３のダイオ
ード（Ｄ３０）の正端子と接続されており、 第１１のＦＥＴ（Ｔ１１０）のソース端子 が第８のＦＥＴ（Ｔ８６）のソース端子と接続されてお
り、 第１１のＦＥＴ（Ｔ１１０）のゲート端子 が第８のＦＥＴ（Ｔ８６）のドレイン端子と接続されて
いる ことを特徴とする請求項２記載の増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3835119A DE3835119A1 (de) | 1988-10-14 | 1988-10-14 | Leistungsverstaerkerschaltung fuer integrierte digitalschaltungen |
| DE3835119.6 | 1988-10-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02149123A true JPH02149123A (ja) | 1990-06-07 |
Family
ID=6365169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266071A Pending JPH02149123A (ja) | 1988-10-14 | 1989-10-12 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4965464A (ja) |
| EP (1) | EP0363985B1 (ja) |
| JP (1) | JPH02149123A (ja) |
| DE (2) | DE3835119A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012526487A (ja) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | ワイドバンドギャップ半導体パワーｊｆｅｔのための高温ゲートドライバ及びそれを含む集積回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343091A (en) * | 1992-01-31 | 1994-08-30 | Kabushiki Kaisha Toshiba | Semiconductor logic integrated circuit having improved noise margin over DCFL circuits |
| JP3433359B2 (ja) * | 1993-06-18 | 2003-08-04 | 日本テキサス・インスツルメンツ株式会社 | 低電圧出力駆動回路 |
| US5453705A (en) * | 1993-12-21 | 1995-09-26 | International Business Machines Corporation | Reduced power VLSI chip and driver circuit |
| DE19547754C1 (de) * | 1995-12-20 | 1997-04-03 | Texas Instruments Deutschland | Steuerschaltung für BiCMOS-Bustreiber |
| TWI463792B (zh) | 2009-10-29 | 2014-12-01 | Novatek Microelectronics Corp | 具有過衝抑制功能的放大電路 |
| US9837967B2 (en) | 2009-10-29 | 2017-12-05 | Novatek Microelectronics Corp. | Amplifier circuit with overshoot suppression |
| TWI716980B (zh) * | 2018-08-28 | 2021-01-21 | 美商高效電源轉換公司 | 使用具回授之主動前置驅動器的GaN驅動器 |
| TWI715167B (zh) * | 2018-08-28 | 2021-01-01 | 美商高效電源轉換公司 | 基於GaN的高電流驅動器之故障安全停機技術 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596528B2 (ja) * | 1975-12-17 | 1984-02-13 | 三洋電機株式会社 | シユツリヨクバツフアカイロ |
| US4016431A (en) * | 1975-12-31 | 1977-04-05 | International Business Machines Corporation | Optimal driver for LSI |
| DE3046159A1 (de) * | 1980-12-06 | 1982-07-01 | DWK Deutsche Gesellschaft für Wiederaufarbeitung von Kernbrennstoffen mbH, 3000 Hannover | Identifizierbarer behaelter fuer radioaktive stoffe |
| DE3173257D1 (en) * | 1980-12-20 | 1986-01-30 | Itt Ind Gmbh Deutsche | Fast mos driver circuit for digital signals |
| JPS6077516A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 出力回路 |
| JPS61125224A (ja) * | 1984-11-21 | 1986-06-12 | Sony Corp | 半導体回路装置 |
-
1988
- 1988-10-14 DE DE3835119A patent/DE3835119A1/de not_active Withdrawn
-
1989
- 1989-09-19 US US07/409,577 patent/US4965464A/en not_active Expired - Fee Related
- 1989-10-12 JP JP1266071A patent/JPH02149123A/ja active Pending
- 1989-10-13 DE DE8989119075T patent/DE58903162D1/de not_active Expired - Fee Related
- 1989-10-13 EP EP89119075A patent/EP0363985B1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012526487A (ja) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | ワイドバンドギャップ半導体パワーｊｆｅｔのための高温ゲートドライバ及びそれを含む集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0363985A2 (de) | 1990-04-18 |
| EP0363985B1 (de) | 1992-12-30 |
| US4965464A (en) | 1990-10-23 |
| EP0363985A3 (en) | 1990-08-01 |
| DE58903162D1 (de) | 1993-02-11 |
| DE3835119A1 (de) | 1990-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4501978A (en) | Level shift interface circuit | |
| US5359243A (en) | Fast TTL to CMOS level converting buffer with low standby power | |
| EP0608489B1 (en) | Low-to-high voltage translator with latch-up immunity | |
| US4958089A (en) | High output drive FET buffer for providing high initial current to a subsequent stage | |
| US6670841B2 (en) | Level shifting circuit | |
| US4724342A (en) | Push-pull DCFL driver circuit | |
| US4092548A (en) | Substrate bias modulation to improve mosfet circuit performance | |
| US4490632A (en) | Noninverting amplifier circuit for one propagation delay complex logic gates | |
| JPH02149123A (ja) | 増幅回路 | |
| US4406957A (en) | Input buffer circuit | |
| US4395645A (en) | Mosfet logic inverter buffer circuit for integrated circuits | |
| CN114172509A (zh) | 基于化合物的纯耗尽型逻辑电路及复合逻辑电路 | |
| US4798972A (en) | Apparatus and method for capacitor coupled complementary buffering | |
| US4931670A (en) | TTL and CMOS logic compatible GAAS logic family | |
| US4342928A (en) | Circuit and method for voltage level conversion | |
| US4922135A (en) | GaAs MESFET logic circuits including push pull output buffers | |
| US4471238A (en) | Current-driven logic circuits | |
| US4716311A (en) | Direct coupled FET logic with super buffer output stage | |
| US5451888A (en) | Direct coupled FET logic translator circuit | |
| US5909128A (en) | FETs logic circuit | |
| US4712022A (en) | Multiple input OR-AND circuit for FET logic | |
| JP2631986B2 (ja) | 温度補償した電気回路 | |
| US4110633A (en) | Depletion/enhancement mode FET logic circuit | |
| JP3125081B2 (ja) | 論理回路 | |
| US4885480A (en) | Source follower field-effect logic gate (SFFL) suitable for III-V technologies |