JPS6077516A - 出力回路 - Google Patents
出力回路Info
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- JPS6077516A JPS6077516A JP58186550A JP18655083A JPS6077516A JP S6077516 A JPS6077516 A JP S6077516A JP 58186550 A JP58186550 A JP 58186550A JP 18655083 A JP18655083 A JP 18655083A JP S6077516 A JPS6077516 A JP S6077516A
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- effect transistor
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- insulated gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は出力回路に関し、特に／＜スラインを駆動する
ためのパスドライノく一回路などに適するトライステー
トの出力回路に関する。
ためのパスドライノく一回路などに適するトライステー
トの出力回路に関する。
従来、集積回路内部のノくランスらるいは、集積回路の
外部のパスラインを駆動するためのトライステートを有
する出力酸１路としては、第１図に示す構成の回路が使
用されていた。
外部のパスラインを駆動するためのトライステートを有
する出力酸１路としては、第１図に示す構成の回路が使
用されていた。
まず、この出力回路の構成について説明する。
ディプレッンヨン型の絶縁ゲート電界効果トランジスタ
（以下Ｄ−ＩＧＦＥＴと記す）Ｔ＋ のト・レインは定
電圧電源ＶｃｃＫ接続され、ゲートとソースは互いに接
続されると共に、エンＩ〜ンスメント型絶縁ゲート電界
効果トランジスタ（以下Ｅ−ＩＧＦＥＴと記す）Ｔ、の
ドレインと接続される。
（以下Ｄ−ＩＧＦＥＴと記す）Ｔ＋ のト・レインは定
電圧電源ＶｃｃＫ接続され、ゲートとソースは互いに接
続されると共に、エンＩ〜ンスメント型絶縁ゲート電界
効果トランジスタ（以下Ｅ−ＩＧＦＥＴと記す）Ｔ、の
ドレインと接続される。
Ｒ−ＩＧＦＥＴＴ、のゲートには人力信号が供給され、
ソースは接地されている。Ｅ−ＩＧＦＥＴＴ。
ソースは接地されている。Ｅ−ＩＧＦＥＴＴ。
のドレインはＤ −ＩＧＦＦｆＴ Ｔ 、のソースに接
続され、ゲートには人力信号Ａが供給され、ソースは接
地されている。Ｄ−ＩＧＦＥＴＴ、のドレインは定電圧
電源Ｖｃｃに接続され、ゲートとソースは互いに接続さ
れると共にＥ−ＩＧＩＴＴ、のドレインに接続される。
続され、ゲートには人力信号Ａが供給され、ソースは接
地されている。Ｄ−ＩＧＦＥＴＴ、のドレインは定電圧
電源Ｖｃｃに接続され、ゲートとソースは互いに接続さ
れると共にＥ−ＩＧＩＴＴ、のドレインに接続される。
Ｅ−ＩＧＦＲＴＴ、のゲートはＤ−ＩＧＦＢＴＴ、のソ
ースに接続され、ソースは接地されている。Ｅ−ＩＧＦ
ＥＴＴ、のドレインはＤ−ＩＧＦＢＴＴ４のソースに接
続され、ゲートには人力信号Ａが供給され、ソースは接
地されている。
ースに接続され、ソースは接地されている。Ｅ−ＩＧＦ
ＥＴＴ、のドレインはＤ−ＩＧＦＢＴＴ４のソースに接
続され、ゲートには人力信号Ａが供給され、ソースは接
地されている。
Ｂ−ＩＧＦＥＴＴ、のドレインは定電圧電源Ｖｃｃに接
続され、ゲートはＤ −ＩＧＦＥＴ Ｔ 、のソースに
接続され、ソースは出力端子Ｏと接続されると共にＢ−
ＩＧＦＥＴＴ、のドレインと接続され、Ｅ−ＩＧＦＥＴ
Ｔ、のゲートはＤ −ＩＧＦＥｔ’ｌ’ Ｔ、のソース
に接続され、ソースは接地されている。
続され、ゲートはＤ −ＩＧＦＥＴ Ｔ 、のソースに
接続され、ソースは出力端子Ｏと接続されると共にＢ−
ＩＧＦＥＴＴ、のドレインと接続され、Ｅ−ＩＧＦＥＴ
Ｔ、のゲートはＤ −ＩＧＦＥｔ’ｌ’ Ｔ、のソース
に接続され、ソースは接地されている。
次に、この出力の回路の動作について説明する。
説明の都合上、絶縁ゲート電界効果トランジスタはＮチ
ャンネルであるものとする。
ャンネルであるものとする。
回路が動作状態にあるとき、即ち、人力信号Ａが接地レ
ベルにある時は、入力信号工がローレベルからハイレベ
ルに変化すると、Ｅ−ＩＧＦＥＴＴ。
ベルにある時は、入力信号工がローレベルからハイレベ
ルに変化すると、Ｅ−ＩＧＦＥＴＴ。
が非導通となシ、Ｆ！ −Ｉ ＧＦＥＴ Ｔ 、が導通
となるので出力端子０はノ・イレペルから接地レベルに
変化する。また、同様に入力端手工がＩ・イレベルから
ローレベルに変化する時には、Ｅ −ＩＧＦＢＴ Ｔ。
となるので出力端子０はノ・イレペルから接地レベルに
変化する。また、同様に入力端手工がＩ・イレベルから
ローレベルに変化する時には、Ｅ −ＩＧＦＢＴ Ｔ。
が非導通から導通となシ、Ｂ −ＩＧＦＥＴ Ｔ 、が
導通から非導通となるので出力端子Ｏはｌ・イレベルと
なる。次に回路が非動作状態即ち、入力端子Ａがハイレ
ベルにある時にｕ、Ｂ−ＩＧＦＥＴＴ。
導通から非導通となるので出力端子Ｏはｌ・イレベルと
なる。次に回路が非動作状態即ち、入力端子Ａがハイレ
ベルにある時にｕ、Ｂ−ＩＧＦＥＴＴ。
及びＴ、はいずれも非導通となるため、出力端子０の電
位はフローティング状態となる。
位はフローティング状態となる。
上記の従来の出力回路は、トライステート回路として働
くものの、非動作状態において、消費電流が最も犬きく
、また、動作状態における出力端子ＯのハイレベルがＶ
ｃｃからＥ−ＩＧＦＥＴＴ、の閾値電圧分低下した電位
しか得られないため、高速のスイッチングに不適当であ
るという欠点があった。
くものの、非動作状態において、消費電流が最も犬きく
、また、動作状態における出力端子ＯのハイレベルがＶ
ｃｃからＥ−ＩＧＦＥＴＴ、の閾値電圧分低下した電位
しか得られないため、高速のスイッチングに不適当であ
るという欠点があった。
本発明の目的は、上記欠点を除去し、高速スイッチング
が可能で消費電力の少ないトライステートの出力回路を
提供することにある。
が可能で消費電力の少ないトライステートの出力回路を
提供することにある。
本発明の出力回路は、ドレインが定電圧電源に接続され
ゲートに第１の人力信号が供給されたエンハンスメント
型の第１の絶縁ゲート電界効果トランジスタと、ドレイ
ンが前記第１の絶縁ゲート電界効果トランジスタのノー
スに接続されゲートとソースが互いに接続されたディブ
レジョン型の第２の絶縁ゲー ト電昇効果トランジスタ
と、ドレインが前記第２の絶縁ゲートを界効果トランジ
スタのソースに接続されゲートに第２の人力信号が供給
されソースが接地されたエンハンスメント型の第３の絶
縁ゲートｔｆｌｉ、界効果トランジスタと、ドレインが
＠記第１の絶縁ゲート電界効果トランジスタのソースに
接続されゲートが前記第２の絶縁ゲート電界効果トラン
ジスタのソースに接続されたディブレジョン型の第４の
絶縁ゲー）［界効果トランジスタと、ドレインが前記第
４の絶縁ゲート電界効果トランジスタのソースに接続さ
れゲートに６１１記第２の人力信号が供給）Ｊれソース
が接地されたエンハンスメント型の第５の絶縁ゲート電
界効釆トラ／ジスタと、ドレインが前記第４の絶縁ゲー
ト電界効果トランジスタのソースに接続されゲートに前
記第１の人力信号とＪＣ−補の関係をなす第３の人力信
号が供給されソースが接地されたエンハンスメント型の
第６の絶縁ゲート電界効果トランジスタと、ドレインが
前記定電圧電源に接続され、ゲートが前記第４の絶縁ゲ
ート電界効果トランジスタのソースに接続されたエンハ
ンスメント型の第７の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第７の絶縁ゲート電界効果トランジ
スタのソースと接続されると共に出力端子となシ、ゲー
トが前記第１の絶縁ゲート電界効果トランジスタのソー
スに接続されたエンハンスメント型の第８の絶縁ゲート
電界効果トランジスタと、ドレインが前記第８の絶縁ゲ
ート電界効果トランジスタのソースに接続されゲートに
前記第２の人力信号が供給されソースが接地されたエン
ハンスメント型の第９の絶縁ゲー１［界効果トランジス
タによ多構成される。
ゲートに第１の人力信号が供給されたエンハンスメント
型の第１の絶縁ゲート電界効果トランジスタと、ドレイ
ンが前記第１の絶縁ゲート電界効果トランジスタのノー
スに接続されゲートとソースが互いに接続されたディブ
レジョン型の第２の絶縁ゲー ト電昇効果トランジスタ
と、ドレインが前記第２の絶縁ゲートを界効果トランジ
スタのソースに接続されゲートに第２の人力信号が供給
されソースが接地されたエンハンスメント型の第３の絶
縁ゲートｔｆｌｉ、界効果トランジスタと、ドレインが
＠記第１の絶縁ゲート電界効果トランジスタのソースに
接続されゲートが前記第２の絶縁ゲート電界効果トラン
ジスタのソースに接続されたディブレジョン型の第４の
絶縁ゲー）［界効果トランジスタと、ドレインが前記第
４の絶縁ゲート電界効果トランジスタのソースに接続さ
れゲートに６１１記第２の人力信号が供給）Ｊれソース
が接地されたエンハンスメント型の第５の絶縁ゲート電
界効釆トラ／ジスタと、ドレインが前記第４の絶縁ゲー
ト電界効果トランジスタのソースに接続されゲートに前
記第１の人力信号とＪＣ−補の関係をなす第３の人力信
号が供給されソースが接地されたエンハンスメント型の
第６の絶縁ゲート電界効果トランジスタと、ドレインが
前記定電圧電源に接続され、ゲートが前記第４の絶縁ゲ
ート電界効果トランジスタのソースに接続されたエンハ
ンスメント型の第７の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第７の絶縁ゲート電界効果トランジ
スタのソースと接続されると共に出力端子となシ、ゲー
トが前記第１の絶縁ゲート電界効果トランジスタのソー
スに接続されたエンハンスメント型の第８の絶縁ゲート
電界効果トランジスタと、ドレインが前記第８の絶縁ゲ
ート電界効果トランジスタのソースに接続されゲートに
前記第２の人力信号が供給されソースが接地されたエン
ハンスメント型の第９の絶縁ゲー１［界効果トランジス
タによ多構成される。
次に、本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の回路図である。
この実施例は、ドレインが定電圧電源Ｖｃｃに接続され
ゲートに第１の入力（Ｍ号Ａが供給された第１のＥ−Ｉ
ＧＦＥＴＴ、、と、ドレイｙがこのＥ−ＩＧＦＥＴＴ、
、のソースに接続されゲートとソースが互いに接続され
た第２のＤ−ＩＧＦＢＴＴ、、と、ドレインが第２のＤ
＝ＩＧＦＥＴＴ、、のソースに接続されゲートに繁２
の人力信号工が供給されソースが接地された第３のｚ
−ｘａＦｐ：Ｔ’ｒ 、 、と、ドレインが第１０Ｅ
−ＩＧＦＥＴ Ｔ 、 、のソースに接続されゲートが
第２のＤ−ＩＧＦＢＴＴ、、のソースに接続された第４
のＤ −ＩＱＦＢ’ｌ’ Ｔ ｔａと、ドレインがこの
第４のＤ −ＩＧｌ’ＥＴ Ｔ、、のソースに接続され
ゲートに第２の入力信号Ｉが供給されソースが接地され
た第５０Ｅ−ＩＧＦＢＴＴ、ｌｌと、ドレインが第４
ｏＤ −ＩＧＦＢ’ｒ Ｔ、４１７）７−、＋ｃニ接接
続サグケート第１の人力信号人と真補の関係をなす第３
の人力信号人が供給されソースが接地された第６０Ｅ
Ｉ ＧＦ ＥＴ ’１” １ ｓ （！：、）−Ｖ （
／カｘ’ａ圧ｗ、ｓ ｖ ｃｃに接続されゲートが第４
のＤ −Ｉ ＧＦ Ｅ Ｔ Ｔ Ｉ ４のソースに接続
された第７０Ｅ−ＩＧＦＦ！ＴＴ、、と、ドレインが第
７のＥ−ＩａＦＢ’ｒＴ、、のソースと接続されると共
に出力端子Ｏとなシ、ゲートが第１のｌ弓−ＩＧＦＥＴ
Ｔ、、のノースに接続された第８のＥ−ＩＧＦＥＴＴ、
、と、ドレインがこの第８０Ｅ−ＩＧＦＥＴ’１．のソ
ースに接続されゲートに＠２０人力信号工は供給されソ
ースが接地された第９の１’ｉ −Ｉ ＧＦＥＴ Ｔ
１゜によ多構成される。
ゲートに第１の入力（Ｍ号Ａが供給された第１のＥ−Ｉ
ＧＦＥＴＴ、、と、ドレイｙがこのＥ−ＩＧＦＥＴＴ、
、のソースに接続されゲートとソースが互いに接続され
た第２のＤ−ＩＧＦＢＴＴ、、と、ドレインが第２のＤ
＝ＩＧＦＥＴＴ、、のソースに接続されゲートに繁２
の人力信号工が供給されソースが接地された第３のｚ
−ｘａＦｐ：Ｔ’ｒ 、 、と、ドレインが第１０Ｅ
−ＩＧＦＥＴ Ｔ 、 、のソースに接続されゲートが
第２のＤ−ＩＧＦＢＴＴ、、のソースに接続された第４
のＤ −ＩＱＦＢ’ｌ’ Ｔ ｔａと、ドレインがこの
第４のＤ −ＩＧｌ’ＥＴ Ｔ、、のソースに接続され
ゲートに第２の入力信号Ｉが供給されソースが接地され
た第５０Ｅ−ＩＧＦＢＴＴ、ｌｌと、ドレインが第４
ｏＤ −ＩＧＦＢ’ｒ Ｔ、４１７）７−、＋ｃニ接接
続サグケート第１の人力信号人と真補の関係をなす第３
の人力信号人が供給されソースが接地された第６０Ｅ
Ｉ ＧＦ ＥＴ ’１” １ ｓ （！：、）−Ｖ （
／カｘ’ａ圧ｗ、ｓ ｖ ｃｃに接続されゲートが第４
のＤ −Ｉ ＧＦ Ｅ Ｔ Ｔ Ｉ ４のソースに接続
された第７０Ｅ−ＩＧＦＦ！ＴＴ、、と、ドレインが第
７のＥ−ＩａＦＢ’ｒＴ、、のソースと接続されると共
に出力端子Ｏとなシ、ゲートが第１のｌ弓−ＩＧＦＥＴ
Ｔ、、のノースに接続された第８のＥ−ＩＧＦＥＴＴ、
、と、ドレインがこの第８０Ｅ−ＩＧＦＥＴ’１．のソ
ースに接続されゲートに＠２０人力信号工は供給されソ
ースが接地された第９の１’ｉ −Ｉ ＧＦＥＴ Ｔ
１゜によ多構成される。
次にこの実施例の動作について説明する。
この実施例の出力回路が動作状態にあるときは、即ち、
第１の人力信号人がハイレベルで第３０人力信号人が接
地であるときについて説明する。このときには、第１の
Ｅ−ＩＧＩＴＴ、、及び第８ＯＢ −ＩＧＦＦｆＴ Ｔ
ｔａは導通状態で第６のＦｌｔ−ＩＧＦ−ｇＴＴ１哀
は非導通状態にある。第２の入力信号Ｉがローレベルか
ら）・イレベルに変化すると、笛７０Ｅ −ＩＧＦＥ’
ｌ’ Ｔ□が導通から非導通罠第８のＢＩ ＧＦ ＢＴ
Ｔ Ｉｓが非導通から導通に変化するので出力端子０
はハイレベルから接地レベルに変化する。同様に第２の
人力信号■がハイレベルからローレベルに変化する時に
は、第９のＥ−ｆＧＦＥＴＩｌｌ 、、は導通から非導
通になりまた第８のＥ−ＩＱ−ＦＥＴＴＩ、ｌは非導通
から導通となるが、第８の１シー Ｉ ＧＦＥＴ Ｔ
、 ８が導通しているため、仁のＥ−ＩＧＦＥＴＴ、、
のチャンネルとゲート電極との間の容量によって第８の
Ｂ−Ｉ ＧＦ ＢＴ Ｔ Ｉｓのゲート１位は押上げら
れ、第４の１） −１ＧＩｉ’Ｅ’ｌ’ Ｔ 、、のド
レインとソース間を通じて第７のＥ−ＩＧＦＥＴＴ、。
第１の人力信号人がハイレベルで第３０人力信号人が接
地であるときについて説明する。このときには、第１の
Ｅ−ＩＧＩＴＴ、、及び第８ＯＢ −ＩＧＦＦｆＴ Ｔ
ｔａは導通状態で第６のＦｌｔ−ＩＧＦ−ｇＴＴ１哀
は非導通状態にある。第２の入力信号Ｉがローレベルか
ら）・イレベルに変化すると、笛７０Ｅ −ＩＧＦＥ’
ｌ’ Ｔ□が導通から非導通罠第８のＢＩ ＧＦ ＢＴ
Ｔ Ｉｓが非導通から導通に変化するので出力端子０
はハイレベルから接地レベルに変化する。同様に第２の
人力信号■がハイレベルからローレベルに変化する時に
は、第９のＥ−ｆＧＦＥＴＩｌｌ 、、は導通から非導
通になりまた第８のＥ−ＩＱ−ＦＥＴＴＩ、ｌは非導通
から導通となるが、第８の１シー Ｉ ＧＦＥＴ Ｔ
、 ８が導通しているため、仁のＥ−ＩＧＦＥＴＴ、、
のチャンネルとゲート電極との間の容量によって第８の
Ｂ−Ｉ ＧＦ ＢＴ Ｔ Ｉｓのゲート１位は押上げら
れ、第４の１） −１ＧＩｉ’Ｅ’ｌ’ Ｔ 、、のド
レインとソース間を通じて第７のＥ−ＩＧＦＥＴＴ、。
のゲートの電位を押上げる結果、第７のＥ−ＩＧＦＥＴ
Ｔ、フのゲート電位はＶｃｃＪニジ高い電位まで上昇す
るため、出力端子０はｖｃｃの電位まで上昇することが
可能となる。しかも、第１、第３のＩＧＦＥＴＴ＋１＆
Ｔｔｓ及び第４、第５■ＩＧＦＢＴＴ１４とＴ１！にニ
ジ、いわゆる１’、／Ｄグツシープル構我の回路で第７
のＷ −ＩＧＥ”ｇＴ Ｔ、を駆動できるため、出力端
子０に接抗された負荷容量が非常に大きく、従って第７
のＥ ＩＧＦＥＴＴ、□が大きなトランジスタ幅を必要
とする場合でも、第７のＥ−ｆＧＦＥＴＴ、□の大きな
ゲート容量を極めて高速に駆動することができるため、
出力端子Ｏの電位がＶｃｃ ｉで」−昇することができ
るととと合わせてスイッチングの畠速化の効果は非常に
顕著となる。
Ｔ、フのゲート電位はＶｃｃＪニジ高い電位まで上昇す
るため、出力端子０はｖｃｃの電位まで上昇することが
可能となる。しかも、第１、第３のＩＧＦＥＴＴ＋１＆
Ｔｔｓ及び第４、第５■ＩＧＦＢＴＴ１４とＴ１！にニ
ジ、いわゆる１’、／Ｄグツシープル構我の回路で第７
のＷ −ＩＧＥ”ｇＴ Ｔ、を駆動できるため、出力端
子０に接抗された負荷容量が非常に大きく、従って第７
のＥ ＩＧＦＥＴＴ、□が大きなトランジスタ幅を必要
とする場合でも、第７のＥ−ｆＧＦＥＴＴ、□の大きな
ゲート容量を極めて高速に駆動することができるため、
出力端子Ｏの電位がＶｃｃ ｉで」−昇することができ
るととと合わせてスイッチングの畠速化の効果は非常に
顕著となる。
次に、この出力回路が非動作状態にある場合、即ち、人
カイロ号接地レベルで人がノ・イレペルにちるときにつ
いて説明する。このとき第１のＥ−ＩＧＦ’ＥＴ Ｔ
、 、が非導通、第６のＥ −ＩＧＦＢＴ Ｔ、６が導
通であるため、第７のＢ−ＩＧＦＥＴＴ、７及び第８の
Ｂ−ＩＧＦＥＴ ’ｒ、ｓは非導通となり、出力端子Ｏ
の電位はフローティングとなり、８１図の従来例の回路
と同様にトライステートが可能でおる。
カイロ号接地レベルで人がノ・イレペルにちるときにつ
いて説明する。このとき第１のＥ−ＩＧＦ’ＥＴ Ｔ
、 、が非導通、第６のＥ −ＩＧＦＢＴ Ｔ、６が導
通であるため、第７のＢ−ＩＧＦＥＴＴ、７及び第８の
Ｂ−ＩＧＦＥＴ ’ｒ、ｓは非導通となり、出力端子Ｏ
の電位はフローティングとなり、８１図の従来例の回路
と同様にトライステートが可能でおる。
しかも、本実施例の出力回路においては第１のＥ−ＩＧ
ＦＥＴＴ、、が非導通であるのでこの非動作状態におけ
る消費電力は皆無である、即ち消費電力を少なくするこ
とができる。
ＦＥＴＴ、、が非導通であるのでこの非動作状態におけ
る消費電力は皆無である、即ち消費電力を少なくするこ
とができる。
上記の従来例及び実施例の動作の説明はＮチャンネルで
行なったが、Ｎチャンネル、Ｐチャンネルを問わず、一
般の絶縁ゲート電界効果トランジスタの場合にも有効で
あることはもちろんである。
行なったが、Ｎチャンネル、Ｐチャンネルを問わず、一
般の絶縁ゲート電界効果トランジスタの場合にも有効で
あることはもちろんである。
また、本実施例において、ＩＧＦＥＴＴ、、、Ｔ、テ。
ＴｌＭの閾値は０ボルトに近いほど有効であシ、ゲート
に０ポルト、ソースにＶｃｃの電圧を印加して非４通（
即ちエンハンスメント）であるならば、ソース接地の状
態ではわずかにブイプレシラン型トナっていても動作に
影響はない。更に、ジャンクションリークなどによる出
力電位の低下からのがれるため、出力電位の保持の目的
で第７０Ｅ−ＩＧＦＥＴＴ、、のゲートに、押上けの効
果に悪影響を及はさない程度の高抵抗を挿入すること及
び第８のＥ −ＩＧＦＦｉ’ｒ Ｔ、、のゲートの押上
げを補助するために、第８のＢ −ＩＧＦＢＴ Ｔ１．
のドレインあるいはソースとゲートとの間に容量素子を
挿入すると本発明の出力回路を更に安定に動作させるの
に有効である。
に０ポルト、ソースにＶｃｃの電圧を印加して非４通（
即ちエンハンスメント）であるならば、ソース接地の状
態ではわずかにブイプレシラン型トナっていても動作に
影響はない。更に、ジャンクションリークなどによる出
力電位の低下からのがれるため、出力電位の保持の目的
で第７０Ｅ−ＩＧＦＥＴＴ、、のゲートに、押上けの効
果に悪影響を及はさない程度の高抵抗を挿入すること及
び第８のＥ −ＩＧＦＦｉ’ｒ Ｔ、、のゲートの押上
げを補助するために、第８のＢ −ＩＧＦＢＴ Ｔ１．
のドレインあるいはソースとゲートとの間に容量素子を
挿入すると本発明の出力回路を更に安定に動作させるの
に有効である。
以上詳細に説明したように、本発明によれば、高速スイ
ッチング動作し、しかも消費電力の少ない出力回路が得
られる。
ッチング動作し、しかも消費電力の少ない出力回路が得
られる。
第１図は従来のトライステートの出力回路の一例の回路
図、第２図は本発明の一実施例の回路図である。 Ａ、 Ａ・・・・・・人力信号、■・・・・・・人力信
号、０・川・・出力端子、ＴＩ、Ｔ４．Ｔ１ｆｆ１．Ｔ
Ｉ４・・・・・・ディプレジｇ４絶縁ゲートｉｌｔ界効
果トランジスタ、Ｔ、。 ’１１ｐ ＴＩｌ＋ ＴＭＩ Ｔ？＃ ＴＭＩ ＴＩｌ
＋ ＴＩｍｐ ＴＴ、、、Ｔ、、、Ｔ□、Ｔ１．、Ｔ１
．・旧・・エンハンスメント型絶縁ゲート電界効果トラ
ンジスタ、Ｖｃｃ・・・・・・定電圧電源。 代理人 弁理士 内 原 晋７’；：、＝＝”ハ第１図 眼 力２図
図、第２図は本発明の一実施例の回路図である。 Ａ、 Ａ・・・・・・人力信号、■・・・・・・人力信
号、０・川・・出力端子、ＴＩ、Ｔ４．Ｔ１ｆｆ１．Ｔ
Ｉ４・・・・・・ディプレジｇ４絶縁ゲートｉｌｔ界効
果トランジスタ、Ｔ、。 ’１１ｐ ＴＩｌ＋ ＴＭＩ Ｔ？＃ ＴＭＩ ＴＩｌ
＋ ＴＩｍｐ ＴＴ、、、Ｔ、、、Ｔ□、Ｔ１．、Ｔ１
．・旧・・エンハンスメント型絶縁ゲート電界効果トラ
ンジスタ、Ｖｃｃ・・・・・・定電圧電源。 代理人 弁理士 内 原 晋７’；：、＝＝”ハ第１図 眼 力２図
Claims (1)
- ドレインが定電圧電源に接続されゲートに第１の人力信
号が供給されたエンハンスメント型の第１の絶縁ゲート
電界効果トランジスタと、ドレインが前記第１の絶縁ゲ
ート電界効果トランジスタのソースに接続されゲートと
ソースが互いに接続されたティプレジョン型の第２の絶
縁ゲート電界効果トランジスタと、ドレインが前記第２
の絶縁ゲート１…界効果トランジスタのソースに接続さ
れゲートに第２の人力信号が供給されソースが接地され
たエンハンスメント型の第３の絶縁ケート電界効果トラ
ンジスタと、ドレインが前記第１の絶縁ゲート電界効果
トランジスタのソースに接続されゲートが前記第２の、
６へ縁ゲート電界効果トランジスタのソースに接続され
たディプレジ、ン型の第４の絶縁ゲート電界効果トラン
ジスタと、ドレインが前記第４の絶縁ゲート電界効果ト
ランジスタのソースに接続されゲートに前記第２の人力
信号が供給されソースが接地されたエンハンスメントｍ
の第５の絶縁ゲート電界効果トランジスタと、ドレイン
が前記第４の絶縁ゲート電界効果トランジスタのソース
に接続されゲートに前記第１の人力信号と真補の関係を
なす第３の入力信号が供給されソースが接地されたエン
ハンスメント型の第６の絶縁ゲート電界効果トランジス
タと、ドレインが前記定電圧電源に接続されゲートが前
記第４の絶縁ゲート電界効果トランジスタのソースに接
続すれたエンハンスメント型の第７の絶縁ゲート電界効
果トランジスタと、ドレインが前記第７の絶縁ゲート電
界効果トランジスタのソースと接続されると共に出力端
子となり、ゲートが前記第１の絶縁ゲート電界効果トラ
ンジスタのソースに接続されたエンハンスメント型の第
８の絶縁ゲート電界効果トランジスタと、ドレインが前
記第８の絶縁ゲート電界効果トランジスタのソースに接
続されゲートに前記第２の人力信号カニ供給されソース
が接地されたエン／・ンスメント型の第９の絶縁ゲート
電界効果トランジスタＧでよシ構ｒＪ史されることを特
徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186550A JPS6077516A (ja) | 1983-10-05 | 1983-10-05 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186550A JPS6077516A (ja) | 1983-10-05 | 1983-10-05 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077516A true JPS6077516A (ja) | 1985-05-02 |
| JPH0247897B2 JPH0247897B2 (ja) | 1990-10-23 |
Family
ID=16190470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186550A Granted JPS6077516A (ja) | 1983-10-05 | 1983-10-05 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077516A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| EP0363985A2 (de) * | 1988-10-14 | 1990-04-18 | Siemens Aktiengesellschaft | Leistungsverstärkerschaltung für integrierte Digitalschaltungen |
-
1983
- 1983-10-05 JP JP58186550A patent/JPS6077516A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| EP0363985A2 (de) * | 1988-10-14 | 1990-04-18 | Siemens Aktiengesellschaft | Leistungsverstärkerschaltung für integrierte Digitalschaltungen |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247897B2 (ja) | 1990-10-23 |
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