JPH0247897B2 - - Google Patents
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- JPH0247897B2 JPH0247897B2 JP58186550A JP18655083A JPH0247897B2 JP H0247897 B2 JPH0247897 B2 JP H0247897B2 JP 58186550 A JP58186550 A JP 58186550A JP 18655083 A JP18655083 A JP 18655083A JP H0247897 B2 JPH0247897 B2 JP H0247897B2
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- 238000010586 diagram Methods 0.000 description 3
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- 230000002411 adverse Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は出力回路に関し、特にバスラインを駆
動するためのバスドライバー回路などに適するト
ライステートの出力回路に関する。
動するためのバスドライバー回路などに適するト
ライステートの出力回路に関する。
従来、集積回路内部のバランスあるいは、集積
回路の外部のバスラインを駆動するためのトライ
ステートを有する出力回路としては、第１図に示
す構成の回路が使用されていた。
回路の外部のバスラインを駆動するためのトライ
ステートを有する出力回路としては、第１図に示
す構成の回路が使用されていた。
まず、この出力回路の構成について説明する。
デイプレツシヨン型の絶縁ゲート電界効果トラ
ンジスタ（以下Ｄ−IGFETと記す）T1のドレイ
ンは定電圧電源Vccに接続され、ゲートとソース
は互いに接続されると共に、エンハンスメント型
絶縁ゲート電界効果トランジスタ（以下Ｅ−
IGFETと記す）T2のドレインと接続される。Ｅ
−IGFET T2のゲートには入力信号が供給され、
ソースは接地されている。Ｅ−IGFET T3のド
レインはＤ−IGFET T1のソースに接続され、
ゲートには入力信号が供給され、ソースは接地
されている。Ｄ−IGFET T4のドレインは定電
圧電源Vccに接続され、ゲートとソースは互いに
接続されると共にＥ−IGFET T5のドレインに
接続される。Ｅ−IGFET T5のゲートはＤ−
IGFET T1のソースに接続され、ソースは接地
されている。Ｅ−IGFET T6のドレインはＤ−
IGFET T4のソースに接続され、ゲートには入
力信号が供給され、ソースは接地されている。
Ｅ−IGFET T7のドレインは定電圧電源Vccに接
続され、ゲートはＤ−IGFET T1のソースに接
続され、ソースは出力端子Ｏと接続されると共に
Ｅ−IGFET T8のドレインと接続され、Ｅ−
IGFET T8のゲートはＤ−IGFET T4のソース
に接続され、ソースは接地されている。
ンジスタ（以下Ｄ−IGFETと記す）T1のドレイ
ンは定電圧電源Vccに接続され、ゲートとソース
は互いに接続されると共に、エンハンスメント型
絶縁ゲート電界効果トランジスタ（以下Ｅ−
IGFETと記す）T2のドレインと接続される。Ｅ
−IGFET T2のゲートには入力信号が供給され、
ソースは接地されている。Ｅ−IGFET T3のド
レインはＤ−IGFET T1のソースに接続され、
ゲートには入力信号が供給され、ソースは接地
されている。Ｄ−IGFET T4のドレインは定電
圧電源Vccに接続され、ゲートとソースは互いに
接続されると共にＥ−IGFET T5のドレインに
接続される。Ｅ−IGFET T5のゲートはＤ−
IGFET T1のソースに接続され、ソースは接地
されている。Ｅ−IGFET T6のドレインはＤ−
IGFET T4のソースに接続され、ゲートには入
力信号が供給され、ソースは接地されている。
Ｅ−IGFET T7のドレインは定電圧電源Vccに接
続され、ゲートはＤ−IGFET T1のソースに接
続され、ソースは出力端子Ｏと接続されると共に
Ｅ−IGFET T8のドレインと接続され、Ｅ−
IGFET T8のゲートはＤ−IGFET T4のソース
に接続され、ソースは接地されている。
次に、この出力の回路の動作について説明す
る。説明の都合上、絶縁ゲート電界効果トランジ
スタはＮチヤンネルであるものとする。
る。説明の都合上、絶縁ゲート電界効果トランジ
スタはＮチヤンネルであるものとする。
回路が動作状態にあるとき、即ち、入力信号
が接地レベルにある時は、入力信号Ｉがローレベ
ルからハイレベルに変化すると、Ｅ−IGFET
T7が非導通となり、Ｅ−IGFET T8が導通とな
るので出力端子Ｏはハイレベルから接地レベルに
変化する。また、同時に入力信号Ｉがハイレベル
からローレベルに変化する時には、Ｅ−IGFET
T7が非導通から導通となり、Ｅ−IGFET T8が
導通から非導通となるので出力端子Ｏはハイレベ
ルとなる。次に回路が非動作状態即ち、入力端子
Ａがハイレベルにある時には、Ｅ−IGFET T7
及びT8はいずれも非導通となるため、出力端子
Ｏの電位はフローテイング状態となる。
が接地レベルにある時は、入力信号Ｉがローレベ
ルからハイレベルに変化すると、Ｅ−IGFET
T7が非導通となり、Ｅ−IGFET T8が導通とな
るので出力端子Ｏはハイレベルから接地レベルに
変化する。また、同時に入力信号Ｉがハイレベル
からローレベルに変化する時には、Ｅ−IGFET
T7が非導通から導通となり、Ｅ−IGFET T8が
導通から非導通となるので出力端子Ｏはハイレベ
ルとなる。次に回路が非動作状態即ち、入力端子
Ａがハイレベルにある時には、Ｅ−IGFET T7
及びT8はいずれも非導通となるため、出力端子
Ｏの電位はフローテイング状態となる。
上記の従来の出力回路は、トライステート回路
として働くものの、非動作状態において、消費電
流が最も大きく、また、動作状態における出力端
子ＯのハイレベルがVccからＥ−IGFET T7の閾
値電圧分低下した電位しか得られないため、高速
のスイツチングに不適当であるという欠点があつ
た。
として働くものの、非動作状態において、消費電
流が最も大きく、また、動作状態における出力端
子ＯのハイレベルがVccからＥ−IGFET T7の閾
値電圧分低下した電位しか得られないため、高速
のスイツチングに不適当であるという欠点があつ
た。
本発明の目的は、上記欠点を除去し、高速スイ
ツチングが可能で消費電力の少ないトライステー
トの出力回路を提供することにある。
ツチングが可能で消費電力の少ないトライステー
トの出力回路を提供することにある。
本発明の出力回路は、ドレインが定電圧電源に
接続されゲートに第１の入力信号が供給されたエ
ンハンスメント型の第１の絶縁ゲート電界効果ト
ランジスタと、ドレインが前記第１の絶縁ゲート
電界効果トランジスタのソースに接続されゲート
とソースが互いに接続されたデイプレシヨン型の
第２の絶縁ゲート電界効果トランジスタと、ドレ
インが前記第２の絶縁ゲート電界効果トランジス
タのソースに接続されゲートに第２の入力信号が
供給されソースが接地されたエンハンスメント型
の第３の絶縁ゲート電界効果トランジスタと、ド
レインが前記第１の絶縁ゲート電界効果トランジ
スタのソースに接続されゲートが前記第２の絶縁
ゲート電界効果トランジスタのソースに接続され
たデイプレシヨン型の第４の絶縁ゲート電界効果
トランジスタと、ドレインが前記第４の絶縁ゲー
ト電界効果トランジスタのソースに接続されゲー
トに前記第２の入力信号が供給されソースが接地
されたエンハンスメント型の第５の絶縁ゲート電
界効果トランジスタと、ドレインが前記第４の絶
縁ゲート電界効果トランジスタのソースに接続さ
れゲートに前記第１の入力信号と真補の関係をな
す第３の入力信号が供給されソースが接地された
エンハンスメント型の第６の絶縁ゲート電界効果
トランジスタと、ドレインが前記定電圧電源に接
続され、ゲートが前記第４の絶縁ゲート電界効果
トランジスタのソースに接続されたエンハンスメ
ント型の第７の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第７の絶縁ゲート電界効果ト
ランジスタのソースと接続されると共に出力端子
となり、ゲートが前記第１の絶縁ゲート電界効果
トランジスタのソースに接続されたエンハンスメ
ント型の第８の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第８の絶縁ゲート電界効果ト
ランジスタのソースに接続されゲートに前記第２
の入力信号が供給されソースが接地されたエンハ
ンスメント型の第９の絶縁ゲート電界効果トラン
ジスタにより構成される。
接続されゲートに第１の入力信号が供給されたエ
ンハンスメント型の第１の絶縁ゲート電界効果ト
ランジスタと、ドレインが前記第１の絶縁ゲート
電界効果トランジスタのソースに接続されゲート
とソースが互いに接続されたデイプレシヨン型の
第２の絶縁ゲート電界効果トランジスタと、ドレ
インが前記第２の絶縁ゲート電界効果トランジス
タのソースに接続されゲートに第２の入力信号が
供給されソースが接地されたエンハンスメント型
の第３の絶縁ゲート電界効果トランジスタと、ド
レインが前記第１の絶縁ゲート電界効果トランジ
スタのソースに接続されゲートが前記第２の絶縁
ゲート電界効果トランジスタのソースに接続され
たデイプレシヨン型の第４の絶縁ゲート電界効果
トランジスタと、ドレインが前記第４の絶縁ゲー
ト電界効果トランジスタのソースに接続されゲー
トに前記第２の入力信号が供給されソースが接地
されたエンハンスメント型の第５の絶縁ゲート電
界効果トランジスタと、ドレインが前記第４の絶
縁ゲート電界効果トランジスタのソースに接続さ
れゲートに前記第１の入力信号と真補の関係をな
す第３の入力信号が供給されソースが接地された
エンハンスメント型の第６の絶縁ゲート電界効果
トランジスタと、ドレインが前記定電圧電源に接
続され、ゲートが前記第４の絶縁ゲート電界効果
トランジスタのソースに接続されたエンハンスメ
ント型の第７の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第７の絶縁ゲート電界効果ト
ランジスタのソースと接続されると共に出力端子
となり、ゲートが前記第１の絶縁ゲート電界効果
トランジスタのソースに接続されたエンハンスメ
ント型の第８の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第８の絶縁ゲート電界効果ト
ランジスタのソースに接続されゲートに前記第２
の入力信号が供給されソースが接地されたエンハ
ンスメント型の第９の絶縁ゲート電界効果トラン
ジスタにより構成される。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図は本発明の一実施例の回路図である。
この実施例は、ドレインが定電圧電源Vccに接
続されゲートに第１の入力信号Ａが供給された第
１のＥ−IGFET T11と、ドレインがこのＥ−
IGFET T11のソースに接続されゲートとソース
が互いに接続された第２のＤ−IGFET T12と、
ドレインが第２のＤ−IGFET T12のソースに接
続されゲートに第２の入力信号Ｉが供給されソー
スが接地された第３のＥ−IGFET T13と、ドレ
インが第１のＥ−IGFET T11のソースに接続さ
れゲートが第２のＤ−IGFET T12のソースに接
続された第４のＤ−IGFET T14と、ドレインが
この第４のＤ−IGFET T14のソースに接続され
ゲートに第２の入力信号Ｉが供給されソースが接
地された第５のＥ−IGFET T15と、ドレインが
第４のＤ−IGFET T14のソースに接続されゲー
トに第１の入力信号Ａと真補の関係をなす第３の
入力信号Ａが供給されソースが接地された第６の
Ｅ−IGFET T16と、ドレインが定電圧電源Vcc
に接続されゲートが第４のＤ−IGFET T14のソ
ースに接続された第７のＥ−IGFET T17と、ド
レインが第７のＥ−IGFET T17のソースと接続
されると共に出力端子Ｏとなり、ゲートが第１の
Ｅ−IGFET T11のソースに接続された第８のＥ
−IGFET T18と、ドレインがこの第８のＥ−
IGFET T18のソースに接続されゲートに第２の
入力信号Ｉは供給されソースが接地された第９の
Ｅ−IGFET T19により構成される。
続されゲートに第１の入力信号Ａが供給された第
１のＥ−IGFET T11と、ドレインがこのＥ−
IGFET T11のソースに接続されゲートとソース
が互いに接続された第２のＤ−IGFET T12と、
ドレインが第２のＤ−IGFET T12のソースに接
続されゲートに第２の入力信号Ｉが供給されソー
スが接地された第３のＥ−IGFET T13と、ドレ
インが第１のＥ−IGFET T11のソースに接続さ
れゲートが第２のＤ−IGFET T12のソースに接
続された第４のＤ−IGFET T14と、ドレインが
この第４のＤ−IGFET T14のソースに接続され
ゲートに第２の入力信号Ｉが供給されソースが接
地された第５のＥ−IGFET T15と、ドレインが
第４のＤ−IGFET T14のソースに接続されゲー
トに第１の入力信号Ａと真補の関係をなす第３の
入力信号Ａが供給されソースが接地された第６の
Ｅ−IGFET T16と、ドレインが定電圧電源Vcc
に接続されゲートが第４のＤ−IGFET T14のソ
ースに接続された第７のＥ−IGFET T17と、ド
レインが第７のＥ−IGFET T17のソースと接続
されると共に出力端子Ｏとなり、ゲートが第１の
Ｅ−IGFET T11のソースに接続された第８のＥ
−IGFET T18と、ドレインがこの第８のＥ−
IGFET T18のソースに接続されゲートに第２の
入力信号Ｉは供給されソースが接地された第９の
Ｅ−IGFET T19により構成される。
次にこの実施例の動作について説明する。
この実施例の出力回路が動作状態にあるとき
は、即ち、第１の入力信号Ａがハイレベルで第３
の入力信号が接地であるときについて説明す
る。このときには、第１のＥ−IGFET T11及び
第８のＥ−IGFET T18は導通状態で第６のＥ−
IGFET T16は非導通状態にある。第２の入力信
号Ｉがローレベルからハイレベルに変化すると、
第７のＥ−IGFET T17が導通から非導通に第９
のＥ−IGFET T19が非導通から導通に変化する
ので出力端子Ｏはハイレベルから接地レベルに変
化する。同様に第２の入力信号Ｉがハイレベルか
らローレベルに変化する時には、第９のＥ−
IGFET T19は導通から非導通になりまた第８の
Ｅ−IGFET T18は非導通から導通となるが、第
８のＥ−IGFET T18が導通しているため、この
Ｅ−IGFET T18のチヤンネルとゲート電極との
間の容量によつて第８のＥ−IGFET T18のゲー
ト電位は押上げられ、第４のＤ−IGFET T14の
ドレインとソース間を通じて第７のＥ−IGFET
T17のゲートの電位を押上げる結果、第７のＥ−
IGFET T17のゲート電位はVccより高い電位ま
で上昇するため、出力端子ＯはVccの電位まで上
昇することが可能となる。しかも、第１、第３の
IGFET T12とT13及び第４、第５のIGFET T14
とT15により、いわゆるＥ／Ｄプツシユプル構成
の回路で第７のＥ−IGFET T17を駆動できるた
め、出力端子Ｏに接続された負荷容量が非常に大
きく、従つて第７のＥ−IGFET T17が大きなト
ランジスタ幅を必要とする場合でも、第７のＥ−
IGFET T17の大きなゲート容量を極めて高速に
駆動することができるため、出力端子Ｏの電位が
Vccまで上昇することができることと合わせてス
イツチングの高速化の効果は非常に顕著となる。
は、即ち、第１の入力信号Ａがハイレベルで第３
の入力信号が接地であるときについて説明す
る。このときには、第１のＥ−IGFET T11及び
第８のＥ−IGFET T18は導通状態で第６のＥ−
IGFET T16は非導通状態にある。第２の入力信
号Ｉがローレベルからハイレベルに変化すると、
第７のＥ−IGFET T17が導通から非導通に第９
のＥ−IGFET T19が非導通から導通に変化する
ので出力端子Ｏはハイレベルから接地レベルに変
化する。同様に第２の入力信号Ｉがハイレベルか
らローレベルに変化する時には、第９のＥ−
IGFET T19は導通から非導通になりまた第８の
Ｅ−IGFET T18は非導通から導通となるが、第
８のＥ−IGFET T18が導通しているため、この
Ｅ−IGFET T18のチヤンネルとゲート電極との
間の容量によつて第８のＥ−IGFET T18のゲー
ト電位は押上げられ、第４のＤ−IGFET T14の
ドレインとソース間を通じて第７のＥ−IGFET
T17のゲートの電位を押上げる結果、第７のＥ−
IGFET T17のゲート電位はVccより高い電位ま
で上昇するため、出力端子ＯはVccの電位まで上
昇することが可能となる。しかも、第１、第３の
IGFET T12とT13及び第４、第５のIGFET T14
とT15により、いわゆるＥ／Ｄプツシユプル構成
の回路で第７のＥ−IGFET T17を駆動できるた
め、出力端子Ｏに接続された負荷容量が非常に大
きく、従つて第７のＥ−IGFET T17が大きなト
ランジスタ幅を必要とする場合でも、第７のＥ−
IGFET T17の大きなゲート容量を極めて高速に
駆動することができるため、出力端子Ｏの電位が
Vccまで上昇することができることと合わせてス
イツチングの高速化の効果は非常に顕著となる。
次に、この出力回路が非動作状態にある場合、
即ち、入力信号接地レベルでがハイレベルにあ
るときについて説明する。このとき第１のＥ−
IGFET T11が非導通、第６のＥ−IGFET T16が
導通であるため、第７のＥ−IGFET T17及び第
８のＥ−IGFET T18は非導通となり、出力端子
Ｏの電位はフローテイングとなり、第１図の従来
例の回路と同様にトライステートが可能である。
しかも、本実施例の出力回路においては第１のＥ
−IGFET T11が非導通であるのでこの非動作状
態における消費電力は皆無である、即ち消費電力
を少なくすることができる。
即ち、入力信号接地レベルでがハイレベルにあ
るときについて説明する。このとき第１のＥ−
IGFET T11が非導通、第６のＥ−IGFET T16が
導通であるため、第７のＥ−IGFET T17及び第
８のＥ−IGFET T18は非導通となり、出力端子
Ｏの電位はフローテイングとなり、第１図の従来
例の回路と同様にトライステートが可能である。
しかも、本実施例の出力回路においては第１のＥ
−IGFET T11が非導通であるのでこの非動作状
態における消費電力は皆無である、即ち消費電力
を少なくすることができる。
上記の従来例及び実施例の動作の説明はＮチヤ
ンネルで行なつたが、Ｎチヤンネル、Ｐチヤンネ
ルを問わず、一般の絶縁ゲート電界効果トランジ
スタの場合にも有効であることはもちろんであ
る。また、本実施例において、IGFET T11，
T17，T18の閾値は０ボルトに近いほど有効であ
り、ゲートに０ボルト、ソースにVccの電圧を印
加して非導通（即ちエンハンスメント）であるな
らば、ソース接地の状態ではわずかにデイプレシ
ヨン型となつていても動作に影響はない。更に、
ジヤンクシヨンリークなどによる出力電位の低下
からのがれるため、出力電位の保持の目的で第７
のＥ−IGFET T17のゲートに、押上げの効果に
悪影響を及ぼさない程度の高抵抗を挿入すること
及び第８のＥ−IGFET T18のゲートの押上げを
補助するために、第８のＥ−IGFET T18のドレ
インあるいはソースとゲートとの間に容量素子を
挿入すると本発明の出力回路を更に安定に動作さ
せるのに有効である。
ンネルで行なつたが、Ｎチヤンネル、Ｐチヤンネ
ルを問わず、一般の絶縁ゲート電界効果トランジ
スタの場合にも有効であることはもちろんであ
る。また、本実施例において、IGFET T11，
T17，T18の閾値は０ボルトに近いほど有効であ
り、ゲートに０ボルト、ソースにVccの電圧を印
加して非導通（即ちエンハンスメント）であるな
らば、ソース接地の状態ではわずかにデイプレシ
ヨン型となつていても動作に影響はない。更に、
ジヤンクシヨンリークなどによる出力電位の低下
からのがれるため、出力電位の保持の目的で第７
のＥ−IGFET T17のゲートに、押上げの効果に
悪影響を及ぼさない程度の高抵抗を挿入すること
及び第８のＥ−IGFET T18のゲートの押上げを
補助するために、第８のＥ−IGFET T18のドレ
インあるいはソースとゲートとの間に容量素子を
挿入すると本発明の出力回路を更に安定に動作さ
せるのに有効である。
以上詳細に説明したように、本発明によれば、
高速スイツチング動作し、しかも消費電力の少な
い出力回路が得られる。
高速スイツチング動作し、しかも消費電力の少な
い出力回路が得られる。
第１図は従来のトライステートの出力回路の一
例の回路図、第２図は本発明の一実施例の回路図
である。 Ａ，……入力信号、Ｉ……入力信号、Ｏ……
出力端子、T1，T4，T12，T14……デイプレシヨ
ン型絶縁ゲート電界効果トランジスタ、T2，T3，
T5，T6，T7，T8，T11，T13，TT15，T16，
T17，T18，T19……エンハンスメント型絶縁ゲー
ト電界効果トランジスタ、Vcc……定電圧電源。
例の回路図、第２図は本発明の一実施例の回路図
である。 Ａ，……入力信号、Ｉ……入力信号、Ｏ……
出力端子、T1，T4，T12，T14……デイプレシヨ
ン型絶縁ゲート電界効果トランジスタ、T2，T3，
T5，T6，T7，T8，T11，T13，TT15，T16，
T17，T18，T19……エンハンスメント型絶縁ゲー
ト電界効果トランジスタ、Vcc……定電圧電源。
Claims (1)
- １ ドレインが定電圧電源に接続されゲートに第
１の入力信号が供給されたエンハンスメント型の
第１の絶縁ゲート電界効果トランジスタと、ドレ
インが前記第１の絶縁ゲート電界効果トランジス
タのソースに接続されゲートとソースが互いに接
続されたデイプレシヨン型の第２の絶縁ゲート電
界効果トランジスタと、ドレインが前記第２の絶
縁ゲート電界効果トランジスタのソースに接続さ
れゲートに第２の入力信号が供給されソースが接
地されたエンハンスメント型の第３の絶縁ゲート
電界効果トランジスタと、ドレインが前記第１の
絶縁ゲート電界効果トランジスタのソースに接続
されゲートが前記第２の絶縁ゲート電界効果トラ
ンジスタのソースに接続されたデイプレシヨン型
の第４の絶縁ゲート電界効果トランジスタと、ド
レインが前記第４の絶縁ゲート電界効果トランジ
スタのソースに接続されゲートに前記第２の入力
信号が供給されソースが接地されたエンハンスメ
ント型の第５の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第４の絶縁ゲート電界効果ト
ランジスタのソースに接続されゲートに前記第１
の入力信号と真補の関係をなす第３の入力信号が
供給されソースが接地されたエンハンスメント型
の第６の絶縁ゲート電界効果トランジスタと、ド
レインが前記定電圧電源に接続されゲートが前記
第４の絶縁ゲート電界効果トランジスタのソース
に接続されたエンハンスメント型の第７の絶縁ゲ
ート電界効果トランジスタと、ドレインが前記第
７の絶縁ゲート電界効果トランジスタのソースと
接続されると共に出力端子となり、ゲートが前記
第１の絶縁ゲート電界効果トランジスタのソース
に接続されたエンハンスメント型の第８の絶縁ゲ
ート電界効果トランジスタと、ドレインが前記第
８の絶縁ゲート電界効果トランジスタのソースに
接続されゲートに前記第２の入力信号が供給され
ソースが接地されたエンハンスメント型の第９の
絶縁ゲート電界効果トランジスタにより構成され
ることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186550A JPS6077516A (ja) | 1983-10-05 | 1983-10-05 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186550A JPS6077516A (ja) | 1983-10-05 | 1983-10-05 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077516A JPS6077516A (ja) | 1985-05-02 |
| JPH0247897B2 true JPH0247897B2 (ja) | 1990-10-23 |
Family
ID=16190470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186550A Granted JPS6077516A (ja) | 1983-10-05 | 1983-10-05 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077516A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| DE3835119A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Leistungsverstaerkerschaltung fuer integrierte digitalschaltungen |
-
1983
- 1983-10-05 JP JP58186550A patent/JPS6077516A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6077516A (ja) | 1985-05-02 |
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