JP3125081B2 - 論理回路 - Google Patents
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- JP3125081B2 JP3125081B2 JP06017746A JP1774694A JP3125081B2 JP 3125081 B2 JP3125081 B2 JP 3125081B2 JP 06017746 A JP06017746 A JP 06017746A JP 1774694 A JP1774694 A JP 1774694A JP 3125081 B2 JP3125081 B2 JP 3125081B2
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Description
【０００１】
【産業上の利用分野】この発明は、低電圧で動作可能な
論理回路に関し、特に、動作時は低しきい値の電界効果
トランジスタからなる小論理回路で高速動作を実現し、
非動作時には高しきい値の電力制御用電界効果トランジ
スタをオフすることにより低リーク特性を実現する論理
回路の改良に関するものである。
論理回路に関し、特に、動作時は低しきい値の電界効果
トランジスタからなる小論理回路で高速動作を実現し、
非動作時には高しきい値の電力制御用電界効果トランジ
スタをオフすることにより低リーク特性を実現する論理
回路の改良に関するものである。
【０００２】
【従来の技術】近年、各種電子機器の携帯化の要求に応
えるべく、集積回路の低電圧動作化が進められている。
この種の回路例として、アイ・イー・イー「”１V Hｉg
h-Speed Digital Circuit Technology With 0.5μｍ Mu
lti-Threshold ＣＭＯＳ”Proceedings of ＩＥＥＥ Ａ
ＳＩＣ ＣＯＮＦＥＲＥＮＣＥ PP.186-189,SEPT.199
3.」に示されているＭＴ−ＣＭＯＳ（Multi-Threshold
ＣＭＯＳ）回路を図３に示す。同図において、Ｇは論理
ゲートであり、低しきい値のＰチャネルＭＯＳＦＥＴ・
Ｑ３，Ｑ４およびＮチャネルＭＯＳＦＥＴ・Ｑ５，Ｑ６
により構成されている。論理ゲートＧの電源端子の一方
には高電位の疑似電源線ＶＡ１が接続され、他方には低
電位の疑似電源線ＶＢ１が接続されている。そして、疑
似電源線ＶＡ１と実電源線（高電位）ＶＤＤとの間に高
しきい値のＰチャネルＭＯＳＦＥＴ（電力制御用ＭＯＳ
ＦＥＴ）・ＱＡ１が接続され、疑似電源線ＶＢ１と実電
源線ＧＮＤ（低電位：接地電位）との間に高しきい値の
ＮチャネルＭＯＳＦＥＴ（電力制御用ＭＯＳＦＥＴ）・
ＱＢ１が接続されている。なお、同図において、ＣＳＢ
１およびＣＳ１は制御線であり、ＱＡ１およびＱＢ１の
ゲートに接続されている。このＭＴ−ＣＭＯＳ回路で
は、通常動作時、ＣＳＢ１を低電位にし、ＣＳ１を高電
位にする。これにより、ＱＡ１およびＱＢ２が導通し、
ＶＡ１およびＶＢ１がＶＤＤおよびＧＮＤに接続され
る。この場合、論理ゲートＧは低しきい値のＭＯＳＦＥ
Ｔ・Ｑ３〜Ｑ６で構成されているため、１Ｖという非常
に低い電源電圧でも高速に動作することが可能となる。
ここで、低しきい値のＭＯＳＦＥＴを使用する場合、そ
の非動作時のリーク電流が極めて大きくなることが問題
となる。このため、このＭＴ−ＣＭＯＳ回路では、次の
ような方法で上述した問題を回避している。すなわち、
非動作時には、ＣＳＢ１を高電位にし、ＣＳ１を低電位
にし、ＱＡ１およびＱＢ１を遮断する。ＱＡ１およびＱ
Ｂ１のしきい値電圧は大きいため、論理ゲートＧのＭＯ
ＳＦＥＴ・Ｑ３〜Ｑ６で生じるリーク電流の増大を抑え
ることができる。
えるべく、集積回路の低電圧動作化が進められている。
この種の回路例として、アイ・イー・イー「”１V Hｉg
h-Speed Digital Circuit Technology With 0.5μｍ Mu
lti-Threshold ＣＭＯＳ”Proceedings of ＩＥＥＥ Ａ
ＳＩＣ ＣＯＮＦＥＲＥＮＣＥ PP.186-189,SEPT.199
3.」に示されているＭＴ−ＣＭＯＳ（Multi-Threshold
ＣＭＯＳ）回路を図３に示す。同図において、Ｇは論理
ゲートであり、低しきい値のＰチャネルＭＯＳＦＥＴ・
Ｑ３，Ｑ４およびＮチャネルＭＯＳＦＥＴ・Ｑ５，Ｑ６
により構成されている。論理ゲートＧの電源端子の一方
には高電位の疑似電源線ＶＡ１が接続され、他方には低
電位の疑似電源線ＶＢ１が接続されている。そして、疑
似電源線ＶＡ１と実電源線（高電位）ＶＤＤとの間に高
しきい値のＰチャネルＭＯＳＦＥＴ（電力制御用ＭＯＳ
ＦＥＴ）・ＱＡ１が接続され、疑似電源線ＶＢ１と実電
源線ＧＮＤ（低電位：接地電位）との間に高しきい値の
ＮチャネルＭＯＳＦＥＴ（電力制御用ＭＯＳＦＥＴ）・
ＱＢ１が接続されている。なお、同図において、ＣＳＢ
１およびＣＳ１は制御線であり、ＱＡ１およびＱＢ１の
ゲートに接続されている。このＭＴ−ＣＭＯＳ回路で
は、通常動作時、ＣＳＢ１を低電位にし、ＣＳ１を高電
位にする。これにより、ＱＡ１およびＱＢ２が導通し、
ＶＡ１およびＶＢ１がＶＤＤおよびＧＮＤに接続され
る。この場合、論理ゲートＧは低しきい値のＭＯＳＦＥ
Ｔ・Ｑ３〜Ｑ６で構成されているため、１Ｖという非常
に低い電源電圧でも高速に動作することが可能となる。
ここで、低しきい値のＭＯＳＦＥＴを使用する場合、そ
の非動作時のリーク電流が極めて大きくなることが問題
となる。このため、このＭＴ−ＣＭＯＳ回路では、次の
ような方法で上述した問題を回避している。すなわち、
非動作時には、ＣＳＢ１を高電位にし、ＣＳ１を低電位
にし、ＱＡ１およびＱＢ１を遮断する。ＱＡ１およびＱ
Ｂ１のしきい値電圧は大きいため、論理ゲートＧのＭＯ
ＳＦＥＴ・Ｑ３〜Ｑ６で生じるリーク電流の増大を抑え
ることができる。
【０００３】ところで、このＭＴ−ＣＭＯＳ回路では、
疑似電源線ＶＡ１，ＶＢ１、疑似電源線ＶＡ１，ＶＢ１
と実電源線ＶＤＤ，ＧＮＤとの間に入る電力制御用ＭＯ
ＳＦＥＴ・ＱＡ１，ＱＢ１およびそれらの制御線ＣＳＢ
１，ＣＳ１が必要となり、そのままでは一般のＣＡＤで
は取り扱うことができない。そこで、図４に示すよう
な、ＭＴ−ＣＭＯＳ対応のスタンダードセルが提案され
ている。本図は、Ｘ方向（図示横方向）にｎ＋１個のス
タンダードセルを配置して中論理回路を構成し、この中
論理回路をＹ方向（図示縦方向）に３段配置した例を示
している。同図において、ＳＬ１〜ＳＬｎ＋１は最上段
の中論理回路Ｍ１を構成するスタンダードセルである。
本スタンダードセルは、セル内に電源線ＶＤＤ，ＧＮＤ
の他に疑似電源線ＶＡ１，ＶＢ１や制御線ＣＳＢ１，Ｃ
Ｓ１を有しており、セルを並べるだけで自動的にそれら
を接続できる構成となっている。なお、各セルに電圧を
供給する電源セルには、制御線ＣＳＢ１，ＣＳ１で制御
される高しきい値の電力制御用ＭＯＳＦＥＴ・ＱＡ１，
ＱＢ１が配置されている。このスタンダードセルを用い
ると、通常のＣＭＯＳ論理セルと同様のレイアウトをす
ることにより、自動的にＭＴ−ＣＭＯＳ回路を構成する
ことができる。
疑似電源線ＶＡ１，ＶＢ１、疑似電源線ＶＡ１，ＶＢ１
と実電源線ＶＤＤ，ＧＮＤとの間に入る電力制御用ＭＯ
ＳＦＥＴ・ＱＡ１，ＱＢ１およびそれらの制御線ＣＳＢ
１，ＣＳ１が必要となり、そのままでは一般のＣＡＤで
は取り扱うことができない。そこで、図４に示すよう
な、ＭＴ−ＣＭＯＳ対応のスタンダードセルが提案され
ている。本図は、Ｘ方向（図示横方向）にｎ＋１個のス
タンダードセルを配置して中論理回路を構成し、この中
論理回路をＹ方向（図示縦方向）に３段配置した例を示
している。同図において、ＳＬ１〜ＳＬｎ＋１は最上段
の中論理回路Ｍ１を構成するスタンダードセルである。
本スタンダードセルは、セル内に電源線ＶＤＤ，ＧＮＤ
の他に疑似電源線ＶＡ１，ＶＢ１や制御線ＣＳＢ１，Ｃ
Ｓ１を有しており、セルを並べるだけで自動的にそれら
を接続できる構成となっている。なお、各セルに電圧を
供給する電源セルには、制御線ＣＳＢ１，ＣＳ１で制御
される高しきい値の電力制御用ＭＯＳＦＥＴ・ＱＡ１，
ＱＢ１が配置されている。このスタンダードセルを用い
ると、通常のＣＭＯＳ論理セルと同様のレイアウトをす
ることにより、自動的にＭＴ−ＣＭＯＳ回路を構成する
ことができる。
【０００４】スタンダードセルＳＬ１〜ＳＬｎはそれぞ
れ論理機能を持った論理ゲート（小論理回路）Ｇ１〜Ｇ
ｎを内蔵している。論理ゲートＧ１〜Ｇｎは低しきい値
のＭＯＳＦＥＴで構成されている。論理ゲートＧ１〜Ｇ
ｎの電源端子の一方には高電位の疑似電源線ＶＡ１が接
続され、他方には低電位の疑似電源線ＶＢ１が接続され
ている。疑似電源線ＶＡ１，ＶＢ１は、実電源線ＶＤ
Ｄ，ＧＮＤから、ＱＡ１，ＱＢ１を介して電流の供給を
受ける。電源線は十分な量の電流を常に供給できる能力
がある。
れ論理機能を持った論理ゲート（小論理回路）Ｇ１〜Ｇ
ｎを内蔵している。論理ゲートＧ１〜Ｇｎは低しきい値
のＭＯＳＦＥＴで構成されている。論理ゲートＧ１〜Ｇ
ｎの電源端子の一方には高電位の疑似電源線ＶＡ１が接
続され、他方には低電位の疑似電源線ＶＢ１が接続され
ている。疑似電源線ＶＡ１，ＶＢ１は、実電源線ＶＤ
Ｄ，ＧＮＤから、ＱＡ１，ＱＢ１を介して電流の供給を
受ける。電源線は十分な量の電流を常に供給できる能力
がある。
【０００５】
【発明が解決しようとする課題】一般にＣＡＤを用いた
スタンダードセルの自動レイアウト手法によりＬＳＩを
設計する場合、どのようなセルが隣接され配置されるか
は詳細には指定できない。同時にスイッチング動作する
セルが近接して配置されることも多い。特に、複数段に
わたり中論理回路が配置された論理回路において、特定
の中論理回路に同時にスイッチングする論理ゲートが集
中して配置された場合は問題が大きい。例えば、図４の
最上段の中論理回路Ｍ１に配置されたスタンダードセル
内の論理ゲートＧ１〜Ｇｎが全て同時にスイッチングす
る場合を考える。図４において、通常動作時は、制御線
ＣＳＢ１〜ＣＳＢ３は低電位に設定され、制御線ＣＳ１
〜ＣＳ３は高電位に設定されているため、電力制御用Ｍ
ＯＳＦＥＴ・ＱＡ１〜ＱＡ３およびＱＢ１〜ＱＢ３は全
て導通している。ここで、論理ゲートＧ１〜Ｇｎが全て
同時にスイッチングされると、実電源線ＶＤＤから疑似
電源線ＶＡ１に大電流が流れ込むが、その際、電流の通
り道となるのはＱＡ１のみであるため、抵抗が大きく、
疑似電源線ＶＡ１の電位が実電源線ＶＤＤに比べて低下
する。また、疑似電源線ＶＢ１から実電源線ＧＮＤへ大
電流が流出するが、その際、電流の通り道となるのはＱ
Ｂ１のみであるため、抵抗が大きく、疑似電源線ＶＢ１
の電位が実電源線ＧＮＤに比べて上昇する。この結果、
論理ゲートＧ１〜Ｇｎの電源端子間に与えられる電位差
（ＶＡ１−ＶＢ１）は、電源電圧（ＶＤＤ−ＧＮＤ）に
比べてかなり小さくなってしまい、十分な速度性能が得
られなくなるという問題が生じる。また、制御線ＣＳＢ
１〜ＣＳＢ３，ＣＳ１〜ＣＳ３については、配置された
中論理回路の段数をｍとすると、２ｍ個の制御信号端子
（図示せず）に対して制御線を接続しなければならず、
段数に比例して外部からの制御信号線の接続数が増加
し、小面積化を阻害するという問題がある。
スタンダードセルの自動レイアウト手法によりＬＳＩを
設計する場合、どのようなセルが隣接され配置されるか
は詳細には指定できない。同時にスイッチング動作する
セルが近接して配置されることも多い。特に、複数段に
わたり中論理回路が配置された論理回路において、特定
の中論理回路に同時にスイッチングする論理ゲートが集
中して配置された場合は問題が大きい。例えば、図４の
最上段の中論理回路Ｍ１に配置されたスタンダードセル
内の論理ゲートＧ１〜Ｇｎが全て同時にスイッチングす
る場合を考える。図４において、通常動作時は、制御線
ＣＳＢ１〜ＣＳＢ３は低電位に設定され、制御線ＣＳ１
〜ＣＳ３は高電位に設定されているため、電力制御用Ｍ
ＯＳＦＥＴ・ＱＡ１〜ＱＡ３およびＱＢ１〜ＱＢ３は全
て導通している。ここで、論理ゲートＧ１〜Ｇｎが全て
同時にスイッチングされると、実電源線ＶＤＤから疑似
電源線ＶＡ１に大電流が流れ込むが、その際、電流の通
り道となるのはＱＡ１のみであるため、抵抗が大きく、
疑似電源線ＶＡ１の電位が実電源線ＶＤＤに比べて低下
する。また、疑似電源線ＶＢ１から実電源線ＧＮＤへ大
電流が流出するが、その際、電流の通り道となるのはＱ
Ｂ１のみであるため、抵抗が大きく、疑似電源線ＶＢ１
の電位が実電源線ＧＮＤに比べて上昇する。この結果、
論理ゲートＧ１〜Ｇｎの電源端子間に与えられる電位差
（ＶＡ１−ＶＢ１）は、電源電圧（ＶＤＤ−ＧＮＤ）に
比べてかなり小さくなってしまい、十分な速度性能が得
られなくなるという問題が生じる。また、制御線ＣＳＢ
１〜ＣＳＢ３，ＣＳ１〜ＣＳ３については、配置された
中論理回路の段数をｍとすると、２ｍ個の制御信号端子
（図示せず）に対して制御線を接続しなければならず、
段数に比例して外部からの制御信号線の接続数が増加
し、小面積化を阻害するという問題がある。
【０００６】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、複数段にわ
たり中論理回路が配置された論理回路の速度劣化を排除
して支障なく高速化を実現することが可能で、かつ外部
からの制御信号線の接続数を減らして小面積化を実現す
ることの可能な論理回路を提供することにある。
なされたもので、その目的とするところは、複数段にわ
たり中論理回路が配置された論理回路の速度劣化を排除
して支障なく高速化を実現することが可能で、かつ外部
からの制御信号線の接続数を減らして小面積化を実現す
ることの可能な論理回路を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、低しきい値の電界効果トランジス
タからなる第１〜第ｎの小論理回路と、この第１〜第ｎ
の小論理回路の電源端子の一方に接続された第１の疑似
電源線と、第１〜第ｎの小論理回路の電源端子の他方に
接続された第２の疑似電源線と、第１の疑似電源線と第
１の実電源線との間に接続された高しきい値の第１の電
力制御用電界効果トランジスタと、第２の疑似電源線と
第２の実電源線との間に接続された高しきい値の第２の
電力制御用電界効果トランジスタとを備えてなる中論理
回路をｍ段有してなる論理回路において、各中論理回路
の第１の疑似電源線を相互に第１の共通疑似電源線を介
して接続し、各中論理回路の第２の疑似電源線を相互に
第２の共通疑似電源線を介して接続し、各中論理回路の
第１の電力制御用電界効果トランジスタのゲートを相互
に第１の共通制御線を介して接続し、各中論理回路の第
２の電力制御用電界効果トランジスタのゲートを相互に
第２の共通制御線を介して接続したものである。
るために、本発明は、低しきい値の電界効果トランジス
タからなる第１〜第ｎの小論理回路と、この第１〜第ｎ
の小論理回路の電源端子の一方に接続された第１の疑似
電源線と、第１〜第ｎの小論理回路の電源端子の他方に
接続された第２の疑似電源線と、第１の疑似電源線と第
１の実電源線との間に接続された高しきい値の第１の電
力制御用電界効果トランジスタと、第２の疑似電源線と
第２の実電源線との間に接続された高しきい値の第２の
電力制御用電界効果トランジスタとを備えてなる中論理
回路をｍ段有してなる論理回路において、各中論理回路
の第１の疑似電源線を相互に第１の共通疑似電源線を介
して接続し、各中論理回路の第２の疑似電源線を相互に
第２の共通疑似電源線を介して接続し、各中論理回路の
第１の電力制御用電界効果トランジスタのゲートを相互
に第１の共通制御線を介して接続し、各中論理回路の第
２の電力制御用電界効果トランジスタのゲートを相互に
第２の共通制御線を介して接続したものである。
【０００８】
【作用】したがってこの発明によれば、例えば、最上段
の中論理回路に配置された小論理回路が全て同時にスイ
ッチングされた場合、最上段の中論理回路の第１の電力
制御用電界効果トランジスタのみでなく、他の中論理回
路の第１の電力制御用電界効果トランジスタからも第１
の共通疑似電源線を介して、最上段の中論理回路の第１
の疑似電源線へ電流が流れ込み、また、最上段の中論理
回路の第２の電力制御用電界効果トランジスタのみでな
く、他の中論理回路の第２の電力制御用電界効果トラン
ジスタからも第２の共通疑似電源線を介して、最上段の
中論理回路の第２の疑似電源線からの電流が流出する。
また、第１および第２の共通制御線を第１および第２の
制御信号端子に接続し、この第１および第２の制御信号
端子に制御信号を与えるものとすれば、全ての中論理回
路の第１および第２の電力制御用電界効果トランジスタ
のゲートに制御信号が届くものとなる。
の中論理回路に配置された小論理回路が全て同時にスイ
ッチングされた場合、最上段の中論理回路の第１の電力
制御用電界効果トランジスタのみでなく、他の中論理回
路の第１の電力制御用電界効果トランジスタからも第１
の共通疑似電源線を介して、最上段の中論理回路の第１
の疑似電源線へ電流が流れ込み、また、最上段の中論理
回路の第２の電力制御用電界効果トランジスタのみでな
く、他の中論理回路の第２の電力制御用電界効果トラン
ジスタからも第２の共通疑似電源線を介して、最上段の
中論理回路の第２の疑似電源線からの電流が流出する。
また、第１および第２の共通制御線を第１および第２の
制御信号端子に接続し、この第１および第２の制御信号
端子に制御信号を与えるものとすれば、全ての中論理回
路の第１および第２の電力制御用電界効果トランジスタ
のゲートに制御信号が届くものとなる。
【０００９】
〔実施例１〕以下、本発明を実施例に基づき詳細に説明
する。図１はこの発明の一実施例を示す図である。本図
は、Ｘ方向（図示横方向）にｎ＋１個のスタンダードセ
ルを配置して中論理回路を構成し、この中論理回路をＹ
方向（図示縦方向）に３段配置した例を示している。同
図において、ＳＬ１〜ＳＬｎ＋１は最上段の中論理回路
Ｍ１を構成するスタンダードセルである。本スタンダー
ドセルは、セル内に電源線ＶＤＤ，ＧＮＤの他に疑似電
源線ＶＡ１，ＶＢ１や制御線ＣＳＢ１，ＣＳ１を有して
おり、セルを並べるだけで自動的にそれらを接続できる
構成となっている。なお、各セルに電圧を供給する電源
セルには、制御線ＣＳＢ１，ＣＳ１で制御される高しき
い値の電力制御用ＭＯＳＦＥＴ・ＱＡ１，ＱＢ１が配置
されている。
する。図１はこの発明の一実施例を示す図である。本図
は、Ｘ方向（図示横方向）にｎ＋１個のスタンダードセ
ルを配置して中論理回路を構成し、この中論理回路をＹ
方向（図示縦方向）に３段配置した例を示している。同
図において、ＳＬ１〜ＳＬｎ＋１は最上段の中論理回路
Ｍ１を構成するスタンダードセルである。本スタンダー
ドセルは、セル内に電源線ＶＤＤ，ＧＮＤの他に疑似電
源線ＶＡ１，ＶＢ１や制御線ＣＳＢ１，ＣＳ１を有して
おり、セルを並べるだけで自動的にそれらを接続できる
構成となっている。なお、各セルに電圧を供給する電源
セルには、制御線ＣＳＢ１，ＣＳ１で制御される高しき
い値の電力制御用ＭＯＳＦＥＴ・ＱＡ１，ＱＢ１が配置
されている。
【００１０】スタンダードセルＳＬ１〜ＳＬｎはそれぞ
れ論理機能を持った論理ゲート（小論理回路）Ｇ１〜Ｇ
ｎを内蔵している。論理ゲートＧ１〜Ｇｎは低しきい値
のＭＯＳＦＥＴで構成されている。論理ゲートＧ１〜Ｇ
ｎの電源端子の一方には高電位の疑似電源線ＶＡ１が接
続され、他方には低電位の疑似電源線ＶＢ１が接続され
ている。疑似電源線ＶＡ１，ＶＢ１は、実電源線ＶＤ
Ｄ，ＧＮＤから、ＱＡ１，ＱＢ１を介して電流の供給を
受ける。電源線は十分な量の電流を常に供給できる能力
がある。
れ論理機能を持った論理ゲート（小論理回路）Ｇ１〜Ｇ
ｎを内蔵している。論理ゲートＧ１〜Ｇｎは低しきい値
のＭＯＳＦＥＴで構成されている。論理ゲートＧ１〜Ｇ
ｎの電源端子の一方には高電位の疑似電源線ＶＡ１が接
続され、他方には低電位の疑似電源線ＶＢ１が接続され
ている。疑似電源線ＶＡ１，ＶＢ１は、実電源線ＶＤ
Ｄ，ＧＮＤから、ＱＡ１，ＱＢ１を介して電流の供給を
受ける。電源線は十分な量の電流を常に供給できる能力
がある。
【００１１】ここで、本実施例の回路と図４に示した従
来の回路とは、次の〜の点で異なっている。 中論理回路Ｍ１〜Ｍ３の疑似電源線ＶＡ１〜ＶＡ３が
相互に共通疑似電源線ＶＡを介して接続されている。 中論理回路Ｍ１〜Ｍ３の疑似電源線ＶＢ１〜ＶＢ３が
相互に共通疑似電源線ＶＢを介して接続されている。 中論理回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・Ｑ
Ａ１〜ＱＡ３のゲートが相互に共通制御線ＣＳＢを介し
て接続されている。 中論理回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・Ｑ
Ｂ１〜ＱＢ３のゲートが相互に共通制御線ＣＳを介して
接続されている。
来の回路とは、次の〜の点で異なっている。 中論理回路Ｍ１〜Ｍ３の疑似電源線ＶＡ１〜ＶＡ３が
相互に共通疑似電源線ＶＡを介して接続されている。 中論理回路Ｍ１〜Ｍ３の疑似電源線ＶＢ１〜ＶＢ３が
相互に共通疑似電源線ＶＢを介して接続されている。 中論理回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・Ｑ
Ａ１〜ＱＡ３のゲートが相互に共通制御線ＣＳＢを介し
て接続されている。 中論理回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・Ｑ
Ｂ１〜ＱＢ３のゲートが相互に共通制御線ＣＳを介して
接続されている。
【００１２】この回路において、中論理回路Ｍ１に配置
されたスタンダードセル内の論理ゲートＧ１〜Ｇｎが全
て同時にスイッチングする場合を考えてみる。図１にお
いて、通常動作時は、制御線ＣＳＢ１〜ＣＳＢ３は低電
位に設定され、制御線ＣＳ１〜ＣＳ３は高電位に設定さ
れているため、電力制御用ＭＯＳＦＥＴ・ＱＡ１〜ＱＡ
３およびＱＢ１〜ＱＢ３は全て導通している。ここで、
論理ゲートＧ１〜Ｇｎが全て同時にスイッチングされる
と、実電源線ＶＤＤから疑似電源線ＶＡ１に大電流が流
れ込む。
されたスタンダードセル内の論理ゲートＧ１〜Ｇｎが全
て同時にスイッチングする場合を考えてみる。図１にお
いて、通常動作時は、制御線ＣＳＢ１〜ＣＳＢ３は低電
位に設定され、制御線ＣＳ１〜ＣＳ３は高電位に設定さ
れているため、電力制御用ＭＯＳＦＥＴ・ＱＡ１〜ＱＡ
３およびＱＢ１〜ＱＢ３は全て導通している。ここで、
論理ゲートＧ１〜Ｇｎが全て同時にスイッチングされる
と、実電源線ＶＤＤから疑似電源線ＶＡ１に大電流が流
れ込む。
【００１３】この際、中論理回路Ｍ１の電力制御用ＭＯ
ＳＦＥＴ・ＱＡ１のみでなく、他の中論理回路Ｍ２およ
びＭ３の電力制御用ＭＯＳＦＥＴ・ＱＡ２およびＱＡ３
からも共通疑似電源線ＶＡを介して、中論理回路Ｍ１の
疑似電源線ＶＡ１へ電流が流れ込む。このため、すなわ
ちＱＡ１〜ＱＡ３の並列接続となるため、実電源線ＶＤ
Ｄと疑似電源線ＶＡ１の間の導通抵抗が非常に小さくな
り、疑似電源線ＶＡ１の電位の低下が抑制される。ま
た、中論理回路Ｍ１の電力制御用ＭＯＳＦＥＴ・ＱＢ１
のみでなく、他の中論理回路Ｍ２およびＭ３の電力制御
用ＭＯＳＦＥＴ・ＱＢ２およびＱＢ３からも共通疑似電
源線ＶＢを介して、中論理回路Ｍ１の疑似電源線ＶＢ１
からの電流が流出する。このため、すなわちＱＢ１〜Ｑ
Ｂ３の並列接続となるため、実電源線ＧＮＤと疑似電源
線ＶＢ１との間の導通抵抗が非常に小さくなり、疑似電
源線ＶＢ１の電位の上昇が抑制される。この結果、論理
ゲートＧ１〜Ｇｎの電源端子間に与えられる電位差（Ｖ
Ａ１−ＶＢ１）は、電源電圧（ＶＤＤ−ＧＮＤ）にほゞ
等しくなり、十分な速度性能が得られるようになる。
ＳＦＥＴ・ＱＡ１のみでなく、他の中論理回路Ｍ２およ
びＭ３の電力制御用ＭＯＳＦＥＴ・ＱＡ２およびＱＡ３
からも共通疑似電源線ＶＡを介して、中論理回路Ｍ１の
疑似電源線ＶＡ１へ電流が流れ込む。このため、すなわ
ちＱＡ１〜ＱＡ３の並列接続となるため、実電源線ＶＤ
Ｄと疑似電源線ＶＡ１の間の導通抵抗が非常に小さくな
り、疑似電源線ＶＡ１の電位の低下が抑制される。ま
た、中論理回路Ｍ１の電力制御用ＭＯＳＦＥＴ・ＱＢ１
のみでなく、他の中論理回路Ｍ２およびＭ３の電力制御
用ＭＯＳＦＥＴ・ＱＢ２およびＱＢ３からも共通疑似電
源線ＶＢを介して、中論理回路Ｍ１の疑似電源線ＶＢ１
からの電流が流出する。このため、すなわちＱＢ１〜Ｑ
Ｂ３の並列接続となるため、実電源線ＧＮＤと疑似電源
線ＶＢ１との間の導通抵抗が非常に小さくなり、疑似電
源線ＶＢ１の電位の上昇が抑制される。この結果、論理
ゲートＧ１〜Ｇｎの電源端子間に与えられる電位差（Ｖ
Ａ１−ＶＢ１）は、電源電圧（ＶＤＤ−ＧＮＤ）にほゞ
等しくなり、十分な速度性能が得られるようになる。
【００１４】次に、共通制御線ＣＳＢ，ＣＳについて説
明する。本実施例では、共通制御線ＣＳＢにより中論理
回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・ＱＡ１〜Ｑ
Ａ３のゲートが相互に接続され、共通制御線ＣＳにより
中論理回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・ＱＢ
１〜ＱＢ３のゲートが相互に接続されている。これによ
り、共通制御線ＣＳＢおよびＣＳを制御信号端子Ｎ１お
よびＮ２（図示せず）に接続し、この制御信号端子Ｎ１
およびＮ２に制御信号を与えるものとすれば、中論理回
路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・ＱＡ１〜ＱＡ
３およびＱＢ１〜ＱＢ３のゲートに制御信号が届くもの
となり、外部からの制御信号線の接続数をＣＳ，ＣＳＢ
の各々に対して１本とすることができる。
明する。本実施例では、共通制御線ＣＳＢにより中論理
回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・ＱＡ１〜Ｑ
Ａ３のゲートが相互に接続され、共通制御線ＣＳにより
中論理回路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・ＱＢ
１〜ＱＢ３のゲートが相互に接続されている。これによ
り、共通制御線ＣＳＢおよびＣＳを制御信号端子Ｎ１お
よびＮ２（図示せず）に接続し、この制御信号端子Ｎ１
およびＮ２に制御信号を与えるものとすれば、中論理回
路Ｍ１〜Ｍ３の電力制御用ＭＯＳＦＥＴ・ＱＡ１〜ＱＡ
３およびＱＢ１〜ＱＢ３のゲートに制御信号が届くもの
となり、外部からの制御信号線の接続数をＣＳ，ＣＳＢ
の各々に対して１本とすることができる。
【００１５】〔実施例２〕図２に本発明の他の実施例を
示す。本実施例では、中論理回路Ｍ１〜Ｍ３（中論理回
路群）を挟む一方側（図示右側）に共通疑似電源線Ｖ
Ａ，ＶＢおよび共通制御線ＣＳＢ，ＣＳを設け、他方側
（図示左側）に共通疑似電源線ＶＡ’，ＶＢ’および共
通制御線ＣＳＢ’，ＣＳ’を設けている。共通疑似電源
線ＶＡ’，ＶＢ’および共通制御線ＣＳＢ’，ＣＳ’に
は、共通疑似電源線ＶＡ，ＶＢおよび共通制御線ＣＳ
Ｂ，ＣＳと同様にして、中論理回路Ｍ１〜Ｍ３における
各線を接続している。この構成により、共通疑似電源線
ＶＡとＶＡ’とを通って電流が供与されるものとなり、
また共通疑似電源線ＶＢとＶＢ’とを通って電流が流出
するものとなり、導通抵抗がより小さくなって、電源電
位変動がさらに小さく抑えられるという利点を有する。
なお、この実施例では、中論理回路群を挟む他方側に共
通制御線ＣＳＢ’，ＣＳ’を設けるものとしたが、ＣＳ
Ｂ’，ＣＳ’を設けない構成、すなわち共通制御線ＣＳ
Ｂ，ＣＳのみを設けた構成としてもよい。ＣＳＢ’，Ｃ
Ｓ’を設けた場合、これを予備用として使用することが
可能である。
示す。本実施例では、中論理回路Ｍ１〜Ｍ３（中論理回
路群）を挟む一方側（図示右側）に共通疑似電源線Ｖ
Ａ，ＶＢおよび共通制御線ＣＳＢ，ＣＳを設け、他方側
（図示左側）に共通疑似電源線ＶＡ’，ＶＢ’および共
通制御線ＣＳＢ’，ＣＳ’を設けている。共通疑似電源
線ＶＡ’，ＶＢ’および共通制御線ＣＳＢ’，ＣＳ’に
は、共通疑似電源線ＶＡ，ＶＢおよび共通制御線ＣＳ
Ｂ，ＣＳと同様にして、中論理回路Ｍ１〜Ｍ３における
各線を接続している。この構成により、共通疑似電源線
ＶＡとＶＡ’とを通って電流が供与されるものとなり、
また共通疑似電源線ＶＢとＶＢ’とを通って電流が流出
するものとなり、導通抵抗がより小さくなって、電源電
位変動がさらに小さく抑えられるという利点を有する。
なお、この実施例では、中論理回路群を挟む他方側に共
通制御線ＣＳＢ’，ＣＳ’を設けるものとしたが、ＣＳ
Ｂ’，ＣＳ’を設けない構成、すなわち共通制御線ＣＳ
Ｂ，ＣＳのみを設けた構成としてもよい。ＣＳＢ’，Ｃ
Ｓ’を設けた場合、これを予備用として使用することが
可能である。
【００１６】また、上述した各実施例においては、中論
理回路を３段としたが、３段に限るものでないことは言
うまでもない。また、論理ゲートＧ１〜Ｇｎは、種々の
論理ゲート（例えば、アンドゲート、オアゲート、ナン
ドゲート、ノアゲートなど）が考えられ、各種論理ゲー
トを複数接続した構成としてもよい。また、上述した実
施例においては、ＱＡ１〜ＱＡ３、ＱＢ１〜ＱＢ３、論
理ゲートＧ１〜Ｇｎを構成するトランジスタをＭＯＳＦ
ＥＴとしたが、すなわち絶縁ゲート形の電界効果トラン
ジスタとしたが、接合形の電界効果トランジスタを用い
てもよい。また、共通疑似電源線ＶＡ，ＶＢや共通制御
線ＣＳＢ，ＣＳは、電源セルＳＬｎ＋１内に入れるよう
にしてもよい。また、中論理回路Ｍ１における電源セル
ＳＬｎ＋１は、必ずしも端に設ける必要はなく、任意の
位置に配置してよい。
理回路を３段としたが、３段に限るものでないことは言
うまでもない。また、論理ゲートＧ１〜Ｇｎは、種々の
論理ゲート（例えば、アンドゲート、オアゲート、ナン
ドゲート、ノアゲートなど）が考えられ、各種論理ゲー
トを複数接続した構成としてもよい。また、上述した実
施例においては、ＱＡ１〜ＱＡ３、ＱＢ１〜ＱＢ３、論
理ゲートＧ１〜Ｇｎを構成するトランジスタをＭＯＳＦ
ＥＴとしたが、すなわち絶縁ゲート形の電界効果トラン
ジスタとしたが、接合形の電界効果トランジスタを用い
てもよい。また、共通疑似電源線ＶＡ，ＶＢや共通制御
線ＣＳＢ，ＣＳは、電源セルＳＬｎ＋１内に入れるよう
にしてもよい。また、中論理回路Ｍ１における電源セル
ＳＬｎ＋１は、必ずしも端に設ける必要はなく、任意の
位置に配置してよい。
【００１７】
【発明の効果】以上説明したことから明らかなように本
発明によれば、各中論理回路の第１の疑似電源線を相互
に第１の共通疑似電源線を介して接続し、各中論理回路
の第２の疑似電源線を相互に第２の共通疑似電源線を介
して接続し、各中論理回路の第１の電力制御用電界効果
トランジスタのゲートを相互に第１の共通制御線を介し
て接続し、各中論理回路の第２の電力制御用電界効果ト
ランジスタのゲートを相互に第２の共通制御線を介して
接続したので、例えば、最上段の中論理回路に配置され
た小論理回路が全て同時にスイッチングされた場合、最
上段の中論理回路の第１の電力制御用電界効果トランジ
スタのみでなく、他の中論理回路の第１の電力制御用電
界効果トランジスタからも第１の共通疑似電源線を介し
て、最上段の中論理回路の第１の疑似電源線へ電流が流
れ込み、また、最上段の中論理回路の第２の電力制御用
電界効果トランジスタのみでなく、他の中論理回路の第
２の電力制御用電界効果トランジスタからも第２の共通
疑似電源線を介して、最上段の中論理回路の第２の疑似
電源線からの電流が流出し、上記小論理回路の電源端子
間に与えられる電位差が電源電圧にほゞ等しくなり、十
分な速度性能が得られるようになり、支障なく高速化を
実現することが可能となる。また、第１および第２の共
通制御線を第１および第２の制御信号端子に接続し、こ
の第１および第２の制御信号端子に制御信号を与えるも
のとすれば、全ての中論理回路の第１および第２の電力
制御用電界効果トランジスタのゲートに制御信号が届く
ものとなり、外部からの制御信号線の接続数を低減し、
小面積化を実現することが可能となる。
発明によれば、各中論理回路の第１の疑似電源線を相互
に第１の共通疑似電源線を介して接続し、各中論理回路
の第２の疑似電源線を相互に第２の共通疑似電源線を介
して接続し、各中論理回路の第１の電力制御用電界効果
トランジスタのゲートを相互に第１の共通制御線を介し
て接続し、各中論理回路の第２の電力制御用電界効果ト
ランジスタのゲートを相互に第２の共通制御線を介して
接続したので、例えば、最上段の中論理回路に配置され
た小論理回路が全て同時にスイッチングされた場合、最
上段の中論理回路の第１の電力制御用電界効果トランジ
スタのみでなく、他の中論理回路の第１の電力制御用電
界効果トランジスタからも第１の共通疑似電源線を介し
て、最上段の中論理回路の第１の疑似電源線へ電流が流
れ込み、また、最上段の中論理回路の第２の電力制御用
電界効果トランジスタのみでなく、他の中論理回路の第
２の電力制御用電界効果トランジスタからも第２の共通
疑似電源線を介して、最上段の中論理回路の第２の疑似
電源線からの電流が流出し、上記小論理回路の電源端子
間に与えられる電位差が電源電圧にほゞ等しくなり、十
分な速度性能が得られるようになり、支障なく高速化を
実現することが可能となる。また、第１および第２の共
通制御線を第１および第２の制御信号端子に接続し、こ
の第１および第２の制御信号端子に制御信号を与えるも
のとすれば、全ての中論理回路の第１および第２の電力
制御用電界効果トランジスタのゲートに制御信号が届く
ものとなり、外部からの制御信号線の接続数を低減し、
小面積化を実現することが可能となる。
【図１】本発明の一実施例（実施例１）を示す図であ
る。
る。
【図２】本発明の他の実施例（実施例２）を示す図であ
る。
る。
【図３】従来のＭＴ−ＣＭＯＳ回路を例示する図であ
る。
る。
【図４】ＭＴ−ＣＭＯＳ対応のスタンダードセルを用い
た従来の回路例を示す図である。
た従来の回路例を示す図である。
ＳＬ１〜ＳＬｎ＋１ スタンダードセル Ｇ１〜Ｇｎ 論理ゲート ＱＡ１〜ＱＡ３ 電力制御用ＭＯＳＦＥＴ ＱＢ１〜ＱＢ３ 電力制御用ＭＯＳＦＥＴ ＶＤＤ 実電源線（高電位） ＧＮＤ 実電源線（低電位） ＶＡ 共通疑似電源線（高電位） ＶＢ 共通疑似電源線（低電位） ＶＡ１〜ＶＡ３ 疑似電源線（高電位） ＶＢ１〜ＶＢ３ 疑似電源線（低電位） ＣＳ，ＣＳＢ 共通制御線 ＣＳ１〜ＣＳ３，ＣＳＢ１〜ＣＳＢ３ 制御線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 順三 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0944
Claims (3)
- 【請求項１】 低しきい値の電界効果トランジスタから
なる第１〜第ｎの小論理回路と、この第１〜第ｎの小論
理回路の電源端子の一方に接続された第１の疑似電源線
と、前記第１〜第ｎの小論理回路の電源端子の他方に接
続された第２の疑似電源線と、前記第１の疑似電源線と
第１の実電源線との間に接続された高しきい値の第１の
電力制御用電界効果トランジスタと、前記第２の疑似電
源線と第２の実電源線との間に接続された高しきい値の
第２の電力制御用電界効果トランジスタとを備えてなる
中論理回路をｍ段有してなる論理回路において、 前記各中論理回路の第１の疑似電源線が相互に第１の共
通疑似電源線を介して接続され、 前記各中論理回路の第２の疑似電源線が相互に第２の共
通疑似電源線を介して接続され、 前記各中論理回路の第１の電力制御用電界効果トランジ
スタのゲートが相互に第１の共通制御線を介して接続さ
れ、 前記各中論理回路の第２の電力制御用電界効果トランジ
スタのゲートが相互に第２の共通制御線を介して接続さ
れていることを特徴とする論理回路。 - 【請求項２】 低しきい値の電界効果トランジスタから
なる第１〜第ｎの小論理回路と、この第１〜第ｎの小論
理回路の電源端子の一方に接続された第１の疑似電源線
と、前記第１〜第ｎの小論理回路の電源端子の他方に接
続された第２の疑似電源線と、前記第１の疑似電源線と
第１の実電源線との間に接続された高しきい値の第１の
電力制御用電界効果トランジスタと、前記第２の疑似電
源線と第２の実電源線との間に接続された高しきい値の
第２の電力制御用電界効果トランジスタとを備えてなる
中論理回路をｍ段有してなる論理回路において、 前記各中論理回路の第１の疑似電源線が相互に第１なら
びに第３の共通疑似電源線を介して接続され、 前記各中論理回路の第２の疑似電源線が相互に第２なら
びに第４の共通疑似電源線を介して接続され、 前記各中論理回路の第１の電力制御用電界効果トランジ
スタのゲートが相互に第１の共通制御線を介して接続さ
れ、 前記各中論理回路の第２の電力制御用電界効果トランジ
スタのゲートが相互に第２の共通制御線を介して接続さ
れ、 前記第１および第２の共通疑似電源線，前記第１および
第２の共通制御線が前記中論理回路群を挟む一方側に設
けられ、 前記第３および第４の共通疑似電源線が前記中論理回路
群を挟む他方側に設けられていることを特徴とする論理
回路。 - 【請求項３】 請求項１又は２において、低しきい値の
電界効果トランジスタ、高しきい値の第１および第２の
電界効果トランジスタがＭＯＳＦＥＴであることを特徴
とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06017746A JP3125081B2 (ja) | 1994-01-19 | 1994-01-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06017746A JP3125081B2 (ja) | 1994-01-19 | 1994-01-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212218A JPH07212218A (ja) | 1995-08-11 |
| JP3125081B2 true JP3125081B2 (ja) | 2001-01-15 |
Family
ID=11952317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06017746A Expired - Lifetime JP3125081B2 (ja) | 1994-01-19 | 1994-01-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125081B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100417022C (zh) * | 2002-09-11 | 2008-09-03 | 日本电气株式会社 | 半导体集成电路及其制造方法、相关电路、仪器和程序 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10261946A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH11145397A (ja) | 1997-11-11 | 1999-05-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6242948B1 (en) | 1997-11-19 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JP4549026B2 (ja) * | 2003-01-14 | 2010-09-22 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP2007122814A (ja) | 2005-10-28 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体集積回路及びリーク電流低減方法 |
| JP4600835B2 (ja) * | 2006-07-31 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体集積回路 |
| KR20180127776A (ko) * | 2017-05-22 | 2018-11-30 | 에스케이하이닉스 주식회사 | 전원 게이팅 회로를 포함하는 반도체 장치 및 이의 리페어 방법 |
-
1994
- 1994-01-19 JP JP06017746A patent/JP3125081B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100417022C (zh) * | 2002-09-11 | 2008-09-03 | 日本电气株式会社 | 半导体集成电路及其制造方法、相关电路、仪器和程序 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07212218A (ja) | 1995-08-11 |
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