JPH09321605A - トライステートバッファ - Google Patents

トライステートバッファ

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JPH09321605A
JPH09321605A JP8137165A JP13716596A JPH09321605A JP H09321605 A JPH09321605 A JP H09321605A JP 8137165 A JP8137165 A JP 8137165A JP 13716596 A JP13716596 A JP 13716596A JP H09321605 A JPH09321605 A JP H09321605A
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power supply
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Abstract

(57)【要約】 【課題】トライステートバッファの出力端子をハイ・イ
ンピーダンス状態にするにあたり、出力端子に電源電圧
以上の電圧が印加された時でも、電源端子への電流ルー
トを遮断して外部への影響を無くし、消費電力を低減す
ることにある。 【解決手段】出力端子VOUTと電源VDDおよび接地
間にそれぞれ接続されたNPNトランジスタ6及びNM
OS7と、PMOS3,NMOS4,NMOS5などに
よるベース電圧制御のための電流ルート形成素子とを有
し、VOUTをハイ・インピーダンス状態に設定する制
御信号(VEN)によってVOUTと電源間の電流ルー
トを遮断する。このため、出力段NPNトランジスタ6
のベース・エミッタ間に耐久電圧以上の逆方向電圧がか
からないように制御でき、VOUTに電源電圧より高い
電圧が印加されたときには電流ルートを遮断して、VO
UTのハイ・インピーダンス状態を保つ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はBiCMOS半導体
集積回路技術の応用に関し、特に異なる集積回路間の接
続や同一集積回路内の接続に利用されるバスラインなど
を駆動するためのトライステートバッファに関する。
【0002】
【従来の技術】一般に、このようなトライステートバッ
ファは、異なる集積回路間あるいは同一集積回路内の同
一バスライン上へデータ転送するために接続された複数
のバッファにおいて、信号の競合を回避するための手段
として広く利用されている。しかも、かかる同一バスラ
インへ論理信号を転送するときの信号状態には、「ハイ
・レベル」、「ロー・レベル」及び「ハイ・インピーダ
ンス」の3つの出力状態がある。
【0003】例えば、バスラインがハイ・レベル状態を
保持したい場合、ロー・レベルを出力しようとしている
トライステートバッファに対しては、ハイ・インピーダ
ンス状態にしておくことで、信号の競合を回避すること
ができる。このため、トライステートバッファには、デ
ータ信号を伝搬するための入力端子及び出力端子と、出
力をハイ・インピーダンス状態にするための制御端子と
が必らず存在する。
【0004】また、最近の集積回路は、高速且つ低消費
電力で、しかも高集積指向が強く求められている。その
ため、高速ではあるが、定常電流による消費電力が大き
く且つ高集積化が困難であるバイポーラ集積回路に代わ
り、低速ではあるが、低消費電力で且つ高集積化を実現
できるCMOS集積回路が主流となっている。
【0005】しかし、バイポーラトランジスタは、MO
Sトランジスタに比べ、非常に大きな出力コンダクタン
スを持つ上に、大きな電流駆動能力を備えているため、
その差によって生ずる高速性をCMOSトランジスタに
よって代替えすることには、困難性がある。それ故、高
速化の手段として、同一基板内にバイポーラトランジス
タとMOSトランジスタを集積化したBiCMOS集積
回路が登場してきた。このBiCMOS集積回路によっ
て、CMOS集積回路と同等の低消費電力化及び高集積
化を保ちつつ、バイポーラ集積回路の高速性を備えるこ
とができるようになった。
【0006】さらに、集積回路の著しい微細化技術の進
歩とともに、トランジスタ素子などに印加可能な電圧の
上限値も低下している。特に、バイポーラトランジスタ
に関しては、エミッタとベースのPN接合に対する逆バ
イアスの耐久電圧が最も低い値を示す。このベース・エ
ミッタ間の逆バイアス耐久電圧を越えた場合、ベース・
エミッタ接合が降伏し、エミッタからベースへの降伏電
流が流れるばかりでなく、再びベース・エミッタ接合に
対する順方向バイアス動作時には、バイポーラトランジ
スタの順方向電流利得が著しく低下し、本来持つべき高
速性を失ってしまうことが明らかとなっている。
【0007】そのため、上述した従来のトライステート
バッファにおいても、バイポーラトランジスタのエミッ
タとベース間の逆バイアス耐久電圧を越えない対策とし
て幾つかの提案がなされている。
【0008】図3はかかる従来の一例を示すBiCMO
Sトライステートバッファの回路図である。図3に示す
ように、このBiCMOSトライステートバッファは、
例えば特開平2−214219号公報にも開示されてい
るように、入力端子VINにそれぞれのゲートを接続し
たPMOSトランジスタ(以下、PMOSと称す)1お
よびNMOSトランジスタ5(以下、NMOSと称す)
と、これらPMOS1,NMOS5間に接続され且つそ
れぞれのゲートを正論理制御端子VEN,反転論理制御
端子VENBに接続したPMOS13およびNMOS4
と、これらPMOS13,NMOS4の接続点および出
力端子VOUT間に接続され、ゲートを正論理制御端子
VENに接続したNMOS13と、電源VDDおよび出
力端子VOUT間にコレクタ,エミッタを接続し且つベ
ースをPMOS13,NMOS4の接続点に接続したN
PNトランジスタ6と、出力端子VOUTおよび接地間
に直列に接続され且つそれぞれのゲートを反転論理制御
端子VENBおよび入力端子VINに接続したNMOS
15およびNMOS7とで構成される。なお、PMOS
1,13においては、ソースが高電位側、ドレインが低
電位側となり、NMOS4,5,7,14,15におい
ては、これとは逆の接続関係になる。
【0009】かかるバッファにおいて、出力端子VOU
Tはバスライン(図示省略)に接続され、いまこのバス
ラインが他のトライステートバッファによりハイ・レベ
ルを出力し、図3のトライステートバッファはハイ・イ
ンピーダンス状態にあると仮定すると、そのときの正論
理制御端子VENには、ハイ・レベルの信号が印加され
ており、また反転論理制御端子VENBには、ロー・レ
ベルの信号が印加された状態にある。すなわち、この状
態では、NMOS15とNMOS4およびPMOS13
が開放状態となるので、出力端子VOUTおよびNPN
トランジスタ6のベースは、電源電位または接地電位の
何れからも開放された状態(ハイ・インピーダンス状
態)となっている。
【0010】しかしながら、NPNトランジスタ6のベ
ースは、導通状態にあるNMOS14によって出力端子
VOUTと同電位にクランプされているので、NPNト
ランジスタ6のベース・エミッタ間は、常に同電位を維
持している。
【0011】要するに、NPNトランジスタ6のベース
・エミッタ間の逆バイアス電位差は零となるので、懸念
されるPN接合の降伏は起こらないようになっている。
【0012】図4は従来の他の例を示すBiCMOSト
ライステートバッファの回路図である。図4に示すよう
に、このBiCMOSトライステートバッファは、例え
ば特開平4−43713号公報にも開示されているよう
に、入力端子VIN,反転論理制御端子VENBにそれ
ぞれ接続されたインバータ回路17,20と、インバー
タ回路17の出力をさらに反転するインバータ回路18
と、インバータ回路18,20の出力を2入力とするN
AND回路19と、インバータ回路17,20の出力を
2入力とするNAND回路21と、このNAND回路2
1の出力を反転するインバータ回路22と、NAND回
路19の出力を反転する直列接続されたインバータ回路
23,24と、電源VCCおよび接地間に直列接続され
るとともに、それぞれのゲートにNAND回路19の出
力,インバータ回路20の出力,NAND回路19の出
力を供給されるPMOS1とNMOS2およびNMOS
5と、PMOS1,NMOS2の接続点および出力端子
VOUT間に接続され且つゲートにインバータ回路20
の出力を供給されるPMOS16と、電源VCCおよび
出力端子VOUT間に並列接続され且つそれぞれのベー
スおよびゲートにPMOS1,NMOS2の接続点電位
並びにインバータ回路24の出力を供給されるNPNト
ランジスタ6およびPMOS25と、出力端子VOUT
および接地間に接続され且つゲートにインバータ回路2
2の出力を供給されるNMOS7とで構成される。な
お、PMOS1,16,25においては、ソースが高電
位側、ドレインが低電位側となり、NMOS2,5,7
においては、これとは逆の接続関係になる。
【0013】このバッファにおいても、前述した図3の
回路と同様に、出力端子VOUTはバスラインに接続さ
れ、このバスラインが他のトライステートバッファによ
りハイ・レベルを出力し、図4のトライステートバッフ
ァはハイ・インピーダンス状態にあると仮定すると、そ
のときの反転論理制御端子VENBには、ハイ・レベル
の信号が印加された状態にある。すなわち、この状態で
は、NMOS2とNMOS7およびPMOS1と25が
開放状態となるので、出力端子VOUTおよびNPNト
ランジスタ6のベースは、電源電位または接地電位の何
れからも開放されたハイ・インピーダンス状態となって
いる。
【0014】しかしながら、NPNトランジスタ6のベ
ースは、導通状態にあるPMOS16によって出力端子
VOUTと同電位にクランプされているので、NPNト
ランジスタ6のベース・エミッタ間は、常に同電位とな
る。
【0015】要するに、NPNトランジスタ6のベース
・エミッタ間の逆バイアス電位差は零となるので、前述
した図3と同様、懸念されるPN接合の降伏は起こらな
いようになっている。
【0016】上述した2つの従来例は、細かな回路接続
において異っているが、いずれもNPNトランジスタ6
のベース・エミッタ間にスイッチング素子を設け、ハイ
・インピーダンス状態のときに、そのスイッチング素子
を導通させることにより、ベース・エミッタ間を同電位
とし、PN接合の逆バイアス状態を回避して逆バイアス
降伏を抑えており、その技術思想においては、全く同じ
である。
【0017】
【発明が解決しようとする課題】上述した従来のトライ
ステートバッファは、NPNトランジスタのベース・エ
ミッタ間にスイッチング素子を設け、ハイ・インピーダ
ンス状態のときに、そのスイッチング素子を導通させる
ことでベース・エミッタ間を同電位とし、PN接合の逆
バイアス状態に起因する降伏を抑えている。
【0018】しかしながら、上述した2つの従来例は、
出力端子に電源電圧以上の電位が印加された場合、電源
端子への電流ルートが存在するため、電源端子への電流
の流れ込み現象が発生するという問題がある。
【0019】すなわち、この出力端子(VOUT)が電
源電圧以上になる場合とは、以下の2つのケースに分け
られる。
【0020】まず、第1のケースは、異なる複数の集積
回路間をバスラインにより接続し、トライステートバッ
ファによってデータ転送を行うとともに、各集積回路の
電源電圧に同一規格の電源(例えば、5V)を使用して
いる場合である。
【0021】通常、電源電圧には、推奨電源電圧範囲と
絶対最大定格とが設けられている。5V電源を例にとれ
ば、推奨電源電圧範囲は4.5Vから5.5Vまでとな
り、また絶対最大定格電源電圧は代表的には7Vであ
る。この推奨電源電圧範囲は集積回路が動作する上での
補償範囲として定義されており、そのためにバスライン
に接続された集積回路の電源電圧差には、最大で4.5
Vと5.5Vの差、すなわち1Vの開きが生ずる。ま
た、絶対最大定格電源電圧とは、それ以上の電源電圧を
印加してはいけないという上限値であり、電源投入時な
どを含めて瞬時であっても越えてはならない電圧値のこ
とである。
【0022】したがって、上述したバスラインに接続さ
れた集積回路の電源電圧差は、絶対最大定格を含める
と、最大で4.5Vと7Vの差、すなわち2.5Vの開
きが生ずる。
【0023】しかるに、上述した2つのトライステート
バッファの場合、双方共に出力端子(VOUT)のハイ
・レベルの電位は電源端子(VDDあるいはVCC)か
ら決定されるため、各集積回路間の最大電源電圧差は、
各集積回路内に搭載されているトライステートバッファ
の出力端子(VOUT)の電位差としてそのまま反映さ
れる。要するに、ある集積回路内のトライステートバッ
ファの出力端子には、自身の電源電圧に対し、推奨電源
電圧範囲において最大1V、絶対最大定格を考慮すると
最大で2.5Vもの大きい値の電圧が印加されることに
なる。
【0024】次に、第2のケースは、異なる複数の集積
回路間をバスラインにより接続し、トライステートバッ
ファによってデータ転送を行うとともに、各集積回路の
電源電圧に異種規格電源(例えば、3Vと5V)を使用
している場合である。なお、5V電源規格の例は、前述
したとおりであるので、説明を省略し、以下には3V電
源規格の例をとりあげて説明する。
【0025】この3V電源規格における推奨電源電圧範
囲は、3Vから3.6Vであり、また絶対最大定格電源
電圧は、4.6Vが代表的である。したがって、バスラ
インに接続された集積回路の電源電圧差は、3V規格と
5V規格が混在している関係上、推奨電源電圧範囲では
最大3Vと5.5Vの差、すなわち2.5Vの開きが生
じ、また絶対最大定格を考慮すれば、最大3Vと7Vの
差、すなわち4Vの開きが生ずる。
【0026】このように、上述した従来の2つのトライ
ステートバッファにおいて、出力端子のハイ・レベルの
電位の決定方法は、同一電源電圧の場合でも異種電源電
圧の場合でも同様に電源端子(VDD)から決定される
ため、ある集積回路内のトライステートバッファの出力
端子には、自身の電源電圧に対し、推奨電源電圧範囲で
最大2.5V、絶対最大定格を考慮すると、最大4Vも
の大きい値の電圧が印加されることになる。
【0027】次に、かかるトライステートバッファの出
力端子が電源電圧以上になることにより発生する一層具
体的な問題を以下に説明する。
【0028】まず、図3の回路において、出力端子(V
OUT)が前述したようにハイ・インピーダンス状態で
あると仮定する。この状態におけるNPNトランジスタ
6のベース・エミッタ間のPN接合は、NMOS14が
導通状態であるので、電位差が零、すなわち同電位とな
っていた。しかし、出力端子が電源電圧以上、例えば前
述した同一規格電源電圧時の最大差である2.5Vもの
大きい電位が印加されている場合を考えると、NPNト
ランジスタ6のベースは出力端子の電位と同等になり、
電源端子(VDD)より2.5V大きい電位を示すこと
になる。この場合、NPNトランジスタ6のベースから
コレクタにかけては、PN接合に対し、2.5Vの順バ
イアスが印加されていることになり、出力端子から電源
端子へ向けての電流ルートが存在してしまう。
【0029】また、図4の回路において、出力端子(V
OUT)が前述したようにハイ・インピーダンス状態で
あると仮定する。この状態におけるNPNトランジスタ
6のベース・エミッタ間のPN接合は、PMOS16が
導通状態であるので、電位差が零、すなわち同電位とな
っていた。しかし、出力端子が電源電圧以上、例えば前
述した異種規格電源電圧時の最大差である4Vもの大き
い電位が印加されている場合を考えると、NPNトラン
ジスタ6のベースは出力端子の電位と同等になり、電源
端子(VCC)より4V大きい電位を示すことになる。
この場合、NPNトランジスタ6のベースからコレクタ
にかけては、PN接合に対し、4Vの順バイアスが印加
されていることになり、出力端子から電源端子へ向けて
の電流ルートが存在してしまう。
【0030】さらに、この図4の回路の場合には、電流
ルートがもう1つ存在する。すなわち、このトライステ
ートバッファのハイ・インピーダンス状態では、通常P
MOS1のゲートに対し、電源端子VCCの電位に等し
いハイ・レベルが印加されているので、PMOS1は開
放状態になっている。但し、前述したように、NPNト
ランジスタ6のベースの電位が電源端子VCCより4V
大きい値を示す場合、PMOS1は開放状態から導通状
態に切換わり、出力端子VOUTと電源端子VCCの間
には、PMOS16とPMOS1による電流ルートが存
在することになる。
【0031】このように、電源端子へ向かう各種の電流
の流れ込みルートが存在すると、その流れ込みが発生す
るトライステートバッファが搭載された集積回路の電源
電位が変動し、集積回路に組み込まれている全回路の電
気的動作に影響を及ぼすという欠点がある。しかも、そ
の影響度は、集積回路内に搭載されているトライステー
トバッファの個数やハイ・インピーダンス状態の如何に
よって、大きく変化してしまうという問題もある。
【0032】さらには、このような流れ込みが発生する
トライステートバッファを搭載した集積回路は、流れ込
み電流によって発生する発熱量が大きくなり、場合によ
っては放熱性の良い高価な大規模のパッケージに搭載し
なければならないだけでなく、消費電力も大きくなると
いう欠点がある。
【0033】また更には、このような流れ込みが発生す
ることにより、流れ込み電流の元になっている集積回路
では、消費される電力が大きくなるという欠点がある。
【0034】本発明の目的は、かかる出力端子をハイ・
インピーダンス状態にするにあたり、その出力端子に電
源電圧以上の電圧が印加されたときでも、電源端子への
電流ルートを遮断し、外部への影響を無くすとともに、
消費電力を低減することのできるトライステートバッフ
ァを提供することにある。
【0035】
【課題を解決するための手段】本発明のトライステート
バッファは、電源および出力端子間にコレクタ,エミッ
タを接続するバイポーラトランジスタと、前記出力端子
および接地端子間にドレイン,ソースを接続するMOS
トランジスタとを備え、前記出力端子にハイレベル状
態,ロウレベル状態およびハイ・インピーダンス状態を
とれるようにするトライステートバッファにおいて、前
記出力端子と前記接地端子間に電流ルートを形成する電
流ルート形成手段を有し、前記電流ルート形成手段は前
記出力端子をハイ・インピーダンス状態に設定する制御
信号によって前記バイポーラトランジスタのベース電位
をエミッタ電位およびコレクタ電位に対して低い任意の
電圧に設定する電圧設定機能と、前記任意のベース電位
を設定するのに必要な前記電流ルートを遮断する機能と
を備え、前記出力端子に前記電源の電圧よりも高い電圧
が印加されたときにも、前記出力端子をハイ・インピー
ダンス状態に保つように構成される。
【0036】また、本発明のトライステートバッファ
は、電源および出力端子間にコレクタ,エミッタを接続
するバイポーラトランジスタと、前記出力端子および接
地間にドレイン,ソースを接続するMOSトランジスタ
とを備え、前記出力端子にハイレベル状態,ロウレベル
状態およびハイ・インピーダンス状態をとれるようにす
るトライステートバッファにおいて、入力端子および制
御端子からの各信号の論理をとり、第1乃至第3の制御
信号を出力する入力ゲート部と、ソースに電源電圧を供
給し且つゲートに前記第1の制御信号を供給される第1
のPチャネルMOSトランジスタと、ドレインを前記第
1のPチャネルMOSトランジスタのドレインおよび前
記バイポーラトランジスタのベースに接続し且つゲート
に前記第1の制御信号を供給される第1のNチャネルM
OSトランジスタと、ソースを接地し且つドレインを前
記第1のNチャネルMOSトランジスタのソースに接続
するとともに、ゲートに前記第2の制御信号を供給され
る第2のNチャネルMOSトランジスタと、ソースを前
記出力端子に接続し且つゲートを前記第1のPチャネル
MOSトランジスタ,前記第1のNチャネルMOSトラ
ンジスタの接続点および前記バイポーラトランジスタの
ベースに接続した第2のPチャネルMOSトランジスタ
と、前記第1,第2のNチャネルMOSトランジスタの
接続点および前記第2のPチャネルMOSトランジスタ
のドレイン間にソース,ドレインを接続し且つゲートに
前記第2の制御信号を供給される第3のNチャネルMO
Sトランジスタとを有し、前記出力端子および前記接地
間に接続された前記MOSトランジスタのゲートに前記
第3の制御信号を供給するとともに、前記第2のPチャ
ネルMOSトランジスタ,前記第3のNチャネルMOS
トランジスタおよび前記第2のNチャネルMOSトラン
ジスタにより電流ルートを形成し、前記バイポーラトラ
ンジスタのベース電位をコレクタ電位およびエミッタ電
位よりも低く設定してから前記電流ルートを遮断するこ
とにより、前記出力端子に電源電圧より高い電圧が印加
されたときにもハイ・インピーダンス状態を保つように
構成される。
【0037】このトライステートバッファにおける前記
電流ルートは、前記第2のPチャネルMOSトランジス
タと、前記第3のNチャネルMOSトランジスタと、前
記第2のNチャネルMOSトランジスタと、前記第2の
PチャネルMOSトランジスタおよび前記第3のNチャ
ネルMOSトランジスタ間にドレイン,ソースを接続し
且つゲートに前記電源の電圧を供給される保護素子とし
ての第4のNチャネルMOSトランジスタとで形成する
こともできる。
【0038】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
【0039】図1は本発明の一実施の形態を説明するた
めのトライステートバッファの回路図である。図1に示
すように、本実施の形態におけるトライステートバッフ
ァは、入力端子VIN,制御端子VENからの信号を2
入力とするAND回路8と、制御端子VENに接続され
たインバータ回路9と、このインバータ回路9の出力を
さらに反転するためのインバータ回路10と、入力端子
VINおよびインバータ回路9の出力を2入力とするO
R回路11と、ソースを電源VDDに接続し且つゲート
にOR回路11の出力を供給されるPMOS1と、ドレ
インをPMOS1のドレインに接続し且つゲートにはP
MOS1と同様にOR回路11の出力を供給されるNM
OS2と、ソースを接地し且つドレインをNMOS2の
ソース(節点A)に接続するとともに、ゲートにはイン
バータ回路10の出力を供給されるNMOS5と、ソー
スを出力端子VOUTに且つゲートをPMOS1,NM
OS2の接続点に接続したPMOS3と、節点Aおよび
PMOS3のドレインにそれぞれソース,ドレインを接
続するとともに、ゲートにはインバータ回路10の出力
を供給するNMOS4と、電源VDDおよび出力端子V
OUT間にそれぞれコレクタ,エミッタを接続し且つベ
ースにはPMOS3のゲートと同様にPMOS1,NM
OS2の接続点に接続したNPNトランジスタ6と、出
力端子VOUTおよび接地間にドレイン,ソースを接続
され且つゲートにAND回路8の出力を供給されるNM
OS7とで構成される。
【0040】このトライステートバッファを機能的にみ
ると、AND回路8,インバータ回路9,10およびO
R回路11からなり、入力端子VINからの入力信号お
よび制御端子VENからの制御信号の組合わせ論理をと
る入力ゲート部と、NPNトランジスタ6,NMOS7
からなり、出力端子VOUTへハイ・レベル,ローレベ
ルおよびハイ・インピーダンス状態を出力するための出
力ゲート部と、PMOS1からなり、NPNトランジス
タ6のベースに対して電荷の供給を行う電荷供給手段
と、NMOS2,NMOS5からなり、NPNトランジ
スタ6のベースの電荷の引抜を行うとともに、ベース電
圧を制御する電荷引抜兼ベース電圧制御手段と、PMO
S3,NMOS4,NMOS5からなり、NPNトラン
ジスタ6のベース・エミッタ間に耐久電圧以上の逆方向
電圧がかからないように制御する電流ルート形成手段と
を備えている。特に、電流ルート形成手段におけるPM
OS3は、出力端子VOUTに電源電圧VDDよりも高
い電圧が印加されたか否かを検出する機能を果し、NM
OS4,NMOS5は電流ルート遮断機能を兼ねてい
る。
【0041】かかるトライステートバッファにおいて、
出力端子VOUTは前述した従来例同様、バスラインに
接続され、いまこのバスラインが他のトライステートバ
ッファによりハイ・レベルを出力し、図1のトライステ
ートバッファはハイ・インピーダンス状態にあると仮定
すると、そのときの制御端子VENには、ハイ・レベル
からロー・レベルに変化する信号が印加された状態とな
る。この状態では、PMOS1とNMOS7が導通状態
から開放状態に切換わり、またNMOS2は開放状態か
ら導通状態切換わる。その後、NMOS4,NMOS5
が導通状態から開放状態に切換わる。その変化に至るま
での時間はインバータ回路10によって与えられるが、
その変化の間に、NPNトランジスタ6とPMOS3お
よびNMOS2,NMOS4,NMOS5については、
以下のような現象が生ずる。
【0042】すなわち、NMOS4,NMOS5が導通
状態から開放状態に至るまでの間、同時にNMOS2が
導通状態であるため、仮にNPNトランジスタ6が導通
状態で且つそのベースがハイ・レベルであるときには、
迅速にNMOS2,NMOS5によってNPNトランジ
スタ6のベースがロー・レベルに切換わる。この時点
で、出力端子VOUTはハイ・インピーダンス状態とな
る。
【0043】かかる状態で出力端子VOUTが他のトラ
イステートバッファにより電源端子VDD以上の電位に
まで上がろうとすると、PMOS3が開放状態から導通
状態に切換わり、出力端子VOUTと接地間にPMOS
3,NMOS4,NMOS5によって形成された電流ル
ートが存在する。したがって、このときの節点Aの電位
VAは、つぎの(1)式で与えられる。
【0044】 VA=VO×RN5÷(RP3+RN4+RN5) =VO×(Wn5)-1÷{(Wp3÷2)-1+(Wn4)-1 +(Wn5)-1} …(1) 但し、VOは出力端子VOUTの電位、RP3,RN
4,RN5はそれぞれPMOS3,NMOS4,NMO
S5の導通時の各抵抗値である。また、MOSトランジ
スタのゲート・ソース間電圧をVGS、pチャネルおよ
びnチャネルMOSトランジスタのしきい値電圧をVT
pおよびVTn、MOSトランジスタの移動度をμ、単
位体積あたりのゲート・チャネル間容量をCox、MO
Sトランジスタのチャネル幅およびチャネル長をWおよ
びLとすると、各トランジスタの導通時の抵抗値RP
3,RN4,RN5およびβは、一般にそれぞれつぎの
(2)〜(5)式のように表わされる。なお、NMOS
トランジスタの移動度は、PMOSトランジスタの移動
度の2倍としている。
【0045】 RP3=|β×(VGS−VTp)|-1 …(2) RN4=|β×(VGS−VTn)|-1 …(3) RN5=|β×(VGS−VTn)|-1 …(4) β=μ×Cox×(W÷L) …(5) 上述した(1)式および(2)〜(5)式は、PMOS
3と、NMOS4,NMOS5とのチャネル幅W,チャ
ネル長Lを変えること、すなわち素子のサイズを変える
ことにより、容易に節点Aの電位VAを変えることがで
きることを意味している。この節点Aの電位VAは、N
MOS2が導通状態であるため、NPNトランジスタ6
のベース電位と等しくなる。したがって、PMOS3と
NMOS4,NMOS5との素子サイズを変えることに
より、NPNトランジスタ6のベースに印加される電圧
を任意に設定できることになる。
【0046】以下、具体的な一実施例について説明す
る。
【0047】図1の回路において、電源電圧VDDを
4.5V、NPNトランジスタ6のベース・エミッタ間
PN接合逆バイアス耐久電圧を4V、出力端子VOUT
の電位VOを7Vとすると、節点Aの電位VAは、3V
〜(4.5V+VT)の範囲に留まるように設定すれば
よいことになる。ただし、VTはPMOS1のしきい値
電圧である。
【0048】かかる範囲に設定できる理由は、設定電位
の下限値および上限値を容易に設定できるからである。
まず、出力端子VOUTの印加電圧7VとNPNトラン
ジスタ6の耐久電圧4Vの差は3Vであり、それ以下で
はPN接合の耐久電圧を満足できないため、この3Vが
設定電位の下限値になる。また、電源電圧4.5VとP
MOS1のVT以上の電圧では、PMOS1が開放状態
から導通状態に変化し、電源端子VDDへの電流ルート
を形成してしまうため良くなく、これが設定電位の上限
値になる。
【0049】この一連の動作の後、NMOS4,NMO
S5は、導通状態から開放状態に移り、出力端子VOU
Tから接地への電流ルートを遮断する。この状態は、ハ
イ・インピーダンス状態でありながら、出力端子VOU
Tから電源端子VDDまたは接地への電流ルートが存在
しないため、NPNトランジスタ6のPN接合に降伏が
起こらないことを意味している。
【0050】ここで、上述した節点電圧VAを表わす
(1)式より、節点電圧VAの範囲、すなわち3V〜
(4.5V+VT)を満足できるPMOS3のゲート幅
と、NMOS4,NMOS5のゲート幅とを算出してみ
る。なお、その前提として、PMOS3のしきい値電圧
VTを0.7V、NMOS5のゲート幅を40μmとす
る。このときのNMOS5のゲート幅は、NMOS5が
NMOS2を介してNPNトランジスタ6のベース部に
寄生的に接続される容量成分を迅速に引き抜く能力を十
分に備えていれば、如何なるゲート幅でも差し支えな
い。また、PMOS3とNMOS4,NMOS5のゲー
ト長は共に1μmとする。
【0051】これらの前提と(1)式より、PMOS3
とNMOS4のゲート幅を算出するにあたり、節点電位
VAを3V乃至5.2V(=4.5V+0.7V)の範
囲内に留まるようにするためには、PMOS3のゲート
幅は120μm乃至464μmとなり、NMOS4のゲ
ート幅は90μm乃至232μmと求められる。
【0052】これらの算出した各MOSのゲート幅は、
PMOS3とNMOS4が導通状態にあるとき、共に導
通時の抵抗値が同じになるように仮定した場合である。
すなわち、上述した範囲内におけるゲート幅にそれぞれ
設定すれば、節点電位VAは先に示した電位範囲3V乃
至5.2Vに留まり、NMOS2の導通状態によってそ
のままNPNトランジスタ6のベースに伝えられる。
【0053】したがって、NPNトランジスタ6のエミ
ッタ・ベース間電圧は、出力端子VOUTに与えられて
いる電圧(7V)から、先に示した電位範囲(3V〜
5.2V)を差し引いた値、すなわち1.8V〜4V以
下の範囲の電圧しか与えられないので、PN接合の降伏
は決して起こらないことになる。
【0054】ところで、上述した説明では、集積回路の
著しい微細化技術の進歩とともに、素子に印加可能な電
圧の上限値も低下するという技術的背景をもとに、特に
バイポーラトランジスタのベース・エミッタ間のPN接
合に関しての例を挙げた。
【0055】しかし、BiCMOS技術を応用した集積
回路の場合、MOSトランジスタの耐久電圧に対しても
重要であり、微細化技術の進歩とともに、特にゲートに
対するソース・ドレインへの耐久電圧の低下が最も懸念
される個所である。この個所に耐久電圧以上の電圧が印
加されると、ゲート酸化膜が破壊され、MOSトランジ
スタとしての機能を全く果さなくなるという現象が生ず
る。
【0056】例えば、MOSトランジスタのゲート・ソ
ースまたはドレインの耐久電圧を仮に5Vとした場合を
考えると、すなわち前述した図3の回路においては、M
OSトランジスタのゲート・ソースまたはドレインの耐
久電圧を5V(図4回路においては、出力端子VOUT
に電源電圧5Vの絶対最大定格7V)が印加された場合
を考えると、図3のNMOS14が導通することによっ
てNMOS4のドレインには7Vの電圧が印加される。
この状態で、NMOS4のゲートに印加される電圧が接
地電位である0Vのとき、NMOS4のゲート・ドレイ
ン間には7Vの電圧が印加されることになり、耐久電圧
である5Vを満足できず、NMOS4の破壊を生ずる。
【0057】かかるNMOS4の破壊現象は、上述した
一実施の形態でも同様に存在する。すなわち、図1にお
いて、出力端子VOUTに電源電圧5Vの絶対最大定格
である7Vが印加された場合を考えると、PMOS3が
導通することにより、NMOS4のドレインには7Vの
電圧が印加される。この状態で、NMOS4のゲートに
印加される電圧が接地電位である0Vのときには、NM
OS4のゲート・ドレイン間に7Vの電圧が印加される
ことになり、耐久電圧である5Vを満足できず、NMO
S4の破壊を生ずることになる。
【0058】したがって、上述したNMOS4の耐久電
圧に耐え得る対策が別途に必要になる。この対策を盛り
込んだトライステートバッファの例を図2を用いて説明
する。
【0059】図2は本発明の他の実施の形態を説明する
ためのトライステートバッファの回路図である。図2に
示すように、本実施の形態におけるトライステートバッ
ファは、基本的には図1の回路と同様、すなわち図1と
図2で同番号あるいは同記号の素子は同一であり、異な
るのはNMOS4のドレインとPMOS3のドレイン間
に新たにNMOS12を接続し、ゲートに電源電圧VD
Dを供給するようにしたことにある。なお、NMOS1
2のソースはNMOS4のドレインに、またNMOS1
2のドレインはPMOS3のドレインに接続する。
【0060】このトライステートバッファを機能的にみ
ると、AND回路8,インバータ回路9,10およびO
R回路11からなり、入力端子VINからの入力信号お
よび制御端子VENからの制御信号の組合わせ論理をと
る入力ゲート部と、NPNトランジスタ6,NMOS7
からなり、出力端子VOUTへハイ・レベル,ローレベ
ルおよびハイ・インピーダンス状態を出力するための出
力ゲート部と、PMOS1からなり、NPNトランジス
タ6のベースに対して電荷の供給を行う電荷供給手段
と、NMOS2,NMOS5からなり、NPNトランジ
スタ6のベースの電荷の引抜を行うとともに、ベース電
圧を制御する電荷引抜兼ベース電圧制御手段と、PMO
S3,NMOS4およびNMOS12からなり、NPN
トランジスタ6のベース・エミッタ間に耐久電圧以上の
逆方向電圧がかからないように制御する電圧制御手段と
を備えている。特に、電圧制御手段におけるPMOS3
は、出力端子VOUTに電源電圧VDDよりも高い電圧
が印加されたか否かを検出する機能を果している。
【0061】このトライステートバッファにおいて、出
力端子VOUTは前述した従来例同様、バスラインに接
続され、このバスラインが他のトライステートバッファ
によりハイ・レベルを出力し、図2のトライステートバ
ッファはハイ・インピーダンス状態に切り換わる状態に
あると仮定すると、制御端子VENには、ハイ・レベル
からロー・レベルに変化する信号が印加された状態とな
る。この状態では、PMOS1とNMOS7が導通状態
から開放状態に切換わり、またNMOS2は開放状態か
ら導通状態切換わる。その後、NMOS4,NMOS5
が導通状態から開放状態に切換わる。その変化に至るま
での時間はインバータ回路10によって与えられるが、
その変化の間に、NPNトランジスタ6とPMOS3お
よびNMOS2,NMOS4,NMOS5において起こ
る現象も前述の一実施の形態と同様である。
【0062】しかしながら、本実施の形態においては、
NMOS12を設けることによって、NMOS4のゲー
ト・ソースまたはドレイン間には、耐久電圧を越えない
電圧が印加される状態を作りだしている。
【0063】すなわち、NMOS4,NMOS5が導通
状態から開放状態に至るまでの間、同時にNMOS2が
導通状態であるため、仮にNPNトランジスタ6が導通
状態で且つそのベースがハイ・レベルであるときには、
迅速にNMOS2,NMOS5によってロー・レベルに
切換わる。この時点で、出力端子VOUTはハイ・イン
ピーダンス状態となる。
【0064】かかる状態で出力端子VOUTが他のトラ
イステートバッファにより電源端子VDD以上の電位に
まで上がろうとすると、PMOS3が開放状態から導通
状態に切換わり、出力端子VOUTと接地間にPMOS
3,NMOS12,NMOS4,NMOS5によって形
成された電流ルートが存在する。同時に、このPMOS
3の導通によってNMOS12のドレインには、出力端
子VOUTと同電位の電圧が印加されるが、NMOS1
2のゲートには電源端子VDDの電圧が印加されている
ため、NMOS12のソース、すなわちNMOS4のド
レインはVDDからNMOS12のしきい値電圧VT分
が降下した電圧になる。この状態での節点Aの電位VA
およびNMOS12の導通時の抵抗値RN12は、つぎ
の(6),(7)式で与えられる。
【0065】 VA=VO×RN5÷(RP3+RN12+RN4+RN5) =VO×(Wn5)-1÷{(Wp3÷2)-1+(Wn12)-1 +(Wn4)-1+(Wn5)-1} …(6) RN12=|β×(VGS−VTn)|-1 …(7) なお、他の記号については、前述した図1のケースと同
様である。
【0066】上述した(6)式は、PMOS3とNMO
S12,NMOS4,NMOS4のチャネル幅Wおよび
チャネル長を変えること、すなわち素子のサイズを変え
ることにより、容易に節点電位VAを変えられることを
意味している。この節点Aの電位VAは、NMOS2が
導通状態であるため、NPNトランジスタ6のベース電
位と等しくなる。したがって、PMOS3とNMOS1
2,NMOS4,NMOS5との素子サイズを変えるこ
とにより、NPNトランジスタ6のベースに印加される
電圧を任意に設定できることになる。
【0067】以下、具体的な例について説明する。
【0068】図2の回路において、電源電圧VDDを
4.5V、NPNトランジスタ6のベース・エミッタ間
PN接合逆バイアス耐久電圧を4V、MOSトランジス
タのゲート・ソースまたはドレイン間耐久電圧を5V、
NMOS12のしきい値電圧を0.7V、出力端子VO
UTの電位VOを7Vとすると、節点Aの電位VAは、
3V乃至4.5V+VTの範囲に留まるように設定すれ
ばよいことになる。ただし、VTはPMOS1のしきい
値電圧である。
【0069】かかる範囲に設定できる理由は、設定電位
の下限値および上限値を容易に設定できるからである。
まず、出力端子VOUTの印加電圧7VとNPNトラン
ジスタ6の耐久電圧4Vの差は3Vであり、それ以下で
はPN接合の耐久電圧を満足できないため、この3Vが
設定電位の下限値になる。また、電源電圧4.5VとP
MOS1のVT以上の電圧では、PMOS1が開放状態
から導通状態に変化し、電源端子VDDへの電流ルート
を形成してしまうため良くなく、これが設定電位の上限
値になる。
【0070】この一連の動作の後、NMOS4,NMO
S5は、導通状態から開放状態に移り、出力端子VOU
Tから接地への電流ルートを遮断する。この状態は、ハ
イ・インピーダンス状態でありながら、出力端子VOU
Tから電源端子VDDまたは接地への電流ルートが存在
しないため、NPNトランジスタ6のPN接合に降伏が
起こらないことを意味している。同時に、NMOS4の
ゲート・ドレイン間電圧は、耐久電圧である5Vに対
し、3.8V(=4.5V−0.7V)の電圧しか印加
されていない。その理由は、NMOS12により出力端
子VOUTには、7Vが印加されておりながら、NMO
S12のソース、すなわちNMOS4のドレインは、電
源電圧4.5Vからしきい値VT(0.7V)を差し引
いた電圧にまで降下されたためである。したがって、N
MOS4のゲート酸化膜を破壊するという現象を起こさ
ないで済むことになる。
【0071】ここで、上述した節点電圧VAを表わす
(6)式より、節点電圧VAの範囲、すなわち3V乃至
4.5V+VTを満足できるPMOS3のゲート幅と、
NMOS4,NMOS5のゲート幅とを算出してみる。
なお、その前提として、PMOS3のしきい値電圧VT
を0.7V、NMOS5のゲート幅を40μmとする。
このときのNMOS5のゲート幅は、NMOS5がNM
OS2を介してNPNトランジスタ6のベース部に寄生
的に接続される容量成分を迅速に引き抜く能力を十分に
備えていれば、如何なるゲート幅でも差し支えない。ま
た、PMOS3とNMOS4,NMOS5,NMOS1
2のゲート長は共に1μmとする。
【0072】これらの前提と(6)式より、PMOS3
とNMOS4,NMOS12のゲート幅を算出するにあ
たり、節点電位VAを3V乃至5.2V(=4.5V+
0.7V)の範囲内に留まるようにするためには、PM
OS3のゲート幅は180μm乃至696μmとなり、
またNMOS4,NMOS12のゲート幅は90μm乃
至348μmと求められる。
【0073】これらの算出した各MOSのゲート幅は、
PMOS3とNMOS4,NMOS12が導通状態にあ
るとき、共に導通時の抵抗値が同じになるように仮定し
た場合である。すなわち、上述した範囲内におけるゲー
ト幅にそれぞれ設定すれば、節点電位VAは先に示した
電位範囲3V乃至5.2Vに留まり、NMOS2の導通
状態によってそのままNPNトランジスタ6のベースに
伝えられる。
【0074】したがって、NPNトランジスタ6のエミ
ッタ・ベース間電圧は、出力端子VOUTに与えられて
いる電圧(7V)から、先に示した電位範囲(3V〜
5.2V)を差し引いた値、すなわち1.8V〜4V以
下の範囲の電圧しか与えられないので、PN接合の降伏
は決して起こらないことになる。
【0075】さらには、NMOS4のドレイン・ゲート
間は、先に求めたNMOS4のゲート幅の如何に関わら
ず、電源電圧4.5VからNMOS4のしきい値電圧
0.7Vだけ降下した3.8Vの電圧しか与えられない
ので、NMOS4のゲート酸化膜の破壊も起こらない。
【0076】なお、上述した図1および図2の回路にお
いては、本発明のトライステートバッファの動作に最低
限必要とされる基本的な回路接続例を示したものであ
る。このため、実際に集積回路に搭載される場合には、
上述した回路のほかに、他の目的を果たす機能としての
素子の追加や回路の変形が考えられる。
【0077】例えば、図1や図2の回路におけるNMO
Sトランジスタ7のドレイン・ゲート間の耐久電圧を保
護するために、出力端子VOUTとNMOSトランジス
タ7のドレインとの間に、ゲートに電源電圧を供給され
るNMOSトランジスタのドレイン・ソースを接続する
場合や、NPNトランジスタ6の過大なコレクタ電流を
制限するために、電源端子VDDとNPNトランジスタ
6のコレクタとの間に、抵抗素子を直列接続する場合な
どがある。
【0078】
【発明の効果】以上説明したように、本発明のトライス
テートバッファは、出力端子をハイ・インピーダンスに
設定する制御信号によって出力エミッタ・フォロワトラ
ンジスタのベース電位をエミッタ電位およびコレクタ電
位に対して低い任意の電圧に設定する手段と、その任意
のベース電位を設定するのに必要な電流ルートを遮断す
る手段とを備え、出力端子に電源電圧より高い電圧が印
加されたときでも、ハイ・インピーダンス状態を保つこ
とにより、バイポーラトランジスタおよびMOSトラン
ジスタの素子耐久電圧を越えることなく、しかも電源端
子への電流の流れ込みルートを遮断できるので、集積回
路用電源電位の変動を抑えるとともに、集積回路に搭載
されている全回路に及ぼす電気的動作に関する影響を抑
えることができるという効果がある。すなわち、その影
響力は、集積回路内に搭載されているトライステートバ
ッファの個数やハイ・インピーダンス状態の如何に関わ
らないトライステートバッファを得ることができ、これ
によって集積回路は流れ込み電流によって発生する発熱
量が除外され、低電力化とパッケージ搭載への制限緩和
が図られる。
【図面の簡単な説明】
【図1】本発明の一実施の形態を説明するためのBiC
MOSトライステートバッファの回路図である。
【図2】本発明の他の実施の形態を説明するためのBi
CMOSトライステートバッファの回路図である。
【図3】従来の一例を示すBiCMOSトライステート
バッファの回路図である。
【図4】従来の他の例を示すBiCMOSトライステー
トバッファの回路図である。
【符号の説明】
1,3 PMOSトランジスタ 2,4,5,7,12 NMOSトランジスタ 6 NPNトランジスタ 8 AND回路 9,10 インバータ回路 11 OR回路 VIN 入力端子 VOUT 出力端子 VEN 制御端子

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 電源および出力端子間にコレクタ,エミ
    ッタを接続するバイポーラトランジスタと、前記出力端
    子および接地端子間にドレイン,ソースを接続するMO
    Sトランジスタとを備え、前記出力端子にハイレベル状
    態,ロウレベル状態およびハイ・インピーダンス状態を
    とれるようにするトライステートバッファにおいて、前
    記出力端子と前記接地端子間に電流ルートを形成する電
    流ルート形成手段を有し、前記電流ルート形成手段は前
    記出力端子をハイ・インピーダンス状態に設定する制御
    信号によって前記バイポーラトランジスタのベース電位
    をエミッタ電位およびコレクタ電位に対して低い任意の
    電圧に設定する電圧設定機能と、前記任意のベース電位
    を設定するのに必要な前記電流ルートを遮断する機能と
    を備え、前記出力端子に前記電源の電圧よりも高い電圧
    が印加されたときにも、前記出力端子をハイ・インピー
    ダンス状態に保つことを特徴とするトライステートバッ
    ファ。
  2. 【請求項2】 電源および出力端子間にコレクタ,エミ
    ッタを接続するバイポーラトランジスタと、前記出力端
    子および接地間にドレイン,ソースを接続するMOSト
    ランジスタとを備え、前記出力端子にハイレベル状態,
    ロウレベル状態およびハイ・インピーダンス状態をとれ
    るようにするトライステートバッファにおいて、入力端
    子および制御端子からの各信号の論理をとり、第1乃至
    第3の制御信号を出力する入力ゲート部と、ソースに電
    源電圧を供給し且つゲートに前記第1の制御信号を供給
    される第1のPチャネルMOSトランジスタと、ドレイ
    ンを前記第1のPチャネルMOSトランジスタのドレイ
    ンおよび前記バイポーラトランジスタのベースに接続し
    且つゲートに前記第1の制御信号を供給される第1のN
    チャネルMOSトランジスタと、ソースを接地し且つド
    レインを前記第1のNチャネルMOSトランジスタのソ
    ースに接続するとともに、ゲートに前記第2の制御信号
    を供給される第2のNチャネルMOSトランジスタと、
    ソースを前記出力端子に接続し且つゲートを前記第1の
    PチャネルMOSトランジスタ,前記第1のNチャネル
    MOSトランジスタの接続点および前記バイポーラトラ
    ンジスタのベースに接続した第2のPチャネルMOSト
    ランジスタと、前記第1,第2のNチャネルMOSトラ
    ンジスタの接続点および前記第2のPチャネルMOSト
    ランジスタのドレイン間にソース,ドレインを接続し且
    つゲートに前記第2の制御信号を供給される第3のNチ
    ャネルMOSトランジスタとを有し、前記出力端子およ
    び前記接地間に接続された前記MOSトランジスタのゲ
    ートに前記第3の制御信号を供給するとともに、前記第
    2のPチャネルMOSトランジスタ,前記第3のNチャ
    ネルMOSトランジスタおよび前記第2のNチャネルM
    OSトランジスタにより電流ルートを形成し、前記バイ
    ポーラトランジスタのベース電位をコレクタ電位および
    エミッタ電位よりも低く設定してから前記電流ルートを
    遮断することにより、前記出力端子に電源電圧より高い
    電圧が印加されたときにもハイ・インピーダンス状態を
    保つことを特徴とするトライステートバッファ。
  3. 【請求項3】 前記電流ルートは、前記第2のPチャネ
    ルMOSトランジスタと、前記第3のNチャネルMOS
    トランジスタと、前記第2のNチャネルMOSトランジ
    スタと、前記第2のPチャネルMOSトランジスタおよ
    び前記第3のNチャネルMOSトランジスタ間にドレイ
    ン,ソースを接続し且つゲートに前記電源の電圧を供給
    される保護素子としての第4のNチャネルMOSトラン
    ジスタとで形成した請求項2記載のトライステートバッ
    ファ。
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