JPH06244700A - 整流形伝送ゲート回路 - Google Patents
整流形伝送ゲート回路Info
- Publication number
- JPH06244700A JPH06244700A JP5337586A JP33758693A JPH06244700A JP H06244700 A JPH06244700 A JP H06244700A JP 5337586 A JP5337586 A JP 5337586A JP 33758693 A JP33758693 A JP 33758693A JP H06244700 A JPH06244700 A JP H06244700A
- Authority
- JP
- Japan
- Prior art keywords
- coupled
- field effect
- diode
- output terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 82
- 230000005669 field effect Effects 0.000 claims abstract description 87
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 101150070189 CIN3 gene Proteins 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- -1 respectively Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Mathematical Optimization (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高速で動作するロジック回路に採用する整流
形伝送ゲート回路とこれを応用したロジック回路及びそ
の半導体構造を提供する。 【構成】 整流形伝送ゲート回路は第１及び第２電界効
果トランジスタＭ３と一つのダイオードＤ３を含んで構
成される。前記第１電界効果トランジスタＭ３のソース
は第１入力端子５に結合されており、ゲートは第２入力
端子Ｉ６に結合されている。反面、第２電界効果トラン
ジスタのソースは第２入力端子Ｉ６に結合されており、
ゲートは第１入力端子Ｉ５に結合されている。ダイオー
ドＤ３は前記第１及び第２電界効果トランジスタの共通
ドレインと出力端子Ｔ３の間に結合される。これによ
り、少数の回路素子より構成され、これの応用回路で不
向きな循環電流を防止し、信号遅延が減少されると同時
に、製造費用が節減される。また、整流形伝送ゲート回
路の応用回路において不向きな循環電流による誤動作が
防げる。
形伝送ゲート回路とこれを応用したロジック回路及びそ
の半導体構造を提供する。 【構成】 整流形伝送ゲート回路は第１及び第２電界効
果トランジスタＭ３と一つのダイオードＤ３を含んで構
成される。前記第１電界効果トランジスタＭ３のソース
は第１入力端子５に結合されており、ゲートは第２入力
端子Ｉ６に結合されている。反面、第２電界効果トラン
ジスタのソースは第２入力端子Ｉ６に結合されており、
ゲートは第１入力端子Ｉ５に結合されている。ダイオー
ドＤ３は前記第１及び第２電界効果トランジスタの共通
ドレインと出力端子Ｔ３の間に結合される。これによ
り、少数の回路素子より構成され、これの応用回路で不
向きな循環電流を防止し、信号遅延が減少されると同時
に、製造費用が節減される。また、整流形伝送ゲート回
路の応用回路において不向きな循環電流による誤動作が
防げる。
Description
【０００１】
【産業上の利用分野】本発明は整流形伝送ゲート回路に
係り、特に高速で動作するロジック回路に採用される整
流形伝送ゲート回路とこれを応用したロジック回路及び
その半導体構造に関する。
係り、特に高速で動作するロジック回路に採用される整
流形伝送ゲート回路とこれを応用したロジック回路及び
その半導体構造に関する。
【０００２】
【従来の技術】一般に、ロジック回路は多数のトランジ
スタあるいはダイオードのようなスイッチング回路素子
より構成されるもので、電流を信号と取り扱う電流制御
形ロジック回路と電圧を信号と取り扱う電圧制御形ロジ
ック回路がある。電流制御形ロジック回路は電圧制御形
ロジック回路に比べて消費電力が増加及び設計困難のた
め、極めて限られた範囲内でのみ使われる反面、電圧制
御形ロジック回路は幅広く応用されている。
スタあるいはダイオードのようなスイッチング回路素子
より構成されるもので、電流を信号と取り扱う電流制御
形ロジック回路と電圧を信号と取り扱う電圧制御形ロジ
ック回路がある。電流制御形ロジック回路は電圧制御形
ロジック回路に比べて消費電力が増加及び設計困難のた
め、極めて限られた範囲内でのみ使われる反面、電圧制
御形ロジック回路は幅広く応用されている。
【０００３】電圧制御形ロジック回路の主な構成要素と
しては電界効果トランジスタを使うが、その中でも動作
の安定性及び消費電力を減少させるためにＣＭＯＳトラ
ンジスタを使う。しかし、ＣＭＯＳトランジスタより構
成されたロジック回路は入力信号を反転するための信号
反転回路が付加的に含まれるべき、これにより浮遊容量
（stray capacitance ）及び配線長さが増加して信号遅
延時間が増大しコスト高の問題点がある。
しては電界効果トランジスタを使うが、その中でも動作
の安定性及び消費電力を減少させるためにＣＭＯＳトラ
ンジスタを使う。しかし、ＣＭＯＳトランジスタより構
成されたロジック回路は入力信号を反転するための信号
反転回路が付加的に含まれるべき、これにより浮遊容量
（stray capacitance ）及び配線長さが増加して信号遅
延時間が増大しコスト高の問題点がある。
【０００４】
【発明が解決しようとする課題】従って、本発明の第１
の目的は前述した問題点を解決するため、より簡単で安
定的に動作する整流形伝送ゲート回路を提供することで
ある。本発明の第２の目的は前記整流形伝送ゲート回路
を応用して構成されるロジック回路を提供することであ
る。
の目的は前述した問題点を解決するため、より簡単で安
定的に動作する整流形伝送ゲート回路を提供することで
ある。本発明の第２の目的は前記整流形伝送ゲート回路
を応用して構成されるロジック回路を提供することであ
る。
【０００５】本発明の第３の目的は前記整流形伝送ゲー
ト回路を応用して構成されるキャリロジック回路を提供
することである。本発明の第４の目的は前記整流形伝送
ゲート回路を応用した加算器回路を提供することであ
る。本発明の第５の目的は前記整流形伝送ゲート回路を
実現するための半導体装置を提供することである。
ト回路を応用して構成されるキャリロジック回路を提供
することである。本発明の第４の目的は前記整流形伝送
ゲート回路を応用した加算器回路を提供することであ
る。本発明の第５の目的は前記整流形伝送ゲート回路を
実現するための半導体装置を提供することである。
【０００６】
【課題を解決するための手段】前述した第１目的を達成
するために、本発明の一類型による整流形伝送ゲート回
路は、第１及び第２ロジック入力信号をそれぞれ受信す
る第１及び第２入力端子と、出力信号を提供する出力端
子と、前記第１入力端子に結合されたソース、前記第１
入力端子に結合されたゲート及びドレインを有する電界
効果トランジスタと、一端が前記電界効果トランジスタ
のドレインに結合され、他の端が前記出力端子に結合さ
れるダイオードを含んで構成される。
するために、本発明の一類型による整流形伝送ゲート回
路は、第１及び第２ロジック入力信号をそれぞれ受信す
る第１及び第２入力端子と、出力信号を提供する出力端
子と、前記第１入力端子に結合されたソース、前記第１
入力端子に結合されたゲート及びドレインを有する電界
効果トランジスタと、一端が前記電界効果トランジスタ
のドレインに結合され、他の端が前記出力端子に結合さ
れるダイオードを含んで構成される。
【０００７】前記整流形伝送ゲート回路の一実施例にお
いて、電界効果トランジスタはＮＭＯＳトランジスタで
あり、ＮＭＯＳトランジスタのドレインは前記ダイオー
ドのカソードと結合され、前記出力端子は前記ダイオー
ドのアノードと結合される。他の実施例において、前記
電界効果トランジスタはＰＭＯＳトランジスタであり、
ＰＭＯＳトランジスタのドレインと前記ダイオードのア
ノードと結合され、前記出力端子は前記ダイオードのカ
ソードと結合される。
いて、電界効果トランジスタはＮＭＯＳトランジスタで
あり、ＮＭＯＳトランジスタのドレインは前記ダイオー
ドのカソードと結合され、前記出力端子は前記ダイオー
ドのアノードと結合される。他の実施例において、前記
電界効果トランジスタはＰＭＯＳトランジスタであり、
ＰＭＯＳトランジスタのドレインと前記ダイオードのア
ノードと結合され、前記出力端子は前記ダイオードのカ
ソードと結合される。
【０００８】前述した第１の目的を達成するために、本
発明の他の類型による整流形伝送ゲート回路は、第１及
び第２ロジック入力信号をそれぞれ受信する第１及び第
２入力端子と、出力信号を提供する出力端子と、前記第
１入力端子に結合されたソース、前記第２入力端子に結
合されたゲート及びドレインを有する第１電界効果トラ
ンジスタと、前記第２入力端子に結合されたソース、前
記第１入力端子に結合されたゲート及び前記第１電界効
果トランジスタのドレインに結合されるドレインを有す
る第２電界効果トランジスタと、一端が前記第１及び第
２電界効果トランジスタ群のドレインに結合され、他の
端が前記出力端子に結合されるダイオードを含んで構成
される。
発明の他の類型による整流形伝送ゲート回路は、第１及
び第２ロジック入力信号をそれぞれ受信する第１及び第
２入力端子と、出力信号を提供する出力端子と、前記第
１入力端子に結合されたソース、前記第２入力端子に結
合されたゲート及びドレインを有する第１電界効果トラ
ンジスタと、前記第２入力端子に結合されたソース、前
記第１入力端子に結合されたゲート及び前記第１電界効
果トランジスタのドレインに結合されるドレインを有す
る第２電界効果トランジスタと、一端が前記第１及び第
２電界効果トランジスタ群のドレインに結合され、他の
端が前記出力端子に結合されるダイオードを含んで構成
される。
【０００９】前記整流形伝送ゲート回路の一実施例にお
いて、前記第１及び第２電界効果トランジスタはそれぞ
れ第１及び第２ＮＭＯＳトランジスタであり、第１及び
第２ＮＭＯＳトランジスタのドレインは前記ダイオード
のカソードと結合され、前記出力端子は前記ダイオード
のアノードと結合される。他の実施例において、前記第
１及び第２電界効果トランジスタはそれぞれ第１及び第
２ＰＭＯＳトランジスタであり、第１及び第２ＰＭＯＳ
トランジスタのドレインは前記ダイオードのアノードと
結合され、前記出力端子は前記ダイオードのカソードと
結合される。
いて、前記第１及び第２電界効果トランジスタはそれぞ
れ第１及び第２ＮＭＯＳトランジスタであり、第１及び
第２ＮＭＯＳトランジスタのドレインは前記ダイオード
のカソードと結合され、前記出力端子は前記ダイオード
のアノードと結合される。他の実施例において、前記第
１及び第２電界効果トランジスタはそれぞれ第１及び第
２ＰＭＯＳトランジスタであり、第１及び第２ＰＭＯＳ
トランジスタのドレインは前記ダイオードのアノードと
結合され、前記出力端子は前記ダイオードのカソードと
結合される。
【００１０】前述した第１の目的を達成するために、本
発明のさらに他の類型による整流形伝送ゲート回路は、
第１及び第２ロジック入力信号をそれぞれ受信する第１
及び第２入力端子と、出力信号を提供する出力端子と、
基準電位を提供する基準電位ソースと、前記第１入力端
子に結合されたソース、第２入力端子に結合されたゲー
ト及びドレインを有する第１電界効果トランジスタと、
前記第２入力端子に結合されたソース、前記第１入力端
子に結合されたゲート及び前記第１電界効果トランジス
タのドレインに結合されるドレインを有する第２電界効
果トランジスタと、前記第１及び第２電界効果トランジ
スタのドレインと前記基準電位ソースとの間に結合され
ている通電的負荷と、一端が前記第１及び第２電界効果
トランジスタのドレインに結合され、他の端が前記出力
端子に結合されるダイオードを含んで構成される。
発明のさらに他の類型による整流形伝送ゲート回路は、
第１及び第２ロジック入力信号をそれぞれ受信する第１
及び第２入力端子と、出力信号を提供する出力端子と、
基準電位を提供する基準電位ソースと、前記第１入力端
子に結合されたソース、第２入力端子に結合されたゲー
ト及びドレインを有する第１電界効果トランジスタと、
前記第２入力端子に結合されたソース、前記第１入力端
子に結合されたゲート及び前記第１電界効果トランジス
タのドレインに結合されるドレインを有する第２電界効
果トランジスタと、前記第１及び第２電界効果トランジ
スタのドレインと前記基準電位ソースとの間に結合され
ている通電的負荷と、一端が前記第１及び第２電界効果
トランジスタのドレインに結合され、他の端が前記出力
端子に結合されるダイオードを含んで構成される。
【００１１】前記整流形伝送ゲート回路の一実施例にお
いて、前記第１及び第２電界効果トランジスタはそれぞ
れ第１及び第２ＮＭＯＳトランジスタであり、第１及び
第２ＮＭＯＳトランジスタのドレインは前記ダイオード
のアノードと結合され、前記出力端子は前記ダイオード
のカソードと結合される。他の実施例において、前記第
１及び第２電界効果トランジスタはそれぞれ第１及び第
２ＰＭＯＳトランジスタであり、第１及び第２ＰＭＯＳ
トランジスタのドレインは前記ダイオードのカソードと
結合され、前記出力端子は前記ダイオードのアノードと
結合される。
いて、前記第１及び第２電界効果トランジスタはそれぞ
れ第１及び第２ＮＭＯＳトランジスタであり、第１及び
第２ＮＭＯＳトランジスタのドレインは前記ダイオード
のアノードと結合され、前記出力端子は前記ダイオード
のカソードと結合される。他の実施例において、前記第
１及び第２電界効果トランジスタはそれぞれ第１及び第
２ＰＭＯＳトランジスタであり、第１及び第２ＰＭＯＳ
トランジスタのドレインは前記ダイオードのカソードと
結合され、前記出力端子は前記ダイオードのアノードと
結合される。
【００１２】前述した第２の目的を達成するために、本
発明の一類型によるロジック回路は、基準電位を提供す
る基準電位ソースと、出力信号を提供する出力端子と、
前記基準電位ソースと前記出力端子との間に結合されて
いる通電的負荷と、前記第１及び第２入力端子、それぞ
れソースが第１及び第２入力端子に結合されており、ゲ
ートが第２及び第１入力端子にそれぞれ結合されている
第１及び第２電界効果トランジスタ及び一端が前記第１
及び第２電界効果トランジスタのドレインに共通的に結
合されており、他の端が前記出力端子に結合されている
ダイオードを含んで構成される少なくとも一つの整流形
伝送ゲートを含んで構成される。
発明の一類型によるロジック回路は、基準電位を提供す
る基準電位ソースと、出力信号を提供する出力端子と、
前記基準電位ソースと前記出力端子との間に結合されて
いる通電的負荷と、前記第１及び第２入力端子、それぞ
れソースが第１及び第２入力端子に結合されており、ゲ
ートが第２及び第１入力端子にそれぞれ結合されている
第１及び第２電界効果トランジスタ及び一端が前記第１
及び第２電界効果トランジスタのドレインに共通的に結
合されており、他の端が前記出力端子に結合されている
ダイオードを含んで構成される少なくとも一つの整流形
伝送ゲートを含んで構成される。
【００１３】前記ロジック回路の一実施例において、前
記整流形伝送ゲートに含まれる第１及び第２電界効果ト
ランジスタはドレインが前記ダイオードのカソードと結
合されるＮＭＯＳトランジスタである。他の実施例にお
いて、前記整流形伝送ゲートに含まれる第１及び第２電
界効果トランジスタはドレインが前記ダイオードのアノ
ードと結合されるＰＭＯＳトランジスタ群である。
記整流形伝送ゲートに含まれる第１及び第２電界効果ト
ランジスタはドレインが前記ダイオードのカソードと結
合されるＮＭＯＳトランジスタである。他の実施例にお
いて、前記整流形伝送ゲートに含まれる第１及び第２電
界効果トランジスタはドレインが前記ダイオードのアノ
ードと結合されるＰＭＯＳトランジスタ群である。
【００１４】前述した第２の目的を達成するために、本
発明の他の類型によるロジック回路は、基準電位を提供
する基準電位ソースと、出力信号を提供する出力端子
と、前記基準電位ソースと前記出力端子との間に結合さ
れている第１通電的負荷と、第１及び第２入力端子、そ
れぞれソースが第１及び第２入力端子に結合されてお
り、ゲートが第２及び第１入力端子にそれぞれ結合され
ている第１及び第２電界効果トランジスタ、第１及び第
２電界効果トランジスタのドレインと前記基準電位ソー
スとの間に結合されている第２通電的負荷及び一端が前
記第１及び第２電界効果トランジスタのドレインに共通
的に結合されており、他の端が前記出力端子に結合され
ているダイオードを含んで構成される少なくとも一つの
整流形伝送ゲートを含んで構成される。 前記ロジック
回路の一実施例において、前記整流形伝送ゲートに含ま
れる第１及び第２電界効果トランジスタはドレインが前
記ダイオードのアノードと結合されるＮＭＯＳトランジ
スタである。他の実施例において、前記整流形伝送ゲー
トに含まれる第１及び第２電界効果トランジスタはドレ
インが前記ダイオードのカソードと結合されるＰＭＯＳ
トランジスタである。
発明の他の類型によるロジック回路は、基準電位を提供
する基準電位ソースと、出力信号を提供する出力端子
と、前記基準電位ソースと前記出力端子との間に結合さ
れている第１通電的負荷と、第１及び第２入力端子、そ
れぞれソースが第１及び第２入力端子に結合されてお
り、ゲートが第２及び第１入力端子にそれぞれ結合され
ている第１及び第２電界効果トランジスタ、第１及び第
２電界効果トランジスタのドレインと前記基準電位ソー
スとの間に結合されている第２通電的負荷及び一端が前
記第１及び第２電界効果トランジスタのドレインに共通
的に結合されており、他の端が前記出力端子に結合され
ているダイオードを含んで構成される少なくとも一つの
整流形伝送ゲートを含んで構成される。 前記ロジック
回路の一実施例において、前記整流形伝送ゲートに含ま
れる第１及び第２電界効果トランジスタはドレインが前
記ダイオードのアノードと結合されるＮＭＯＳトランジ
スタである。他の実施例において、前記整流形伝送ゲー
トに含まれる第１及び第２電界効果トランジスタはドレ
インが前記ダイオードのカソードと結合されるＰＭＯＳ
トランジスタである。
【００１５】前記第３の目的を達成するために、本発明
の一類型によるキャリロジック回路は、第１、第２及び
第３入力端子と、出力信号を提供する出力端子と、それ
ぞれアノードが前記第１、第２及び第３入力端子に結合
されている第１、第２及び第３ダイオードと、ソースが
前記第１、第２及び第３ダイオードのカソードにそれぞ
れ結合されており、ゲートが前記第２、第３及び第１入
力端子にそれぞれ結合されており、ドレインが共通的に
前記出力端子に結合されている第１、第２及び第３電界
効果トランジスタと、基準電位を提供する基準電位ソー
スと、前記出力端子と前記基準電位ソースとの間に結合
されている通電的負荷を含んで構成される。ここで、前
記第１、第２及び第３電界効果トランジスタはＮＭＯＳ
トランジスタである。
の一類型によるキャリロジック回路は、第１、第２及び
第３入力端子と、出力信号を提供する出力端子と、それ
ぞれアノードが前記第１、第２及び第３入力端子に結合
されている第１、第２及び第３ダイオードと、ソースが
前記第１、第２及び第３ダイオードのカソードにそれぞ
れ結合されており、ゲートが前記第２、第３及び第１入
力端子にそれぞれ結合されており、ドレインが共通的に
前記出力端子に結合されている第１、第２及び第３電界
効果トランジスタと、基準電位を提供する基準電位ソー
スと、前記出力端子と前記基準電位ソースとの間に結合
されている通電的負荷を含んで構成される。ここで、前
記第１、第２及び第３電界効果トランジスタはＮＭＯＳ
トランジスタである。
【００１６】前記第３の目的を達成するために本発明の
他の類型によるキャリロジック回路は、第１、第２及び
第３入力端子と、出力信号を提供する出力端子と、アノ
ードが前記第１入力端子に結合されている第１ダイオー
ドと、アノードが前記第３入力端子に結合されている第
２ダイオードと、ソースが前記第１ダイオードのカソー
ドに結合されており、ゲートが前記第３入力端子に結合
されており、ドレインが前記出力端子に結合されている
第１電界効果トランジスタと、ソースが前記第１ダイオ
ードのカソードに結合されており、ゲートが前記第２入
力端子に結合されており、ドレインが前記出力端子に結
合されている第２電界効果トランジスタと、ソースが前
記第２ダイオードのカソードに結合されており、ゲート
が前記第２入力端子に結合されており、ドレインが前記
出力端子に結合されている第３電界効果トランジスタ
と、基準電位を提供する基準電位ソースと、前記出力端
子と前記基準電位ソースとの間に結合されている通電的
負荷を含んで構成される。ここで、前記第１、第２及び
第３電界効果トランジスタはＮＭＯＳトランジスタであ
る。
他の類型によるキャリロジック回路は、第１、第２及び
第３入力端子と、出力信号を提供する出力端子と、アノ
ードが前記第１入力端子に結合されている第１ダイオー
ドと、アノードが前記第３入力端子に結合されている第
２ダイオードと、ソースが前記第１ダイオードのカソー
ドに結合されており、ゲートが前記第３入力端子に結合
されており、ドレインが前記出力端子に結合されている
第１電界効果トランジスタと、ソースが前記第１ダイオ
ードのカソードに結合されており、ゲートが前記第２入
力端子に結合されており、ドレインが前記出力端子に結
合されている第２電界効果トランジスタと、ソースが前
記第２ダイオードのカソードに結合されており、ゲート
が前記第２入力端子に結合されており、ドレインが前記
出力端子に結合されている第３電界効果トランジスタ
と、基準電位を提供する基準電位ソースと、前記出力端
子と前記基準電位ソースとの間に結合されている通電的
負荷を含んで構成される。ここで、前記第１、第２及び
第３電界効果トランジスタはＮＭＯＳトランジスタであ
る。
【００１７】前述した第４の目的を達成するために本発
明による加算器回路は第１及び第２入力端子と、入力キ
ャリ信号を受信するキャリ入力端子と、加算結果より得
られる和信号を出力する和信号出力端子と、加算結果よ
り得られるキャリ信号を出力するキャリ出力端子と、ソ
ースが前記第１及び第２入力端子にそれぞれ結合されて
おり、ゲートが前記第２及び第１入力端子にそれぞれ結
合されており、ドレインが相互結合されている第１及び
第２電界効果トランジスタと、ソースが前記第１及び第
２電界効果トランジスタのドレインと前記キャリ入力端
子にそれぞれ結合されており、ゲートが前記キャリ入力
端子及び前記第１及び第２電界効果トランジスタのドレ
インにそれぞれ結合されており、ドレインが前記和信号
出力端子に共通的に結合されている第３及び第４電界効
果トランジスタと、アノードが前記キャリ入力端子に結
合されている第１ダイオードと、アノードが前記第１入
力端子に結合されている第２ダイオードと、ソースが前
記第１ダイオードとカソードに結合されており、ゲート
が前記第１入力端子に結合されており、ドレインが前記
和信号出力端子に結合されている第５電界効果トランジ
スタと、ソースが前記第１ダイオードのカソードに結合
されており、ゲートが前記第２入力端子に結合されてお
り、ドレインが前記和信号出力端子に結合されている第
６電界効果トランジスタと、ソースが前記第２ダイオー
ドのカソードに結合されており、ゲートが前記第２入力
端子に結合されており、ドレインが前記和信号出力端子
に結合されている第７電界効果トランジスタを含んで構
成される。ここで、前記第１ないし第７電界効果トラン
ジスタはＮＭＯＳトランジスタである。
明による加算器回路は第１及び第２入力端子と、入力キ
ャリ信号を受信するキャリ入力端子と、加算結果より得
られる和信号を出力する和信号出力端子と、加算結果よ
り得られるキャリ信号を出力するキャリ出力端子と、ソ
ースが前記第１及び第２入力端子にそれぞれ結合されて
おり、ゲートが前記第２及び第１入力端子にそれぞれ結
合されており、ドレインが相互結合されている第１及び
第２電界効果トランジスタと、ソースが前記第１及び第
２電界効果トランジスタのドレインと前記キャリ入力端
子にそれぞれ結合されており、ゲートが前記キャリ入力
端子及び前記第１及び第２電界効果トランジスタのドレ
インにそれぞれ結合されており、ドレインが前記和信号
出力端子に共通的に結合されている第３及び第４電界効
果トランジスタと、アノードが前記キャリ入力端子に結
合されている第１ダイオードと、アノードが前記第１入
力端子に結合されている第２ダイオードと、ソースが前
記第１ダイオードとカソードに結合されており、ゲート
が前記第１入力端子に結合されており、ドレインが前記
和信号出力端子に結合されている第５電界効果トランジ
スタと、ソースが前記第１ダイオードのカソードに結合
されており、ゲートが前記第２入力端子に結合されてお
り、ドレインが前記和信号出力端子に結合されている第
６電界効果トランジスタと、ソースが前記第２ダイオー
ドのカソードに結合されており、ゲートが前記第２入力
端子に結合されており、ドレインが前記和信号出力端子
に結合されている第７電界効果トランジスタを含んで構
成される。ここで、前記第１ないし第７電界効果トラン
ジスタはＮＭＯＳトランジスタである。
【００１８】前述した第５の目的を達成するために本発
明の一類型による半導体装置は、半導体基板と、前記半
導体基板に相互一定した間隔を開けて離れて形成されて
おり、それぞれ第１導電型を有する第１、第２及び第３
ドーピング領域と、前記第１ドーピング領域と前記第２
ドーピング領域との間に形成されている第１トランジス
タチャネルと、前記第２ドーピング領域と前記第３ドー
ピング領域との間に形成されている第２トランジスタチ
ャネルと、前記第２ドーピング領域内に形成されてお
り、前記第１導電型と反対の第２導電型を有する第４ド
ーピング領域と、前記第１トランジスタチャネルの上部
に第１ゲート絶縁膜を介して形成されている第１ゲート
電極と、前記第２トランジスタチャネルの上部に第２ゲ
ート絶縁膜を介して形成されている第２ゲート電極と、
前記第１ドーピング領域の上に形成されている第１電極
層と、前記第３ドーピング領域の上に形成されている第
２電極層と、前記第４ドーピング領域の上に形成されて
いる第３電極層を含んで構成される。
明の一類型による半導体装置は、半導体基板と、前記半
導体基板に相互一定した間隔を開けて離れて形成されて
おり、それぞれ第１導電型を有する第１、第２及び第３
ドーピング領域と、前記第１ドーピング領域と前記第２
ドーピング領域との間に形成されている第１トランジス
タチャネルと、前記第２ドーピング領域と前記第３ドー
ピング領域との間に形成されている第２トランジスタチ
ャネルと、前記第２ドーピング領域内に形成されてお
り、前記第１導電型と反対の第２導電型を有する第４ド
ーピング領域と、前記第１トランジスタチャネルの上部
に第１ゲート絶縁膜を介して形成されている第１ゲート
電極と、前記第２トランジスタチャネルの上部に第２ゲ
ート絶縁膜を介して形成されている第２ゲート電極と、
前記第１ドーピング領域の上に形成されている第１電極
層と、前記第３ドーピング領域の上に形成されている第
２電極層と、前記第４ドーピング領域の上に形成されて
いる第３電極層を含んで構成される。
【００１９】前述した第５の目的を達成するために本発
明の他の類型による半導体装置は、半導体基板と、前記
半導体基板内に形成されており、第１導電型を有する第
１ドーピング領域と、前記第１ドーピング領域内に形成
されており、前記第１導電型と反対の第２導電型を有す
る第２ドーピング領域と、前記半導体基板上に形成され
ており、前記第２ドーピング領域を露出させる開口部を
有する層間絶縁層と、前記開口部を埋め込みながら形成
されている通電物質層と、前記通電物質層の上に形成さ
れており、前記第２ドーピング領域と等しい導電型を有
する第３ドーピング領域と、前記第３ドーピング領域の
両側にそれぞれ形成されている第１トランジスタチャネ
ル及び第２トランジスタチャネルと、前記第１トランジ
スタチャネルの外側に形成されており、前記第３ドーピ
ング領域と等しい導電型を有する第４ドーピング領域
と、前記第２トランジスタチャネルの外側に形成されて
おり、前記第３ドーピング領域と等しい導電型を有する
第５ドーピング領域と、前記第１及び第２トランジスタ
チャネルの上部に所定絶縁膜を介してそれぞれ形成され
ている第１及び第２ゲート電極と、前記第４及び第５ド
ーピング領域の上にそれぞれ形成されている第１及び第
２電極層と、前記第３ドーピング領域の上に形成されて
いる第３電極層を含んで構成される。ここで、前記通電
物質層は金属層より構成される。
明の他の類型による半導体装置は、半導体基板と、前記
半導体基板内に形成されており、第１導電型を有する第
１ドーピング領域と、前記第１ドーピング領域内に形成
されており、前記第１導電型と反対の第２導電型を有す
る第２ドーピング領域と、前記半導体基板上に形成され
ており、前記第２ドーピング領域を露出させる開口部を
有する層間絶縁層と、前記開口部を埋め込みながら形成
されている通電物質層と、前記通電物質層の上に形成さ
れており、前記第２ドーピング領域と等しい導電型を有
する第３ドーピング領域と、前記第３ドーピング領域の
両側にそれぞれ形成されている第１トランジスタチャネ
ル及び第２トランジスタチャネルと、前記第１トランジ
スタチャネルの外側に形成されており、前記第３ドーピ
ング領域と等しい導電型を有する第４ドーピング領域
と、前記第２トランジスタチャネルの外側に形成されて
おり、前記第３ドーピング領域と等しい導電型を有する
第５ドーピング領域と、前記第１及び第２トランジスタ
チャネルの上部に所定絶縁膜を介してそれぞれ形成され
ている第１及び第２ゲート電極と、前記第４及び第５ド
ーピング領域の上にそれぞれ形成されている第１及び第
２電極層と、前記第３ドーピング領域の上に形成されて
いる第３電極層を含んで構成される。ここで、前記通電
物質層は金属層より構成される。
【００２０】
【作用】本発明は少数の回路素子より構成され、これを
応用した回路において循環電流を防ぐ。
応用した回路において循環電流を防ぐ。
【００２１】
【実施例】以下、添付した図面に基づき本発明の実施例
をさらに詳しく説明する。図１は本発明による整流形伝
送ゲート回路の第１実施例を示した回路図であって、整
流形伝送ゲート回路は入力端子Ｉ１、入力端子Ｉ２、出
力端子Ｔ１、ＮＭＯＳトランジスタＭ１及びダイオード
Ｄ１を含んで構成される。
をさらに詳しく説明する。図１は本発明による整流形伝
送ゲート回路の第１実施例を示した回路図であって、整
流形伝送ゲート回路は入力端子Ｉ１、入力端子Ｉ２、出
力端子Ｔ１、ＮＭＯＳトランジスタＭ１及びダイオード
Ｄ１を含んで構成される。
【００２２】図１において、入力端子Ｉ１はＮＭＯＳト
ランジスタＭ１のソースに結合されており、入力端子Ｉ
２はＮＭＯＳトランジスタＭ１のゲートに結合されてい
る。ＮＭＯＳトランジスタＭ１のドレインはダイオード
Ｄ１のカソードに結合されており、ダイオードＤ１のア
ノードは出力端子Ｔ１に結合されている。入力端子Ｉ１
及び入力端子１２はそれぞれ第１ロジック入力信号及び
第２ロジック入力信号を受信するもので、ＮＭＯＳトラ
ンジスタＭ１は第２ロジック入力信号の状態が”ハイ”
の時”オン”され第１ロジック入力信号をドレインに伝
送し、第２ロジック入力信号が”ロー”の時は”オフ”
されドレインはハイインピーダンス状態となる。ダイオ
ードＤ１は出力端子Ｔ１の電位がＮＭＯＳトランジスタ
Ｍ１のドレインの電位に比べてダイオードスレショルド
電圧（すなわち、０・７Ｖ）以上高い場合は”オン”さ
れ、そうでない場合は”オフ”される。
ランジスタＭ１のソースに結合されており、入力端子Ｉ
２はＮＭＯＳトランジスタＭ１のゲートに結合されてい
る。ＮＭＯＳトランジスタＭ１のドレインはダイオード
Ｄ１のカソードに結合されており、ダイオードＤ１のア
ノードは出力端子Ｔ１に結合されている。入力端子Ｉ１
及び入力端子１２はそれぞれ第１ロジック入力信号及び
第２ロジック入力信号を受信するもので、ＮＭＯＳトラ
ンジスタＭ１は第２ロジック入力信号の状態が”ハイ”
の時”オン”され第１ロジック入力信号をドレインに伝
送し、第２ロジック入力信号が”ロー”の時は”オフ”
されドレインはハイインピーダンス状態となる。ダイオ
ードＤ１は出力端子Ｔ１の電位がＮＭＯＳトランジスタ
Ｍ１のドレインの電位に比べてダイオードスレショルド
電圧（すなわち、０・７Ｖ）以上高い場合は”オン”さ
れ、そうでない場合は”オフ”される。
【００２３】図２は本発明による整流形伝送ゲート回路
の第２実施例を示した回路図で、整流形伝送ゲート回路
は入力端子Ｉ３、入力端子Ｉ４、出力端子Ｔ２、ＰＭＯ
ＳトランジスタＭ２及びダイオードＤ２を含んで構成さ
れる。図２を参照すれば、入力端子Ｉ３はＰＭＯＳトラ
ンジスタＭ２のソースに結合されており、入力端子Ｉ４
はＰＭＯＳトランジスタＭ２のゲートに結合されてい
る。ＰＭＯＳトランジスタＭ２のドレインはダイオード
Ｄ２のアノードに結合されており、ダイオードＤ２のカ
ソードは出力端子Ｔ２に結合されている。入力端子Ｉ３
及び入力端子Ｉ４はそれぞれ第１ロジック入力信号及び
第２ロジック入力信号を受信し、ＰＭＯＳトランジスタ
Ｍ２は第２ロジック入力信号が”ロー”の時”オン”さ
れ第１ロジック入力信号をＰＭＯＳトランジスタＭ２の
ドレインに伝送し、そうでない場合は”オフ”されＰＭ
ＯＳトランジスタＭ２のドレインはハイインピーダンス
状態になる。ダイオードＤ２はＰＭＯＳトランジスタＭ
２のドレインの電位が出力端子Ｔ２の電位に比べてダイ
オードのスレショルド電圧以上に高い場合は”オン”さ
れ、そうでない場合は”オフ”される。
の第２実施例を示した回路図で、整流形伝送ゲート回路
は入力端子Ｉ３、入力端子Ｉ４、出力端子Ｔ２、ＰＭＯ
ＳトランジスタＭ２及びダイオードＤ２を含んで構成さ
れる。図２を参照すれば、入力端子Ｉ３はＰＭＯＳトラ
ンジスタＭ２のソースに結合されており、入力端子Ｉ４
はＰＭＯＳトランジスタＭ２のゲートに結合されてい
る。ＰＭＯＳトランジスタＭ２のドレインはダイオード
Ｄ２のアノードに結合されており、ダイオードＤ２のカ
ソードは出力端子Ｔ２に結合されている。入力端子Ｉ３
及び入力端子Ｉ４はそれぞれ第１ロジック入力信号及び
第２ロジック入力信号を受信し、ＰＭＯＳトランジスタ
Ｍ２は第２ロジック入力信号が”ロー”の時”オン”さ
れ第１ロジック入力信号をＰＭＯＳトランジスタＭ２の
ドレインに伝送し、そうでない場合は”オフ”されＰＭ
ＯＳトランジスタＭ２のドレインはハイインピーダンス
状態になる。ダイオードＤ２はＰＭＯＳトランジスタＭ
２のドレインの電位が出力端子Ｔ２の電位に比べてダイ
オードのスレショルド電圧以上に高い場合は”オン”さ
れ、そうでない場合は”オフ”される。
【００２４】図３は本発明による整流形伝送ゲート回路
の第３実施例を示した回路図であって、入力端子Ｉ５、
入力端子Ｉ６、出力端子Ｔ３、ＮＭＯＳトランジスタＭ
３、ＮＭＯＳトランジスタＭ４及びダイオードＤ３を含
んで構成される。図３において、ＮＭＯＳトランジスタ
Ｍ３のソースは入力端子Ｉ５に結合されており、ＮＭＯ
ＳトランジスタＭ３のゲートは入力端子Ｉ６に結合され
ており、ＮＭＯＳトランジスタＭ３のドレインはダイオ
ードＤ３のカソードに結合されている。対応的に、ＮＭ
ＯＳトランジスタＭ４のソースは入力端子Ｉ６に結合さ
れており、ＮＭＯＳトランジスタＭ４のゲートは入力端
子Ｉ５に結合されており、ＮＭＯＳトランジスタＭ４の
ドレインはＮＭＯＳトランジスタＭ３のドレインと共に
ダイオードＤ３のカソードに共通的に結合されており、
ダイオードＤ３のアノードは出力端子Ｔ３に結合されて
いる。入力端子Ｉ５及び入力端子Ｉ６はそれぞれ第１ロ
ジック入力信号及び第２ロジック入力信号を受信するも
ので、ＮＭＯＳトランジスタＭ３は第２ロジック入力信
号が”ハイ”の場合”オン”され第１ロジック入力信号
をＮＭＯＳトランジスタＭ３のドレインに伝送し、ＮＭ
ＯＳトランジスタＭ４は第１ロジック入力信号が”ハ
イ”の場合”オン”され第２ロジック入力信号をＮＭＯ
ＳトランジスタＭ４のドレインに伝送する。ここで、Ｎ
ＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４
のドレインは結合されており、第１及び第２ロジック入
力信号に応ずるドレインの状態を整理すれば次の表１の
通りである。
の第３実施例を示した回路図であって、入力端子Ｉ５、
入力端子Ｉ６、出力端子Ｔ３、ＮＭＯＳトランジスタＭ
３、ＮＭＯＳトランジスタＭ４及びダイオードＤ３を含
んで構成される。図３において、ＮＭＯＳトランジスタ
Ｍ３のソースは入力端子Ｉ５に結合されており、ＮＭＯ
ＳトランジスタＭ３のゲートは入力端子Ｉ６に結合され
ており、ＮＭＯＳトランジスタＭ３のドレインはダイオ
ードＤ３のカソードに結合されている。対応的に、ＮＭ
ＯＳトランジスタＭ４のソースは入力端子Ｉ６に結合さ
れており、ＮＭＯＳトランジスタＭ４のゲートは入力端
子Ｉ５に結合されており、ＮＭＯＳトランジスタＭ４の
ドレインはＮＭＯＳトランジスタＭ３のドレインと共に
ダイオードＤ３のカソードに共通的に結合されており、
ダイオードＤ３のアノードは出力端子Ｔ３に結合されて
いる。入力端子Ｉ５及び入力端子Ｉ６はそれぞれ第１ロ
ジック入力信号及び第２ロジック入力信号を受信するも
ので、ＮＭＯＳトランジスタＭ３は第２ロジック入力信
号が”ハイ”の場合”オン”され第１ロジック入力信号
をＮＭＯＳトランジスタＭ３のドレインに伝送し、ＮＭ
ＯＳトランジスタＭ４は第１ロジック入力信号が”ハ
イ”の場合”オン”され第２ロジック入力信号をＮＭＯ
ＳトランジスタＭ４のドレインに伝送する。ここで、Ｎ
ＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４
のドレインは結合されており、第１及び第２ロジック入
力信号に応ずるドレインの状態を整理すれば次の表１の
通りである。
【００２５】
【表１】
【００２６】ダイオードＤ３は共通ドレインの電位が出
力端子Ｔ３の電位に比べてダイオードのスレショルド電
圧以上に低い場合は”オン”され、そうでない場合は”
オフ”される。図４は本発明による整流形伝送ゲート回
路の第４実施例を示した回路図であって、入力端子Ｉ
７、入力端子Ｉ８、出力端子Ｔ４、ＰＭＯＳトランジス
タＭ５、ＰＭＯＳトランジスタＭ６及びダイオードＤ４
を含んで構成される。
力端子Ｔ３の電位に比べてダイオードのスレショルド電
圧以上に低い場合は”オン”され、そうでない場合は”
オフ”される。図４は本発明による整流形伝送ゲート回
路の第４実施例を示した回路図であって、入力端子Ｉ
７、入力端子Ｉ８、出力端子Ｔ４、ＰＭＯＳトランジス
タＭ５、ＰＭＯＳトランジスタＭ６及びダイオードＤ４
を含んで構成される。
【００２７】図４において、ＰＭＯＳトランジスタＭ５
のソースは入力端子Ｉ７に結合されており、ＰＭＯＳト
ランジスタＭ５のゲートは入力端子Ｉ８に結合されてお
り、ＰＭＯＳトランジスタＭ５のドレインはダイオード
Ｄ４のアノードに結合されている。対応的に、ＰＭＯＳ
トランジスタＭ６のソースは入力端子Ｉ８に結合されて
おり、ＰＭＯＳトランジスタＭ６のゲートは入力端子Ｉ
７に結合されており、ＰＭＯＳトランジスタＭ６のドレ
インはＰＭＯＳトランジスタＭ５のドレインと共に、ダ
イオードＤ４のアノードに共通的に結合されており、出
力端子Ｔ４はダイオードＤ４のカソードに結合されてい
る。入力端子Ｉ７及び入力端子Ｉ８はそれぞれ第１ロジ
ック入力信号及び第２ロジック入力信号を受信するもの
で、ＰＭＯＳトランジスタＭ５は第２ロジック入力信号
が”ロー”の場合”オン”され第１ロジック入力信号を
ＰＭＯＳトランジスタＭ５のドレインに伝送され、ＰＭ
ＯＳトランジスタＭ６は第１ロジック入力信号が”ロ
ー”の場合”オン”され第２ロジック入力信号をＰＭＯ
ＳトランジスタＭ６のドレインに伝送する。ここで、Ｐ
ＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ６
のドレインは結合されており、第１及び第２ロジック入
力信号に応ずるドレインの状態を整理すれば次の通りで
ある。
のソースは入力端子Ｉ７に結合されており、ＰＭＯＳト
ランジスタＭ５のゲートは入力端子Ｉ８に結合されてお
り、ＰＭＯＳトランジスタＭ５のドレインはダイオード
Ｄ４のアノードに結合されている。対応的に、ＰＭＯＳ
トランジスタＭ６のソースは入力端子Ｉ８に結合されて
おり、ＰＭＯＳトランジスタＭ６のゲートは入力端子Ｉ
７に結合されており、ＰＭＯＳトランジスタＭ６のドレ
インはＰＭＯＳトランジスタＭ５のドレインと共に、ダ
イオードＤ４のアノードに共通的に結合されており、出
力端子Ｔ４はダイオードＤ４のカソードに結合されてい
る。入力端子Ｉ７及び入力端子Ｉ８はそれぞれ第１ロジ
ック入力信号及び第２ロジック入力信号を受信するもの
で、ＰＭＯＳトランジスタＭ５は第２ロジック入力信号
が”ロー”の場合”オン”され第１ロジック入力信号を
ＰＭＯＳトランジスタＭ５のドレインに伝送され、ＰＭ
ＯＳトランジスタＭ６は第１ロジック入力信号が”ロ
ー”の場合”オン”され第２ロジック入力信号をＰＭＯ
ＳトランジスタＭ６のドレインに伝送する。ここで、Ｐ
ＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ６
のドレインは結合されており、第１及び第２ロジック入
力信号に応ずるドレインの状態を整理すれば次の通りで
ある。
【００２８】
【表２】
【００２９】ダイオードＤ４は共通ドレインの電位が出
力端子Ｔ４の電位に比べてダイオードのスレショルド電
圧以上に高い場合は”オン”され、そうでない場合は”
オフ”される。図５は本発明による整流形伝送ゲート回
路の第５実施例を示した回路図であって、整流形伝送ゲ
ート回路は入力端子Ｉ９、入力端子Ｉ１０、出力端子Ｔ
５、ＮＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタ
Ｍ８、基準電位ソースＶCC、 通電的負荷Ｒ１及びダイオ
ードＤ５を含んで構成される。
力端子Ｔ４の電位に比べてダイオードのスレショルド電
圧以上に高い場合は”オン”され、そうでない場合は”
オフ”される。図５は本発明による整流形伝送ゲート回
路の第５実施例を示した回路図であって、整流形伝送ゲ
ート回路は入力端子Ｉ９、入力端子Ｉ１０、出力端子Ｔ
５、ＮＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタ
Ｍ８、基準電位ソースＶCC、 通電的負荷Ｒ１及びダイオ
ードＤ５を含んで構成される。
【００３０】図５において、ＮＭＯＳトランジスタＭ７
のソースは入力端子Ｉ９に結合されており、ＮＭＯＳト
ランジスタＭ７のゲートは入力端子Ｉ１０に結合されて
おり、ＮＭＯＳトランジスタＭ７のドレインはダイオー
ドＤ５のアノードに結合されている。対応的に、ＮＭＯ
ＳトランジスタＭ８のソースは入力端子Ｉ１０に結合さ
れており、ＮＭＯＳトランジスタＭ８のゲートは入力端
子Ｉ９に結合されており、ＮＭＯＳトランジスタＭ８の
ドレインはＮＭＯＳトランジスタＭ７のドレインと共
に、ダイオードＤ５のアノードに共通的に結合されてお
り、ダイオードＤ５のカソードは出力端子Ｔ５に結合さ
れている。通電的負荷はＮＭＯＳトランジスタＭ７、Ｍ
８の共通ドレインと基準電位ソースＶCCとの間に結合さ
れている。
のソースは入力端子Ｉ９に結合されており、ＮＭＯＳト
ランジスタＭ７のゲートは入力端子Ｉ１０に結合されて
おり、ＮＭＯＳトランジスタＭ７のドレインはダイオー
ドＤ５のアノードに結合されている。対応的に、ＮＭＯ
ＳトランジスタＭ８のソースは入力端子Ｉ１０に結合さ
れており、ＮＭＯＳトランジスタＭ８のゲートは入力端
子Ｉ９に結合されており、ＮＭＯＳトランジスタＭ８の
ドレインはＮＭＯＳトランジスタＭ７のドレインと共
に、ダイオードＤ５のアノードに共通的に結合されてお
り、ダイオードＤ５のカソードは出力端子Ｔ５に結合さ
れている。通電的負荷はＮＭＯＳトランジスタＭ７、Ｍ
８の共通ドレインと基準電位ソースＶCCとの間に結合さ
れている。
【００３１】ダイオードＤ５はＮＭＯＳトランジスタＭ
７、Ｍ８の共通ドレインの電位が出力端子Ｔ５の電位に
比べてダイオードのスレショルド電圧以上高い場合は”
オン”され、そうでない場合は”オフ”される。以上の
ような整流形伝送ゲート回路はＮＭＯＳトランジスタＭ
７、Ｍ８の共通ドレインと通常電源と呼ばれる基準電位
ソースＶCCとの間に通電的負荷Ｒ１をさらに含んでいる
ので、ＮＭＯＳトランジスタＭ７、Ｍ８のオープン状態
が安定化され、応答速度が増加する。従って、この回路
の性能は通電的負荷の電気的性質に応じて相違になる。
通電的負荷としては抵抗ディプリッション形ＦＥＴ、定
電流源などが使えるが、好適には定電流源を使う。
７、Ｍ８の共通ドレインの電位が出力端子Ｔ５の電位に
比べてダイオードのスレショルド電圧以上高い場合は”
オン”され、そうでない場合は”オフ”される。以上の
ような整流形伝送ゲート回路はＮＭＯＳトランジスタＭ
７、Ｍ８の共通ドレインと通常電源と呼ばれる基準電位
ソースＶCCとの間に通電的負荷Ｒ１をさらに含んでいる
ので、ＮＭＯＳトランジスタＭ７、Ｍ８のオープン状態
が安定化され、応答速度が増加する。従って、この回路
の性能は通電的負荷の電気的性質に応じて相違になる。
通電的負荷としては抵抗ディプリッション形ＦＥＴ、定
電流源などが使えるが、好適には定電流源を使う。
【００３２】図６は本発明による整流形伝送ゲート回路
の第６実施例を示した回路図であって、入力端子Ｉ１
１、入力端子Ｉ１２、出力端子Ｔ６、ＰＭＯＳトランジ
スタＭ９、ＰＭＯＳトランジスタＭ１０、基準電位ソー
スＶSS、 通電的負荷Ｒ２及びダイオードＤ６を含んで構
成される。図６において、ＰＭＯＳトランジスタＭ９の
ソースは入力端子Ｉ１１に結合されており、ＰＭＯＳト
ランジスタＭ９のゲートは入力端子Ｉ１２に結合されて
おり、ＰＭＯＳトランジスタＭ９のドレインはダイオー
ドＤ６のカソードに結合されている。対応的に、ＰＭＯ
ＳトランジスタＭ１０のソースは入力端子Ｉ１２に結合
されており、ＰＭＯＳトランジスタＭ１０のゲートは入
力端子Ｉ１１に結合されており、ＰＭＯＳトランジスタ
Ｍ１０のドレインはＰＭＯＳトランジスタＭ９のドレイ
ンと共に、ダイオードＤ６のカソードに共通的に結合さ
れている。通電的負荷Ｒ２は通常ロジック”ロー”に対
応する基準電位ソースＶSSとＰＭＯＳトランジスタＭ
９、Ｍ１０の共通ドレイン間に結合されており、出力端
子Ｔ６はダイオードＤ６のアノードに結合されている。
の第６実施例を示した回路図であって、入力端子Ｉ１
１、入力端子Ｉ１２、出力端子Ｔ６、ＰＭＯＳトランジ
スタＭ９、ＰＭＯＳトランジスタＭ１０、基準電位ソー
スＶSS、 通電的負荷Ｒ２及びダイオードＤ６を含んで構
成される。図６において、ＰＭＯＳトランジスタＭ９の
ソースは入力端子Ｉ１１に結合されており、ＰＭＯＳト
ランジスタＭ９のゲートは入力端子Ｉ１２に結合されて
おり、ＰＭＯＳトランジスタＭ９のドレインはダイオー
ドＤ６のカソードに結合されている。対応的に、ＰＭＯ
ＳトランジスタＭ１０のソースは入力端子Ｉ１２に結合
されており、ＰＭＯＳトランジスタＭ１０のゲートは入
力端子Ｉ１１に結合されており、ＰＭＯＳトランジスタ
Ｍ１０のドレインはＰＭＯＳトランジスタＭ９のドレイ
ンと共に、ダイオードＤ６のカソードに共通的に結合さ
れている。通電的負荷Ｒ２は通常ロジック”ロー”に対
応する基準電位ソースＶSSとＰＭＯＳトランジスタＭ
９、Ｍ１０の共通ドレイン間に結合されており、出力端
子Ｔ６はダイオードＤ６のアノードに結合されている。
【００３３】ダイオードＤ６は出力端子Ｔ６の電位がＰ
ＭＯＳトランジスタＭ９、Ｍ１０の共通ドレインの電位
に比べてダイオードのスレショルド電圧以上高い場合
は”オン”され、そうでない場合は”オフ”される。か
かる整流形伝送ゲート回路はＰＭＳＯトランジスタＭ
９、Ｍ１０の共通ドレインと基準電位ソースＶSSとの間
に通電的負荷Ｒ２をさらに含んでいるので、ＰＭＯＳト
ランジスタＭ９、Ｍ１０のオープン状態が安定化され、
応答速度が増加する。
図７は本発明によるロ
ジック回路の第１実施例を示すブロック図であって、通
常ロジック”ハイ”に対応する電位を提供する基準電位
ソースＶCC、出力端子Ｔ７、基準電位ソースＶCCと出力
端子Ｔ７との間に結合されている通電的負荷Ｒ３及び多
数の２入力整流形伝送ゲート回路５０１、５０２、５０
３を含んで構成される。
ＭＯＳトランジスタＭ９、Ｍ１０の共通ドレインの電位
に比べてダイオードのスレショルド電圧以上高い場合
は”オン”され、そうでない場合は”オフ”される。か
かる整流形伝送ゲート回路はＰＭＳＯトランジスタＭ
９、Ｍ１０の共通ドレインと基準電位ソースＶSSとの間
に通電的負荷Ｒ２をさらに含んでいるので、ＰＭＯＳト
ランジスタＭ９、Ｍ１０のオープン状態が安定化され、
応答速度が増加する。
図７は本発明によるロ
ジック回路の第１実施例を示すブロック図であって、通
常ロジック”ハイ”に対応する電位を提供する基準電位
ソースＶCC、出力端子Ｔ７、基準電位ソースＶCCと出力
端子Ｔ７との間に結合されている通電的負荷Ｒ３及び多
数の２入力整流形伝送ゲート回路５０１、５０２、５０
３を含んで構成される。
【００３４】図７において、多数の２入力整流形伝送ゲ
ート回路５０１、５０２、５０３は図３に示した整流形
伝送ゲート回路か、あるいは図６に示した整流形伝送ゲ
ート回路であることもある。ここで、多数の２入力整流
形伝送ゲート回路５０１、５０２、５０３が図３に示し
た整流形伝送ゲート回路の場合、出力端子Ｔ７は
（１）、２入力整流形伝送ゲート回路の入力対のうちい
ずれか一対の入力が相異なる場合、即ち一つがロジッ
ク”ハイ”であり他の一つがロジック”ロー”の場合は
ロジック”ロー”であり、（２）、その他の場合はロジ
ック”ハイ”となる。
ート回路５０１、５０２、５０３は図３に示した整流形
伝送ゲート回路か、あるいは図６に示した整流形伝送ゲ
ート回路であることもある。ここで、多数の２入力整流
形伝送ゲート回路５０１、５０２、５０３が図３に示し
た整流形伝送ゲート回路の場合、出力端子Ｔ７は
（１）、２入力整流形伝送ゲート回路の入力対のうちい
ずれか一対の入力が相異なる場合、即ち一つがロジッ
ク”ハイ”であり他の一つがロジック”ロー”の場合は
ロジック”ロー”であり、（２）、その他の場合はロジ
ック”ハイ”となる。
【００３５】一方、多数の２入力整流形伝送ゲート回路
５０１、５０２、５０３が図６に示した整流形伝送ゲー
ト回路の場合、出力端子Ｔ７は（１）、２入力整流形伝
送ゲート回路の入力対のうちいずれか一対の入力の全部
がロジック”ロー”の場合はロジック”ロー”であり、
（２）、その他の場合はロジック”ハイ”となる。図８
は本発明によるロジック回路の第１実施例を示すブロッ
ク図であって、通常接地と呼ばれる基準電位ソース
ＶSS、出力端子Ｔ８、基準電位ソースＶSSと出力端子Ｔ
８との間に結合されている通電的負荷Ｒ４及び多数の２
入力整流形伝送ゲート回路６０１、６０２、６０３を含
んで構成される。
５０１、５０２、５０３が図６に示した整流形伝送ゲー
ト回路の場合、出力端子Ｔ７は（１）、２入力整流形伝
送ゲート回路の入力対のうちいずれか一対の入力の全部
がロジック”ロー”の場合はロジック”ロー”であり、
（２）、その他の場合はロジック”ハイ”となる。図８
は本発明によるロジック回路の第１実施例を示すブロッ
ク図であって、通常接地と呼ばれる基準電位ソース
ＶSS、出力端子Ｔ８、基準電位ソースＶSSと出力端子Ｔ
８との間に結合されている通電的負荷Ｒ４及び多数の２
入力整流形伝送ゲート回路６０１、６０２、６０３を含
んで構成される。
【００３６】図８を参照すれば、多数の２入力整流形伝
送ゲート回路６０１、６０２、６０３は図４に示した整
流形伝送ゲート回路か、あるいは図５に示した整流形伝
送ゲート回路であることもある。ここで、多数の２入力
整流形伝送ゲート回路６０１、６０２、６０３が図４に
示した整流形伝送ゲート回路の場合、出力端子Ｔ８は
（１）、２入力整流形伝送ゲート回路の入力対のうちい
ずれか一対の入力が相異なる場合、即ち一つがロジッ
ク”ハイ”であり他の一つがロジック”ロー”の場合は
ロジック”ハイ”であり、（２）、その他の場合はロジ
ック”ロー”となる。一方、多数の２入力整流形伝送ゲ
ート回路６０１、６０２、６０３が図５に示した整流形
伝送ゲート回路の場合、出力端子Ｔ８は（１）、２入力
整流形伝送ゲート回路の入力対のうちいずれか一対の入
力の全部がロジック”ハイ”の場合はロジック”ハイ”
であり、（２）、その他の場合はロジック”ロー”とな
る。
送ゲート回路６０１、６０２、６０３は図４に示した整
流形伝送ゲート回路か、あるいは図５に示した整流形伝
送ゲート回路であることもある。ここで、多数の２入力
整流形伝送ゲート回路６０１、６０２、６０３が図４に
示した整流形伝送ゲート回路の場合、出力端子Ｔ８は
（１）、２入力整流形伝送ゲート回路の入力対のうちい
ずれか一対の入力が相異なる場合、即ち一つがロジッ
ク”ハイ”であり他の一つがロジック”ロー”の場合は
ロジック”ハイ”であり、（２）、その他の場合はロジ
ック”ロー”となる。一方、多数の２入力整流形伝送ゲ
ート回路６０１、６０２、６０３が図５に示した整流形
伝送ゲート回路の場合、出力端子Ｔ８は（１）、２入力
整流形伝送ゲート回路の入力対のうちいずれか一対の入
力の全部がロジック”ハイ”の場合はロジック”ハイ”
であり、（２）、その他の場合はロジック”ロー”とな
る。
【００３７】図９は本発明によるキャリロジック回路の
第１実施例を示す回路図であって、キャリロジック回路
は三つの入力端子Ｉ１３、Ｉ１４、Ｉ１５、出力端子Ｔ
９、通電的負荷Ｒ５、三つのダイオードＤ７、Ｄ８、Ｄ
９、三つのＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１
３及び接地に対応する基準電位ソースＶSSを含んで構成
される。
第１実施例を示す回路図であって、キャリロジック回路
は三つの入力端子Ｉ１３、Ｉ１４、Ｉ１５、出力端子Ｔ
９、通電的負荷Ｒ５、三つのダイオードＤ７、Ｄ８、Ｄ
９、三つのＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１
３及び接地に対応する基準電位ソースＶSSを含んで構成
される。
【００３８】三つのダイオードＤ７、Ｄ８、Ｄ９のアノ
ードは三つの入力端子Ｉ１３、Ｉ１４、Ｉ１５にそれぞ
れ結合されており、三つのＮＭＯＳトランジスタＭ１
１、Ｍ１２、Ｍ１３のソースは三つのダイオードＤ７、
Ｄ８、Ｄ９のカソードにそれぞれ結合されている。三つ
のＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３のゲー
トはそれぞれ入力端子Ｉ１４、Ｉ１５、Ｉ１６にそれぞ
れ結合されており、ドレインは出力端子Ｔ９に共通的に
結合されている。通電的負荷Ｒ５は出力端子Ｔ９と基準
電位ソースＶSSとの間に結合され、応答速度を増加させ
る役割を果たす。
ードは三つの入力端子Ｉ１３、Ｉ１４、Ｉ１５にそれぞ
れ結合されており、三つのＮＭＯＳトランジスタＭ１
１、Ｍ１２、Ｍ１３のソースは三つのダイオードＤ７、
Ｄ８、Ｄ９のカソードにそれぞれ結合されている。三つ
のＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３のゲー
トはそれぞれ入力端子Ｉ１４、Ｉ１５、Ｉ１６にそれぞ
れ結合されており、ドレインは出力端子Ｔ９に共通的に
結合されている。通電的負荷Ｒ５は出力端子Ｔ９と基準
電位ソースＶSSとの間に結合され、応答速度を増加させ
る役割を果たす。
【００３９】このようなキャリロジック回路において、
入力端子のうち二つの入力端子は加算しようとする二つ
の入力信号を受信し、残りの一つの入力端子はキャリ入
力信号を受信する。出力端子は二つの入力をＳＡ及びＳ
Ｂとし、キャリ入力信号をＳＣとする場合、（ＳＡ＊Ｓ
Ｂ）＋（ＳＢ＊ＳＣ）＋（ＳＣ＊ＳＡ）であるロジック
結果値を出力する。ここで、”＋”は論理和ＯＲ関数を
示し、”＊”は論理積ＡＮＤ関数を示す。
入力端子のうち二つの入力端子は加算しようとする二つ
の入力信号を受信し、残りの一つの入力端子はキャリ入
力信号を受信する。出力端子は二つの入力をＳＡ及びＳ
Ｂとし、キャリ入力信号をＳＣとする場合、（ＳＡ＊Ｓ
Ｂ）＋（ＳＢ＊ＳＣ）＋（ＳＣ＊ＳＡ）であるロジック
結果値を出力する。ここで、”＋”は論理和ＯＲ関数を
示し、”＊”は論理積ＡＮＤ関数を示す。
【００４０】図１０は本発明によるキャリロジック回路
の第２実施例を示す回路図であって、三つの入力端子Ｉ
１６、Ｉ１７、Ｉ１８、出力端子Ｔ１０、基準電位ソー
スＶ SS、二つのダイオードＤ１０、Ｄ１１、三つのＰＭ
ＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６及び通電的負
荷Ｒ６を含んで構成される。図１０を参照すれば、ダイ
オードＤ１０のアノードは入力端子Ｉ１６に結合されて
おり、ダイオードＤ１１のアノードは入力端子Ｉ１８に
結合されている。ＰＭＯＳトランジスタＭ１４において
ソースはダイオードＤ１０のカソードに結合されてお
り、ゲートは入力端子Ｉ１８に結合されており、ドレイ
ンは出力端子Ｔ１０に結合されている。ＰＭＯＳトラン
ジスタＭ１５のソースはダイオードＤ１０のカソードに
結合されており、ゲートは入力端子Ｉ１７に結合されて
おり、ドレインは出力端子Ｔ１０に結合されている。Ｐ
ＭＯＳトランジスタＭ１６において、ソースはダイオー
ドＤ１１のカソードに結合されており、ゲートは入力端
子Ｉ１７に結合されており、ドレインは出力端子Ｔ１０
に結合されている。通電的負荷Ｒ６は出力端子とロジッ
ク”ロー”に当たる基準電位ソースＶSSとの間に結合さ
れている。
の第２実施例を示す回路図であって、三つの入力端子Ｉ
１６、Ｉ１７、Ｉ１８、出力端子Ｔ１０、基準電位ソー
スＶ SS、二つのダイオードＤ１０、Ｄ１１、三つのＰＭ
ＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６及び通電的負
荷Ｒ６を含んで構成される。図１０を参照すれば、ダイ
オードＤ１０のアノードは入力端子Ｉ１６に結合されて
おり、ダイオードＤ１１のアノードは入力端子Ｉ１８に
結合されている。ＰＭＯＳトランジスタＭ１４において
ソースはダイオードＤ１０のカソードに結合されてお
り、ゲートは入力端子Ｉ１８に結合されており、ドレイ
ンは出力端子Ｔ１０に結合されている。ＰＭＯＳトラン
ジスタＭ１５のソースはダイオードＤ１０のカソードに
結合されており、ゲートは入力端子Ｉ１７に結合されて
おり、ドレインは出力端子Ｔ１０に結合されている。Ｐ
ＭＯＳトランジスタＭ１６において、ソースはダイオー
ドＤ１１のカソードに結合されており、ゲートは入力端
子Ｉ１７に結合されており、ドレインは出力端子Ｔ１０
に結合されている。通電的負荷Ｒ６は出力端子とロジッ
ク”ロー”に当たる基準電位ソースＶSSとの間に結合さ
れている。
【００４１】かかるキャリロジック回路は図９に示した
キャリロジック回路と同様に、入力端子のうち二つの入
力端子は加算しようとする二つの入力信号を受信し、残
りの一つの入力端子はキャリ入力信号を受信し、出力端
子は（ＳＡ＊ＳＢ）＋（ＳＢ＊ＳＣ）＋（ＳＣ＊ＳＡ）
であるロジック結果値を出力する。図１１ないし図１３
は本発明による加算器を示す回路図であって、それぞれ
図１０に示したキャリロジック回路ＣＬを採用する。
キャリロジック回路と同様に、入力端子のうち二つの入
力端子は加算しようとする二つの入力信号を受信し、残
りの一つの入力端子はキャリ入力信号を受信し、出力端
子は（ＳＡ＊ＳＢ）＋（ＳＢ＊ＳＣ）＋（ＳＣ＊ＳＡ）
であるロジック結果値を出力する。図１１ないし図１３
は本発明による加算器を示す回路図であって、それぞれ
図１０に示したキャリロジック回路ＣＬを採用する。
【００４２】図１１を参照すれば、入力端子ＳＡ、ＳＢ
は加算しようとする二つの信号を受信し、キャリ入力端
子ＳＣはキャリ入力信号を受信する。ＮＭＯＳトランジ
スタＱ１、Ｑ２は排他的論理和ゲートＧ１を構成し、Ｎ
ＭＯＳトランジスタＱ３、Ｑ４は排他的論理和ゲートＧ
２を構成する。ここで、排他的論理和ゲートＧ１は（Ｓ
Ａ○ＳＢ）であるロジック値を出力し、排他的論理和ゲ
ートＧ２は（ＳＡ○ＳＢ○ＳＣ）であるロジック値、即
ち和信号を出力する。ここで、○はロジックＸＯＲ動作
を示す。ＰＭＯＳトランジスタＱ８、ＮＭＯＳトランジ
スタＱ１３及び反転増幅器ＩＮＶ２はキャリ出力信号の
ための出力バッファを構成し、ＰＭＯＳトランジスタＱ
９、ＮＭＯＳトランジスタＱ１２及び反転増幅器ＩＮＶ
１は和信号のための出力バッファを構成する。ここで、
ＰＭＯＳトランジスタＱ８及びＮＭＯＳトランジスタＱ
１３はインバータを構成するので、反転増幅器ＩＮＶ２
の出力は増幅されたキャリ出力信号となる。対応的に、
ＰＭＯＳトランジスタＱ９及びＮＭＯＳトランジスタＱ
１２もやはりインバータを構成するので、反転増幅器Ｉ
ＮＶ１の出力は増幅された和信号となる。ＮＭＯＳトラ
ンジスタＱ１５のゲートはキャリリセット信号ＲＥを受
信するが、キャリリセット信号ＲＥはローアクディブ信
号である。従って、キャリリセット信号ＲＥがロジッ
ク”ロー”となれば、ＮＭＯＳトランジスタＱ１５が”
オフ”され、ＮＭＯＳトランジスタＱ１４のゲートがロ
ジック”ハイ”となってＮＭＯＳトランジスタＱ１４
が”オン”される。それで、ノードＮ１はロジック”ロ
ー”にリセットされる。このようなリセット動作は加算
動作が行われる直前に行われることで、加算動作時入力
信号及びキャリ入力信号を一層早く伝達させる。
は加算しようとする二つの信号を受信し、キャリ入力端
子ＳＣはキャリ入力信号を受信する。ＮＭＯＳトランジ
スタＱ１、Ｑ２は排他的論理和ゲートＧ１を構成し、Ｎ
ＭＯＳトランジスタＱ３、Ｑ４は排他的論理和ゲートＧ
２を構成する。ここで、排他的論理和ゲートＧ１は（Ｓ
Ａ○ＳＢ）であるロジック値を出力し、排他的論理和ゲ
ートＧ２は（ＳＡ○ＳＢ○ＳＣ）であるロジック値、即
ち和信号を出力する。ここで、○はロジックＸＯＲ動作
を示す。ＰＭＯＳトランジスタＱ８、ＮＭＯＳトランジ
スタＱ１３及び反転増幅器ＩＮＶ２はキャリ出力信号の
ための出力バッファを構成し、ＰＭＯＳトランジスタＱ
９、ＮＭＯＳトランジスタＱ１２及び反転増幅器ＩＮＶ
１は和信号のための出力バッファを構成する。ここで、
ＰＭＯＳトランジスタＱ８及びＮＭＯＳトランジスタＱ
１３はインバータを構成するので、反転増幅器ＩＮＶ２
の出力は増幅されたキャリ出力信号となる。対応的に、
ＰＭＯＳトランジスタＱ９及びＮＭＯＳトランジスタＱ
１２もやはりインバータを構成するので、反転増幅器Ｉ
ＮＶ１の出力は増幅された和信号となる。ＮＭＯＳトラ
ンジスタＱ１５のゲートはキャリリセット信号ＲＥを受
信するが、キャリリセット信号ＲＥはローアクディブ信
号である。従って、キャリリセット信号ＲＥがロジッ
ク”ロー”となれば、ＮＭＯＳトランジスタＱ１５が”
オフ”され、ＮＭＯＳトランジスタＱ１４のゲートがロ
ジック”ハイ”となってＮＭＯＳトランジスタＱ１４
が”オン”される。それで、ノードＮ１はロジック”ロ
ー”にリセットされる。このようなリセット動作は加算
動作が行われる直前に行われることで、加算動作時入力
信号及びキャリ入力信号を一層早く伝達させる。
【００４３】ＰＭＯＳトランジスタＱ１０のゲートは電
力供給制御信号ＰＷが印加されるもので、電力供給制御
信号ＰＷが”ハイ”ならＰＭＯＳトランジスタＭ１０
が”オン”され、ＰＭＯＳトランジスタＱ５、Ｑ７、Ｑ
８、Ｑ９、Ｑ１１のゲートにはロジック”ハイ”の信号
が印加され、それによってＰＭＯＳトランジスタＱ５、
Ｑ７、Ｑ８、Ｑ９、Ｑ１１に”オン”され、基準電位ソ
ースＶCCから電力が供給される。反面、電力供給制御信
号ＰＷが”ロー”ならＰＭＯＳトランジスタＱ１０が”
オフ”され電極供給が遮断される。
力供給制御信号ＰＷが印加されるもので、電力供給制御
信号ＰＷが”ハイ”ならＰＭＯＳトランジスタＭ１０
が”オン”され、ＰＭＯＳトランジスタＱ５、Ｑ７、Ｑ
８、Ｑ９、Ｑ１１のゲートにはロジック”ハイ”の信号
が印加され、それによってＰＭＯＳトランジスタＱ５、
Ｑ７、Ｑ８、Ｑ９、Ｑ１１に”オン”され、基準電位ソ
ースＶCCから電力が供給される。反面、電力供給制御信
号ＰＷが”ロー”ならＰＭＯＳトランジスタＱ１０が”
オフ”され電極供給が遮断される。
【００４４】ＰＭＯＳトランジスタＱ１１、抵抗Ｒ７及
びダイオード接続されたＰＭＯＳトランジスタＱ１６は
整電流回路として作用するもので、ＰＭＯＳトランジス
タＱ１１及び抵抗Ｒ７を通じてＰＭＯＳトランジスタＱ
１５に電流が供給され、それにより安定的にキャリリセ
ット動作がなされる。図１２に示した加算器回路は図１
１に示した加算器回路と比較すれば、反転増幅器ＩＮＶ
１の代わりにラッチゲートＧ３を含み、キャリリセット
動作のための定電流回路にＰＭＯＳトランジスタＱ１
８、抵抗Ｒ８、キャパシタＣ１をさらに含む。
びダイオード接続されたＰＭＯＳトランジスタＱ１６は
整電流回路として作用するもので、ＰＭＯＳトランジス
タＱ１１及び抵抗Ｒ７を通じてＰＭＯＳトランジスタＱ
１５に電流が供給され、それにより安定的にキャリリセ
ット動作がなされる。図１２に示した加算器回路は図１
１に示した加算器回路と比較すれば、反転増幅器ＩＮＶ
１の代わりにラッチゲートＧ３を含み、キャリリセット
動作のための定電流回路にＰＭＯＳトランジスタＱ１
８、抵抗Ｒ８、キャパシタＣ１をさらに含む。
【００４５】図１２において、ラッチゲートＧ３は入力
端子がＮＭＯＳトランジスタＱ１２のドレインに結合さ
れている反転増幅器ＩＮＶ３、入力端子が反転増幅器Ｉ
ＮＶ３の出力端子に結合されている反転増幅器ＩＮＶ４
及び前記反転増幅器ＩＮＶ３の入力端子と前記反転増幅
器ＩＮＶ４の出力端子にソースとドレインがそれぞれ連
結され、ゲートにラッチ制御信号ＬＴを受信するＮＭＯ
ＳトランジスタＱ１７を含んで構成されている。このラ
ッチゲートＧ３はラッチ制御信号ＬＴがロジック”ハ
イ”の時和信号をラッチして、結局加算器に電力が供給
されるべき時間を減少させうる。
端子がＮＭＯＳトランジスタＱ１２のドレインに結合さ
れている反転増幅器ＩＮＶ３、入力端子が反転増幅器Ｉ
ＮＶ３の出力端子に結合されている反転増幅器ＩＮＶ４
及び前記反転増幅器ＩＮＶ３の入力端子と前記反転増幅
器ＩＮＶ４の出力端子にソースとドレインがそれぞれ連
結され、ゲートにラッチ制御信号ＬＴを受信するＮＭＯ
ＳトランジスタＱ１７を含んで構成されている。このラ
ッチゲートＧ３はラッチ制御信号ＬＴがロジック”ハ
イ”の時和信号をラッチして、結局加算器に電力が供給
されるべき時間を減少させうる。
【００４６】ＰＭＯＳトランジスタＱ１８のゲートへは
キャリリセット信号ＲＥが印加される。従って、キャリ
リセット信号がロジック”ロー”の時、ＰＭＯＳトラン
ジスタＱ１８が”オン”される。ここで、キャパシタＣ
１はスピードアップキャパシタとして作用するもので、
リセット動作時ＮＭＯＳトランジスタＱ１５のドレイン
電圧を迅速に高めてノードＮ１の放電時間をさらに短縮
させる。
キャリリセット信号ＲＥが印加される。従って、キャリ
リセット信号がロジック”ロー”の時、ＰＭＯＳトラン
ジスタＱ１８が”オン”される。ここで、キャパシタＣ
１はスピードアップキャパシタとして作用するもので、
リセット動作時ＮＭＯＳトランジスタＱ１５のドレイン
電圧を迅速に高めてノードＮ１の放電時間をさらに短縮
させる。
【００４７】図１３は本発明のさらに他の実施例による
加算器回路を示したもので、特に２段接続されている二
つの加算器回路を示す。図１３において、ＸＯＲゲート
Ｇ４は入力信号ＳＡ、ＳＢ及びキャリ入力信号ＳＣに対
する第１和信号ＯＳを出力し、ＸＯＲゲートＧ５は入力
信号ＳＡ’、ＳＢ’及び第１キャリ出力信号ＣＣに対す
る第２和信号ＯＳ’を出力する。キャリロジック回路Ｃ
Ｌは入力信号ＳＡ、ＳＢ及びキャリ入力信号ＳＣに対す
る第１キャリ出力信号ＣＣを出力し、キャリロジック回
路ＣＬ’は入力信号ＳＡ’、ＳＢ’及び第１キャリ出力
信号ＣＣに対する第２キャリ出力信号ＣＣ’を出力す
る。定電流ソースＩＳ１、ＩＳ２は各加算器のキャリ出
力を安定させる。定電流ソースＩＳ３、反転増幅器ＩＮ
Ｖ５及びＮＭＯＳトランジスタＱ１９はキャリ出力信号
に対するバッファ、即ち段間増幅器として作用する。こ
のように本発明によるキャリロジック回路は１段当たり
トランジスタのスレショルド電圧に対応する電圧ほどず
つ電圧降下を誘発するので、段毎に段間増幅器を含む代
わりに、幾つかの段毎に一つの段間増幅器を含められ
る。
加算器回路を示したもので、特に２段接続されている二
つの加算器回路を示す。図１３において、ＸＯＲゲート
Ｇ４は入力信号ＳＡ、ＳＢ及びキャリ入力信号ＳＣに対
する第１和信号ＯＳを出力し、ＸＯＲゲートＧ５は入力
信号ＳＡ’、ＳＢ’及び第１キャリ出力信号ＣＣに対す
る第２和信号ＯＳ’を出力する。キャリロジック回路Ｃ
Ｌは入力信号ＳＡ、ＳＢ及びキャリ入力信号ＳＣに対す
る第１キャリ出力信号ＣＣを出力し、キャリロジック回
路ＣＬ’は入力信号ＳＡ’、ＳＢ’及び第１キャリ出力
信号ＣＣに対する第２キャリ出力信号ＣＣ’を出力す
る。定電流ソースＩＳ１、ＩＳ２は各加算器のキャリ出
力を安定させる。定電流ソースＩＳ３、反転増幅器ＩＮ
Ｖ５及びＮＭＯＳトランジスタＱ１９はキャリ出力信号
に対するバッファ、即ち段間増幅器として作用する。こ
のように本発明によるキャリロジック回路は１段当たり
トランジスタのスレショルド電圧に対応する電圧ほどず
つ電圧降下を誘発するので、段毎に段間増幅器を含む代
わりに、幾つかの段毎に一つの段間増幅器を含められ
る。
【００４８】以上述べたような整流形伝送ゲート回路は
簡単には電界効果トランジスタとダイオードを別途の領
域に形成して配線層を用いて結合させうる。しかし、こ
のような構造ではダイオードが大きくなるにつれ要求さ
れる面積がぞうかするのみならず、浮遊容量が大きくな
って素子の動作速度が減少する問題点がある。従って、
集積密度を向上させると共に、浮遊容量を減少させるた
めには次の図１４及び図１５の場合のような半導体装置
を具現するのが望ましい。
簡単には電界効果トランジスタとダイオードを別途の領
域に形成して配線層を用いて結合させうる。しかし、こ
のような構造ではダイオードが大きくなるにつれ要求さ
れる面積がぞうかするのみならず、浮遊容量が大きくな
って素子の動作速度が減少する問題点がある。従って、
集積密度を向上させると共に、浮遊容量を減少させるた
めには次の図１４及び図１５の場合のような半導体装置
を具現するのが望ましい。
【００４９】図１４は本発明による半導体装置の第１実
施例を示した断面図である。図１４は半導体基板３０１
の上部にアクティブ領域と素子分離領域を限定するため
にフィールド絶縁層３０２が選択的に形成されている。
アクティブ領域にはドーピング領域３０３、ドーピング
領域３０４及びドーピング領域３０７が相互一定した間
隔を開けて離れて形成されている。ここで、ドーピング
領域３０３、３０４、３０７は全部等しい導電型を有
し、ドーピング領域３０３とドーピング領域３０７との
間にはトランジスタチャネル３０５が形成されており、
ドーピング領域３０７とドーピング領域３０４との間に
はトランジスタチャネル３０６が形成されており、ドー
ピング領域３０７の内部にはそれと反対の導電型を有す
るドーピング領域３０８が形成されている。トランジス
タチャネル３０５の上部にはゲート絶縁膜３０９を介し
てゲート電極３１１が形成されており、トランジスタチ
ャネル３０６の上部にはゲート絶縁膜３１０を介してゲ
ート電極３１２が形成されている。ドーピング領域３０
３の表面には電極層３１３が形成されており、ドーピン
グ領域３０４の表面には電極層３１５が形成されてい
る。ゲート電極３１１及びゲート電極３１２の上部には
電極層３１３、３１５及びドーピング領域３０８を露出
させる開口部を有する絶縁層３１６が形成されている。
ドーピング領域３０８の上部には電極層３１４が形成さ
れているが、電極層３１４は前記絶縁層３１６により前
記ゲート電極３１１及びゲート電極３１２と電気的に絶
縁される。
施例を示した断面図である。図１４は半導体基板３０１
の上部にアクティブ領域と素子分離領域を限定するため
にフィールド絶縁層３０２が選択的に形成されている。
アクティブ領域にはドーピング領域３０３、ドーピング
領域３０４及びドーピング領域３０７が相互一定した間
隔を開けて離れて形成されている。ここで、ドーピング
領域３０３、３０４、３０７は全部等しい導電型を有
し、ドーピング領域３０３とドーピング領域３０７との
間にはトランジスタチャネル３０５が形成されており、
ドーピング領域３０７とドーピング領域３０４との間に
はトランジスタチャネル３０６が形成されており、ドー
ピング領域３０７の内部にはそれと反対の導電型を有す
るドーピング領域３０８が形成されている。トランジス
タチャネル３０５の上部にはゲート絶縁膜３０９を介し
てゲート電極３１１が形成されており、トランジスタチ
ャネル３０６の上部にはゲート絶縁膜３１０を介してゲ
ート電極３１２が形成されている。ドーピング領域３０
３の表面には電極層３１３が形成されており、ドーピン
グ領域３０４の表面には電極層３１５が形成されてい
る。ゲート電極３１１及びゲート電極３１２の上部には
電極層３１３、３１５及びドーピング領域３０８を露出
させる開口部を有する絶縁層３１６が形成されている。
ドーピング領域３０８の上部には電極層３１４が形成さ
れているが、電極層３１４は前記絶縁層３１６により前
記ゲート電極３１１及びゲート電極３１２と電気的に絶
縁される。
【００５０】かかる構造において、図３及び図４に示し
た整流形伝送ゲート回路において、一つのＭＯＳトラン
ジスタは前記ドーピング領域３０３、トランジスタチャ
ネル３０５、ドーピング領域３０７、ゲート絶縁膜３０
９及びゲート電極３１１により構成され、もう一つのＭ
ＯＳトランジスタはドーピング領域３０４、トランジス
タチャネル３０６、ドーピング領域３０７、ゲート絶縁
膜３１０及びゲート電極３１２により構成される。ここ
で、ドーピング領域３０７は二つのＭＯＳトランジスタ
の共通ドレインとして作用する。また、ドーピング領域
３０７及びドーピング領域３０８はダイオードを構成す
る。図３及び図４に示した整流形伝送ゲート回路の出力
端子は電極層３１４により構成され、二つの入力端子は
それぞれ電極層３１３及び電極層３１５により構成され
る。
た整流形伝送ゲート回路において、一つのＭＯＳトラン
ジスタは前記ドーピング領域３０３、トランジスタチャ
ネル３０５、ドーピング領域３０７、ゲート絶縁膜３０
９及びゲート電極３１１により構成され、もう一つのＭ
ＯＳトランジスタはドーピング領域３０４、トランジス
タチャネル３０６、ドーピング領域３０７、ゲート絶縁
膜３１０及びゲート電極３１２により構成される。ここ
で、ドーピング領域３０７は二つのＭＯＳトランジスタ
の共通ドレインとして作用する。また、ドーピング領域
３０７及びドーピング領域３０８はダイオードを構成す
る。図３及び図４に示した整流形伝送ゲート回路の出力
端子は電極層３１４により構成され、二つの入力端子は
それぞれ電極層３１３及び電極層３１５により構成され
る。
【００５１】上述した通り、整流形伝送ゲート回路に含
まれるダイオードは共通ドレインを構成するドーピング
領域とそれに隣接して形成されたドーピング領域よりな
されるので、ダイオードを形成するための別途の面積を
要しない。図１５は本発明の他の実施例による半導体装
置を示した断面図である。図１５を参照すれば、半導体
基板４００の上部にドーピング領域４０１が形成されて
おり、ドーピング領域４０１にはそれと反対の導電型を
有するドーピング領域４０２が形成されている。ドーピ
ング領域４０１、４０２及び半導体基板４００よりなさ
れる表面上にはドーピング領域４０２の表面を露出させ
る開口部を有する層間絶縁層４０３が形成されており、
その開口部には金属層のような通電物質層４０４が埋め
込まれ形成されている。通電物質層４０４の上部には素
子形成のための半導体層が形成されている。
まれるダイオードは共通ドレインを構成するドーピング
領域とそれに隣接して形成されたドーピング領域よりな
されるので、ダイオードを形成するための別途の面積を
要しない。図１５は本発明の他の実施例による半導体装
置を示した断面図である。図１５を参照すれば、半導体
基板４００の上部にドーピング領域４０１が形成されて
おり、ドーピング領域４０１にはそれと反対の導電型を
有するドーピング領域４０２が形成されている。ドーピ
ング領域４０１、４０２及び半導体基板４００よりなさ
れる表面上にはドーピング領域４０２の表面を露出させ
る開口部を有する層間絶縁層４０３が形成されており、
その開口部には金属層のような通電物質層４０４が埋め
込まれ形成されている。通電物質層４０４の上部には素
子形成のための半導体層が形成されている。
【００５２】半導体層にはドーピング領域４０７、トラ
ンジスタチャネル４０５、ドーピング領域４０８、トラ
ンジスタチャネル４０６及びドーピング領域４０９が側
面方向に順次に配列されており、ドーピング領域４０８
は前記通電物質層４０４の上部に位置する。トランジス
タチャネル４０５の上部には所定絶縁膜を介してゲート
電極４１３が形成されており、トランジスタチャネル４
０６の上部には所定絶縁膜を介してゲート電極４１４が
形成されている。また、ドーピング領域４０７、４０
８、４０９には電極層４１０、４１１、４１２が形成さ
れている。
ンジスタチャネル４０５、ドーピング領域４０８、トラ
ンジスタチャネル４０６及びドーピング領域４０９が側
面方向に順次に配列されており、ドーピング領域４０８
は前記通電物質層４０４の上部に位置する。トランジス
タチャネル４０５の上部には所定絶縁膜を介してゲート
電極４１３が形成されており、トランジスタチャネル４
０６の上部には所定絶縁膜を介してゲート電極４１４が
形成されている。また、ドーピング領域４０７、４０
８、４０９には電極層４１０、４１１、４１２が形成さ
れている。
【００５３】かかる構造において、ドーピング領域４０
１、４０２はダイオードを構成し、ドーピング領域４０
８は二つのＭＯＳトランジスタの共通ドレインを構成
し、ドーピング領域４０７、４０９はそれぞれ二つのＭ
ＯＳトランジスタのソースを構成する。通電物質層４０
４はＭＯＳトランジスタの共通ドレインとダイオードを
結合させるための配線役割を果たし、電極層４１０、４
１１、４１２はそれぞれ入力端子または出力端子を構成
する。
１、４０２はダイオードを構成し、ドーピング領域４０
８は二つのＭＯＳトランジスタの共通ドレインを構成
し、ドーピング領域４０７、４０９はそれぞれ二つのＭ
ＯＳトランジスタのソースを構成する。通電物質層４０
４はＭＯＳトランジスタの共通ドレインとダイオードを
結合させるための配線役割を果たし、電極層４１０、４
１１、４１２はそれぞれ入力端子または出力端子を構成
する。
【００５４】図１４及び図１５に示した半導体装置にお
いてゲート電極はシリサイド層を含ませられるが、ＮＭ
ＯＳトランジスタの場合はＴｉ、Ｍｏ、Ｗのような金属
より作られたシリサイド層を含ませ、ＰＭＯＳトランジ
スタの場合はＺｒのような金属より作られたシリサイド
層を含ませる。
いてゲート電極はシリサイド層を含ませられるが、ＮＭ
ＯＳトランジスタの場合はＴｉ、Ｍｏ、Ｗのような金属
より作られたシリサイド層を含ませ、ＰＭＯＳトランジ
スタの場合はＺｒのような金属より作られたシリサイド
層を含ませる。
【００５５】
【発明の効果】以上述べたように、本発明による整流形
伝送ゲート回路は少数の回路素子より構成され、これを
応用した回路で不向きな循環電流を防止する。それで、
信号遅延が減少されると同時に、製造費用が節減され
る。また、整流形伝送ゲート回路の応用回路において不
向きな循環電流による誤動作が防ぐことが出来る。
伝送ゲート回路は少数の回路素子より構成され、これを
応用した回路で不向きな循環電流を防止する。それで、
信号遅延が減少されると同時に、製造費用が節減され
る。また、整流形伝送ゲート回路の応用回路において不
向きな循環電流による誤動作が防ぐことが出来る。
【００５６】以上本発明は実施例を挙げて説明したが、
本発明は前記の実施例に限らず、当業者が有する通常的
な知識の範囲内で変形や改良が可能である。また、ＭＯ
Ｓトランジスタのソースとドレインは変わって構成して
も同一な回路動作が得られる。従って、本発明は添付し
た特許請求の範囲の記載に当たるすべての変形及び改良
を含み、添付した特許請求の範囲においてソースとドレ
インは交換的に解釈できる。
本発明は前記の実施例に限らず、当業者が有する通常的
な知識の範囲内で変形や改良が可能である。また、ＭＯ
Ｓトランジスタのソースとドレインは変わって構成して
も同一な回路動作が得られる。従って、本発明は添付し
た特許請求の範囲の記載に当たるすべての変形及び改良
を含み、添付した特許請求の範囲においてソースとドレ
インは交換的に解釈できる。
【図１】本発明に係る整流形伝送ゲート回路の第１実施
例を示す回路図である。
例を示す回路図である。
【図２】本発明に係る整流形伝送ゲート回路の第２実施
例を示す回路図である。
例を示す回路図である。
【図３】本発明に係る整流形伝送ゲート回路の第３実施
例を示す回路図である。
例を示す回路図である。
【図４】本発明に係る整流形伝送ゲート回路の第４実施
例を示す回路図である。
例を示す回路図である。
【図５】本発明に係る整流形伝送ゲート回路の第５実施
例を示す回路図である。
例を示す回路図である。
【図６】本発明に係る整流形伝送ゲート回路の第６実施
例を示す回路図である。
例を示す回路図である。
【図７】本発明に係るロジック回路の第１実施例を示す
ブロック図である。
ブロック図である。
【図８】本発明に係るロジック回路の第２実施例を示す
ブロック図である。
ブロック図である。
【図９】本発明に係るキャリロジック回路の第１実施例
を示す回路図である。
を示す回路図である。
【図１０】本発明に係るキャリロジック回路の第２実施
例を示す回路図である。
例を示す回路図である。
【図１１】本発明による加算器を示す回路図である。
【図１２】本発明による加算器を示す回路図である。
【図１３】本発明による加算器を示す回路図である。
【図１４】本発明に係る半導体装置の第１実施例を示す
断面図である。
断面図である。
【図１５】本発明に係る半導体装置の第２実施例を示す
断面図である。
断面図である。
３０１ 半導体基板 Ｉ１ 入力端子 Ｔ２ 出力端子 Ｍ１ ＮＭＯＳトランジスタ Ｍ２ ＰＭＯＳトランジスタ Ｄ１ ダイオード ５０１、５０２、５０３ ２入力整流形伝送ゲート回
路 Ｑ１ ＮＭＯＳトランジスタ Ｇ１ 排他的論理和ゲート
路 Ｑ１ ＮＭＯＳトランジスタ Ｇ１ 排他的論理和ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8321−5Ｊ Ｈ０３Ｋ 19/094 Ａ
Claims (24)
- 【請求項１】 第１及び第２ロジック入力信号をそれぞ
れ受信する第１及び第２入力端子と、 出力信号を提供する出力端子と、 前記第１入力端子に結合されたソース、前記第２入力端
子に結合されたゲート及びドレインを有する電界効果ト
ランジスタと、 一端が前記電界効果トランジスタのドレインに結合さ
れ、他の端が前記出力端子に結合されるダイオードを備
えることを特徴とする整流形伝送ゲート回路。 - 【請求項２】 前記電界効果トランジスタはＮＭＯＳト
ランジスタであり、ＮＭＯＳトランジスタのドレインは
前記ダイオードのカソードと結合され、前記出力端子は
前記ダイオードのアノードと結合されることを特徴とす
る請求項１項記載の整流形伝送ゲート回路。 - 【請求項３】 前記電界効果トランジスタはＰＭＯＳト
ランジスタであり、ＰＭＯＳトランジスタのドレインと
前記ダイオードのアノードと結合され、前記出力端子は
前記ダイオードのカソードと結合されることを特徴とす
る請求項１項記載の整流形伝送ゲート回路。 - 【請求項４】 第１及び第２ロジック入力信号をそれぞ
れ受信する第１及び第２入力端子と、 出力信号を提供する出力端子と、 前記第１入力端子に結合されたソース、前記第２入力端
子に結合されたゲート及びドレインを有する第１電界効
果トランジスタと、 前記第２入力端子に結合されたソース、前記第１入力端
子に結合されたゲート及び前記第１電界効果トランジス
タのドレインに結合されるドレインを有する第２電界効
果トランジスタと、 一端が前記第１及び第２電界効果トランジスタ群のドレ
インに結合され、他の端が前記出力端子に結合されるダ
イオードを備えることを特徴とする整流形伝送ゲート回
路。 - 【請求項５】 前記第１及び第２電界効果トランジスタ
はそれぞれ第１及び第２ＮＭＯＳトランジスタであり、
第１及び第２ＮＭＯＳトランジスタのドレインは前記ダ
イオードのカソードと結合され、前記出力端子は前記ダ
イオードのアノードと結合されることを特徴とする請求
項４項記載の整流形伝送ゲート回路。 - 【請求項６】 前記第１及び第２電界効果トランジスタ
はそれぞれ第１及び第２ＰＭＯＳトランジスタであり、
第１及び第２ＰＭＯＳトランジスタのドレインは前記ダ
イオードのアノードと結合され、前記出力端子は前記ダ
イオードのカソードと結合されることを特徴とする請求
項４項記載の整流形伝送ゲート回路。 - 【請求項７】 第１及び第２ロジック入力信号をそれぞ
れ受信する第１及び第２入力端子と、 出力信号を提供する出力端子と、 基準電位を提供する基準電位ソースと、 前記第１入力端子に結合されたソース、第２入力端子に
結合されたゲート及びドレインを有する第１電界効果ト
ランジスタと、 前記第２入力端子に結合されたソース、前記第１入力端
子に結合されたゲート及び前記第１電界効果トランジス
タのドレインに結合されるドレインを有する第２電界効
果トランジスタと、 前記第１及び第２電界効果トランジスタのドレインと前
記基準電位ソースとの間に結合されている通電的負荷
と、 一端が前記第１及び第２電界効果トランジスタのドレイ
ンに結合され、他の端が前記出力端子に結合されるダイ
オードを備えることを特徴とする整流形伝送ゲート回
路。 - 【請求項８】 前記第１及び第２電界効果トランジスタ
はそれぞれ第１及び第２ＮＭＯＳトランジスタであり、
第１及び第２ＮＭＯＳトランジスタのドレインは前記ダ
イオードのアノードと結合され、前記出力端子は前記ダ
イオードのカソードと結合されることを特徴とする請求
項７項記載の整流形伝送ゲート回路。 - 【請求項９】 前記第１及び第２電界効果トランジスタ
はそれぞれ第１及び第２ＰＭＯＳトランジスタであり、
第１及び第２ＰＭＯＳトランジスタのドレインは前記ダ
イオードのカソードと結合され、前記出力端子は前記ダ
イオードのアノードと結合されることを特徴とする請求
項７項記載の整流形伝送ゲート回路。 - 【請求項１０】 基準電位を提供する基準電位ソース
と、 出力信号を提供する出力端子と、 前記基準電位ソースと前記出力端子との間に結合されて
いる通電的負荷と、 前記第１及び第２入力端子、それぞれソースが第１及び
第２入力端子に結合されており、ゲートが第２及び第１
入力端子にそれぞれ結合されている第１及び第２電界効
果トランジスタ及び一端が前記第１及び第２電界効果ト
ランジスタのドレインに共通的に結合されており、他の
端が前記出力端子に結合されているダイオードを含んで
構成される少なくとも一つの整流形伝送ゲートとを備え
るロジック回路。 - 【請求項１１】 前記整流形伝送ゲートに含まれる第１
及び第２電界効果トランジスタはドレインが前記ダイオ
ードのカソードと結合されるＮＭＯＳトランジスタであ
ることを特徴とする請求項１０項記載のロジック回路。 - 【請求項１２】 前記整流形伝送ゲートに含まれる第１
及び第２電界効果トランジスタはドレインが前記ダイオ
ードのアノードと結合されるＰＭＯＳトランジスタ群で
あることを特徴とする請求項１０項記載のロジック回
路。 - 【請求項１３】 基準電位を提供する基準電位ソース
と、 出力信号を提供する出力端子と、 前記基準電位ソースと前記出力端子との間に結合されて
いる第１通電的負荷と、 第１及び第２入力端子、それぞれソースが第１及び第２
入力端子に結合されており、ゲートが第２及び第１入力
端子にそれぞれ結合されている第１及び第２電界効果ト
ランジスタ、第１及び第２電界効果トランジスタのドレ
インと前記基準電位ソースとの間に結合されている第２
通電的負荷及び一端が前記第１及び第２電界効果トラン
ジスタのドレインに共通的に結合されており、他の端が
前記出力端子に結合されているダイオードを含んで構成
される少なくとも一つの整流形伝送ゲートを備えること
を特徴とするロジック回路。 - 【請求項１４】 前記整流形伝送ゲートに含まれる第１
及び第２電界効果トランジスタはドレインが前記ダイオ
ードのアノードと結合されるＮＭＯＳトランジスタであ
ることを特徴とする請求項１３項記載のロジック回路。 - 【請求項１５】 前記整流形伝送ゲートに含まれる第１
及び第２電界効果トランジスタはドレインが前記ダイオ
ードのカソードと結合されるＰＭＯＳトランジスタ群で
あることを特徴とする請求項１３項記載のロジック回
路。 - 【請求項１６】 第１、第２及び第３入力端子と、 出力信号を提供する出力端子と、 それぞれアノードが前記第１、第２及び第３入力端子に
結合されている第１、第２及び第３ダイオードと、 ソースが前記第１、第２及び第３ダイオードのカソード
にそれぞれ結合されており、ゲートが前記第２、第３及
び第１入力端子にそれぞれ結合されており、ドレインが
共通的に前記出力端子に結合されている第１、第２及び
第３電界効果トランジスタと、 基準電位を提供する基準電位ソースと、 前記出力端子と前記基準電位ソースとの間に結合されて
いる通電的負荷を備えることを特徴とするキャリロジッ
ク回路。 - 【請求項１７】 前記第１、第２及び第３電界効果トラ
ンジスタはＮＭＯＳトランジスタであることを特徴とす
る請求項１６項記載のキャリロジック回路。 - 【請求項１８】 第１、第２及び第３入力端子と、 出力信号を提供する出力端子と、 アノードが前記第１入力端子に結合されている第１ダイ
オードと、 アノードが前記第３入力端子に結合されている第２ダイ
オードと、 ソースが前記第１ダイオードのカソードに結合されてお
り、ゲートが前記第３入力端子に結合されており、ドレ
インが前記出力端子に結合されている第１電界効果トラ
ンジスタと、 ソースが前記第１ダイオードのカソードに結合されてお
り、ゲートが前記第２入力端子に結合されており、ドレ
インが前記出力端子に結合されている第２電界効果トラ
ンジスタと、 ソースが前記第２ダイオードのカソードに結合されてお
り、ゲートが前記第２入力端子に結合されており、ドレ
インが前記出力端子に結合されている第３電界効果トラ
ンジスタと、 基準電位を提供する基準電位ソースと、 前記出力端子と前記基準電位ソースとの間に結合されて
いる通電的負荷を備えることを特徴とするキャリロジッ
ク回路。 - 【請求項１９】 前記第１、第２及び第３電界効果トラ
ンジスタはＮＭＯＳトランジスタであることを特徴とす
る請求項１８項記載のキャリロジック回路。 - 【請求項２０】 第１及び第２入力端子と、 入力キャリ信号を受信するキャリ入力端子と、 加算結果より得られる和信号を出力する和信号出力端子
と、 加算結果より得られるキャリ信号を出力するキャリ出力
端子と、 ソースが前記第１及び第２入力端子にそれぞれ結合され
ており、ゲートが前記第２及び第１入力端子にそれぞれ
結合されており、ドレインが相互結合されている第１及
び第２電界効果トランジスタと、 ソースが前記第１及び第２電界効果トランジスタのドレ
インと前記キャリ入力端子にそれぞれ結合されており、
ゲートが前記キャリ入力端子及び前記第１及び第２電界
効果トランジスタのドレインにそれぞれ結合されてお
り、ドレインが前記和信号出力端子に共通的に結合され
ている第３及び第４電界効果トランジスタと、 アノードが前記キャリ入力端子に結合されている第１ダ
イオードと、 アノードが前記第１入力端子に結合されている第２ダイ
オードと、 ソースが前記第１ダイオードとカソードに結合されてお
り、ゲートが前記第１入力端子に結合されており、ドレ
インが前記和信号出力端子に結合されている第５電界効
果トランジスタと、 ソースが前記第１ダイオードのカソードに結合されてお
り、ゲートが前記第２入力端子に結合されており、ドレ
インが前記和信号出力端子に結合されている第６電界効
果トランジスタと、 ソースが前記第２ダイオードのカソードに結合されてお
り、ゲートが前記第２入力端子に結合されており、ドレ
インが前記和信号出力端子に結合されている第７電界効
果トランジスタを備えることを特徴とする加算器回路。 - 【請求項２１】 前記第１ないし第７電界効果トランジ
スタはＮＭＯＳトランジスタであることを特徴とする請
求項２０項記載の加算器回路。 - 【請求項２２】 半導体基板と、 前記半導体基板に相互一定した間隔を開けて離れて形成
されており、それぞれ第１導電型を有する第１、第２及
び第３ドーピング領域と、 前記第１ドーピング領域と前記第２ドーピング領域との
間に形成されている第１トランジスタチャネルと、 前記第２ドーピング領域と前記第３ドーピング領域との
間に形成されている第２トランジスタチャネルと、 前記第２ドーピング領域内に形成されており、前記第１
導電型と反対の第２導電型を有する第４ドーピング領域
と、 前記第１トランジスタチャネルの上部に第１ゲート絶縁
膜を介して形成されている第１ゲート電極と、 前記第２トランジスタチャネルの上部に第２ゲート絶縁
膜を介して形成されている第２ゲート電極と、 前記第１ドーピング領域の上に形成されている第１電極
層と、 前記第３ドーピング領域の上に形成されている第２電極
層と、 前記第４ドーピング領域の上に形成されている第３電極
層とを備えることを特徴とする半導体装置。 - 【請求項２３】 半導体基板と、 前記半導体基板内に形成されており、第１導電型を有す
る第１ドーピング領域と、 前記第１ドーピング領域内に形成されており、前記第１
導電型と反対の第２導電型を有する第２ドーピング領域
と、 前記半導体基板上に形成されており、前記第２ドーピン
グ領域を露出させる開口部を有する層間絶縁層と、 前記開口部を埋め込みながら形成されている通電物質層
と、 前記通電物質層の上に形成されており、前記第２ドーピ
ング領域と等しい導電型を有する第３ドーピング領域
と、 前記第３ドーピング領域の両側にそれぞれ形成されてい
る第１トランジスタチャネル及び第２トランジスタチャ
ネルと、 第１トランジスタチャネルの外側に形成されており、前
記第３ドーピング領域と等しい導電型を有する第４ドー
ピング領域と、 前記第２トランジスタチャネルの外側に形成されてお
り、前記第３ドーピング領域と等しい導電型を有する第
５ドーピング領域と、 前記第１及び第２トランジスタチャネルの上部に所定絶
縁膜を介してそれぞれ形成されている第１及び第２ゲー
ト電極と、 前記第４及び第５ドーピング領域の上にそれぞれ形成さ
れている第１及び第２電極層と、 前記第３ドーピング領域の上に形成されている第３電極
層とを備えることを特徴とする半導体装置。 - 【請求項２４】 前記通電物質層は金属層であることを
特徴とする請求項２３項記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P27123 | 1992-12-31 | ||
| KR1019920027123A KR950006352B1 (ko) | 1992-12-31 | 1992-12-31 | 정류성 전송 게이트와 그 응용회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244700A true JPH06244700A (ja) | 1994-09-02 |
Family
ID=19348259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5337586A Pending JPH06244700A (ja) | 1992-12-31 | 1993-12-28 | 整流形伝送ゲート回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (4) | US5604429A (ja) |
| EP (2) | EP0605253B1 (ja) |
| JP (1) | JPH06244700A (ja) |
| KR (1) | KR950006352B1 (ja) |
| CN (1) | CN1048596C (ja) |
| DE (2) | DE69333429T2 (ja) |
| PT (1) | PT909033E (ja) |
| TW (1) | TW240353B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950006352B1 (ko) * | 1992-12-31 | 1995-06-14 | 삼성전자주식회사 | 정류성 전송 게이트와 그 응용회로 |
| US5923981A (en) * | 1996-12-31 | 1999-07-13 | Intel Corporation | Cascading transistor gate and method for fabricating the same |
| DE19808525A1 (de) * | 1998-02-27 | 1999-09-02 | Siemens Ag | Integrierte Schaltung |
| US6075271A (en) | 1998-03-03 | 2000-06-13 | Motorola, Inc. | Semiconductor device inhibiting parasitic effects during electrostatic discharge |
| JP3080063B2 (ja) * | 1998-04-06 | 2000-08-21 | 日本電気株式会社 | インバータ回路 |
| JP2000078841A (ja) * | 1998-08-28 | 2000-03-14 | Nec Corp | Ｄｃ／ｄｃコンバータの整流回路 |
| US6275401B1 (en) | 2000-01-10 | 2001-08-14 | Power-One, Inc. | Self-driven synchronous rectification circuit for low output voltage DC-DC converters |
| US6382976B1 (en) | 2001-02-05 | 2002-05-07 | Sulzer Dental Inc. | Dental implant having round bottom with fluid directing channels |
| US7403100B2 (en) * | 2003-05-02 | 2008-07-22 | Volvo Lastvagnar Ab | Detection of trailer presence and type by means of current detection |
| US7148660B2 (en) * | 2004-09-30 | 2006-12-12 | General Electric Company | System and method for power conversion using semiconductor switches having reverse voltage withstand capability |
| JP4587788B2 (ja) | 2004-11-24 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 論理回路 |
| US8274265B1 (en) | 2007-02-28 | 2012-09-25 | Netlogic Microsystems, Inc. | Multi-phase power system with redundancy |
| US7808223B1 (en) * | 2007-05-08 | 2010-10-05 | Netlogic Microsystems, Inc. | Transistor with spatially integrated schottky diode |
| US9559170B2 (en) * | 2012-03-01 | 2017-01-31 | X-Fab Semiconductor Foundries Ag | Electrostatic discharge protection devices |
| US10233578B2 (en) | 2016-03-17 | 2019-03-19 | Card-Monroe Corp. | Tufting machine and method of tufting |
| CN108631623B (zh) * | 2017-03-26 | 2021-05-18 | 南京博兰得电子科技有限公司 | 一种组合开关 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3746893A (en) * | 1969-03-17 | 1973-07-17 | Honeywell Inc | Field effect transistor impedance coupling network whose output voltage equals the input voltage |
| US3831187A (en) * | 1973-04-11 | 1974-08-20 | Rca Corp | Thyristor having capacitively coupled control electrode |
| US3879640A (en) * | 1974-02-11 | 1975-04-22 | Rca Corp | Protective diode network for MOS devices |
| US4253162A (en) * | 1979-08-28 | 1981-02-24 | Rca Corporation | Blocked source node field-effect circuitry |
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| US4381201A (en) * | 1980-03-11 | 1983-04-26 | Fujitsu Limited | Method for production of semiconductor devices |
| JPS5819794A (ja) * | 1981-07-29 | 1983-02-04 | Fujitsu Ltd | 半導体メモリ |
| FR2528596A1 (fr) * | 1982-06-09 | 1983-12-16 | Labo Cent Telecommunicat | Cellule d'addition binaire a trois entrees a propagation rapide de la somme, realisee en circuit integre |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE3441306A1 (de) * | 1984-11-12 | 1986-05-15 | Siemens AG, 1000 Berlin und 8000 München | Logikschaltung fuer die invertierte exklusiv-oder-funktion in galliumarsenid-technik |
| US4713559A (en) * | 1985-04-29 | 1987-12-15 | Honeywell Inc. | Multiple input and multiple output or/and circuit |
| JPH0760854B2 (ja) * | 1985-08-30 | 1995-06-28 | 株式会社日立製作所 | 一方向導通形スイツチング回路 |
| JPS62222491A (ja) * | 1986-03-24 | 1987-09-30 | Nec Corp | センスアンプ |
| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
| JP2724146B2 (ja) * | 1987-05-29 | 1998-03-09 | 日産自動車株式会社 | 縦形ｍｏｓｆｅｔ |
| US4749887A (en) * | 1987-06-22 | 1988-06-07 | Ncr Corporation | 3-input Exclusive-OR gate circuit |
| JPH07120937B2 (ja) * | 1988-11-08 | 1995-12-20 | 日本電気株式会社 | インバータ回路 |
| JPH03158018A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | 入力回路 |
| JP2507164B2 (ja) * | 1990-10-04 | 1996-06-12 | 三菱電機株式会社 | 半導体記憶装置 |
| KR950006352B1 (ko) * | 1992-12-31 | 1995-06-14 | 삼성전자주식회사 | 정류성 전송 게이트와 그 응용회로 |
-
1992
- 1992-12-31 KR KR1019920027123A patent/KR950006352B1/ko not_active IP Right Cessation
-
1993
- 1993-12-28 TW TW082111102A patent/TW240353B/zh not_active IP Right Cessation
- 1993-12-28 JP JP5337586A patent/JPH06244700A/ja active Pending
- 1993-12-30 CN CN93115698A patent/CN1048596C/zh not_active Expired - Lifetime
- 1993-12-30 EP EP93310618A patent/EP0605253B1/en not_active Expired - Lifetime
- 1993-12-30 US US08/176,489 patent/US5604429A/en not_active Expired - Lifetime
- 1993-12-30 DE DE69333429T patent/DE69333429T2/de not_active Expired - Lifetime
- 1993-12-30 EP EP98203709A patent/EP0909033B1/en not_active Expired - Lifetime
- 1993-12-30 PT PT98203709T patent/PT909033E/pt unknown
- 1993-12-30 DE DE69332303T patent/DE69332303T2/de not_active Expired - Lifetime
-
1996
- 1996-08-30 US US08/705,980 patent/US5682054A/en not_active Expired - Lifetime
-
1997
- 1997-06-19 US US08/879,216 patent/US5822235A/en not_active Expired - Lifetime
-
1998
- 1998-02-04 US US09/018,470 patent/US5935203A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69333429D1 (de) | 2004-04-01 |
| US5822235A (en) | 1998-10-13 |
| CN1048596C (zh) | 2000-01-19 |
| EP0605253A3 (en) | 1995-03-01 |
| US5935203A (en) | 1999-08-10 |
| EP0909033B1 (en) | 2004-02-25 |
| EP0909033A3 (en) | 1999-10-20 |
| TW240353B (ja) | 1995-02-11 |
| KR940017202A (ko) | 1994-07-26 |
| KR950006352B1 (ko) | 1995-06-14 |
| DE69332303T2 (de) | 2003-05-22 |
| EP0605253B1 (en) | 2002-09-18 |
| PT909033E (pt) | 2004-06-30 |
| CN1090102A (zh) | 1994-07-27 |
| US5682054A (en) | 1997-10-28 |
| EP0605253A2 (en) | 1994-07-06 |
| US5604429A (en) | 1997-02-18 |
| EP0909033A2 (en) | 1999-04-14 |
| DE69333429T2 (de) | 2004-11-11 |
| DE69332303D1 (de) | 2002-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4769561A (en) | Bipolar transistor-field effect transistor composite circuit | |
| JP2616142B2 (ja) | 出力回路 | |
| JPH06244700A (ja) | 整流形伝送ゲート回路 | |
| EP0243603B1 (en) | Binary logic circuit | |
| JPH07212217A (ja) | 論理回路 | |
| JPH0556048B2 (ja) | ||
| JPS6247156A (ja) | 絶縁ゲ−ト型半導体装置 | |
| JP3125081B2 (ja) | 論理回路 | |
| KR790001774B1 (ko) | 논리회로 | |
| JPH06275826A (ja) | 半導体装置 | |
| JPH0535927B2 (ja) | ||
| US4900953A (en) | Logic circuit employing field effect transistor having junction with rectifying characteristic between gate and source | |
| JP2734531B2 (ja) | 論理回路 | |
| JP3901610B2 (ja) | 半導体集積回路 | |
| JPH09205360A (ja) | 論理回路 | |
| JP2002135066A (ja) | ソースフォロア回路 | |
| JPH05218850A (ja) | 論理回路 | |
| EP0023210B1 (en) | Tri-state logic buffer circuit | |
| JPH1051296A (ja) | 論理回路 | |
| JP2917693B2 (ja) | 半導体集積回路 | |
| JPH0322615A (ja) | Ｃｍｏｓ―ｅｃｌ変換器 | |
| JPH06232728A (ja) | 入出力回路 | |
| JPH05206840A (ja) | 半導体集積回路 | |
| JPH06268452A (ja) | レベル変換回路 | |
| JPH09167956A (ja) | ＢｉＣＭＯＳ駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040324 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040618 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040722 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040827 |