DE3441306A1 - Logikschaltung fuer die invertierte exklusiv-oder-funktion in galliumarsenid-technik - Google Patents

Description

• Logikschaltung für die invertierte Exclusiv-Oder-Funktion
• in Galliumarsenid-Technik Die Erfindung betrifft eine Logikschaltung entsprechend dem Oberbegriff des Anspruchs 1.
• Der Wunsch nach höheren Übertragungsgeschwindigkeiten bei digitalen Signalen hat zur Entwicklung integrierter Logikschaltungen unter Verwendung von Galliumarsenid-Metall-Halbleiter-Feldeffekttransistoren, sogenannten GaAs-MESFETs, geführt. Aus IEEE Journal of Solid-State Circuits Vol. SC 17 NO 3, Juni 1982, Seiten 569 bis 584 sind insbesondere aus der Fig. 7 auf Seite 573 und der zugehörigen Beschreibung vier Schaltungstechniken für integrierte Logikschaltungen bekannt, die von den erwähnten Galliumarsenidtransistoren Gebrauch machen. Entsprechend dem Charakter der verwendeten Transistoren unterscheidet man Logikfamilien mit positiver Abschnürspannung (normally-off) und Logikfamilien mit negativer Abschnürspannung (normally-on), wobei letztere eine negative'Gate-Source-Spannung zum Abschalten der Transistoren benötigen. Dies erhöht den Aufwand. Neben der Schottky-Dioden-Feldeffekttransistor-Logik (SDFL), ist die gebufferte Feldeffekttransistor-Logik (BFL) bekannt, bei der das entsprechende Verknüpfungsglied aus dem eigentlichen Logikzweig und einer nachgeschalteten Bufferstufe als Pegelschieber- und Treiberstufe besteht. Aus IEEE Journal of Solid State Circuits Vol. SC-17, NO 4, August 1982, Seiten 653 bis 657 ist eine Logikschaltung der eingangs erwähnten Art bekannt, die mittels dreier Gatterschaltungen aufgebaut ist.
• Die Aufgabe bei der vorliegenden Erfindung besteht darin, eine Logikschaltung für die invertierte Exkluxiv-Oder-Funktion zu schaffen, die in Galliumarsenid-Technik integrierbar ist, Schaltgeschwindigkeiten von über 500 Mbit/s aufweist und einen geringen Leistungsverbrauch hat.
• Erfindungsgemäß wird die Aufgabe durch eine Logikschaltung der eingangs erwähnten Art gelöst, die durch die Merkmale des Kennzeichens des Patentanspruchs 1 weitergebildet ist. Von besonderem Vorteil bei der erfindungsgemäßen Logikschaltung ist die Möglichkeit alle Bauteile mittels Galliumarsenid-Transistoren mit negativer Abschnürspannung zu realisieren, ohne daß eine zusätzliche Hilfsspannung als Sperrspannung erforderlich ist.
• Im Patentanspruch 2 ist eine zweckmäßige Weiterbildung der erfindungsgemäßen Logikschaltung beschrieben, die die Verknüpfung von drei oder mehr Eingangssignalen gestattet, eine bevorzugte Weiterbildung der erfindungsgmäßen Logikschaltung ist in den Patentansprüchen 3 bis 5 näher beschrieben, wobei sich für die invertierte Exclusiv-Oder-Funktion eine überraschend einfache Logikschaltung ergibt.
• Die erfindungsgemäße Logikschaltung spiel im folgenden anhand der Zeichnung näher erläutert werden.
• In der Fig. 1 ist die erfindungsgemäße Logikschaltung für die Verknüpfung von zwei Eingangs-Signalströmen dargestellt, die über die beiden Eingänge El, E2 fließen. In dem ersten Eingang El ist die Gateelektrode eines ersten Transistors T1 verbunden, dessen Sourceelektrode ist über eine erste und eine zweite Pegelverschiebediode D1,D2 mit dem zweiten Ei gang E2 sowie mit der Gateelektrode eines zweiten Transistors T2 verbunden. Die Sourceelektrode dieses Transistors ist über eine dritte und eine vierte Pegelverschiebediode D3,D4 mit dem ersten Eingang El ver- bunden. Die Drainanschlüsse der beiden Eingangstransistoren T1,T2 sind miteinander, über einen als Lasttransistor geschalteten dritten Transistor T3 mit einer Drainspannungsquelle VDD sowie mit der Gateelektrode eines vierten Transistors T4 verbunden. Durch die Verbindung der Gateelektrode und der Sourceelektrode des dritten Transistors T3 wirkt dieser Transistor als Lastwiderstand. Der Drainanschluß des vierten Transistors T4 ist ebenfalls an die Drainspannungsquelle VDD angeschlossen, der Sourceanschluß dieses Transistors ist über eine fünfte und eine sechste Pegelverschiebediode mit dem Ausgangsanschluß A sowie mit dem Drainanschluß eines fünften Transistors T5 verbunden.
• Dieser fünfte Transistor T5 ist analog dem dritten Transistor T3 als Lasttransistor geschaltet, die Gateelektrode und die Sourceelektrode dieses Transistors sind also miteinander und außerdem mit einer Sourcespannungsquelle Vss verbunden. Die Schaltung aus dem vierten Transistors T4, der fünften und der sechsten Pegelverschiebediode D5, D6 sowie dem Transistor T5 stellt einen Sourcefolger dar, der entsprechend der BFL-Technik als Buffer- bzw. Treiberstufe sowie zur Pegelverschiebung dient.
• Die Pegelverschiebedioden D1,D2 bzw. D3, D4 zwischen den Sourceelektroden des ersten bzw. den zweiten Transistors T1,T2 und dem jeweiligen Eingangsanschlüssen gewährleisten, daß diese Transistoren durch die Eingangsströme gesperrt werden könnten, da über diese Dioden die Sperrspannung aufgebaut wird. Die Anzahl der Dioden richtet sich dabei nach dem Betrag der Abschnürspannung des jeweiligen Galliumarsenidtransistors, mit dessen Sourceanschluß die Pegelverschiebedioden verbunden sind. Die Pegelverschiebedioden werden dabei ebenfalls durch Galliumarsenid-Feldeffekttransistoren gebildet, indem deren Drain- und Sourceelektroden miteinander verbunden werden. Neben der Anzahl der Pegelverschiebedioden können die Gate-, Sourcespannungen der Eingangsstransistoren auch durch Verände- rung der Gateweiten derjenigen Transistoren beeinflußt werden, die als Pegelverschiebedioden für die Eingangstransistoren wirken. Bei schmaleren Gateweiten werden die Gate-Source-Spannungen kleiner, so daß sich auch der Gatestrom der Eingangstransistoren verringert. Für den Betrieb der erfindungsgemäßen Logikschaltung wurden Eingangsspannungen mit einem Pegel von -4,5 Volt und -2,5 Volt für die logische Null bzw. die logische Eins gewählt, so daß sich Gate-Source-Spannungen für die Eingangstransistoren ergeben, durch die die Schottky-Spannung der Gate-Source-Dioden der Eingangstransistoren nicht überschritten wird, so daß diese Dioden nur in relativ geringem Maße leiten. Damit ist sichergestellt, daß die erfindungsgemäße Logikschaltung auch Schaltungsanordnungen nachgeschaltet werden kann, die nur einen geringen Strom abgeben bzw. bei denen eine geringe Stromabgabe besonders erwünscht ist.
• Für den Fall, daß mehrere Parallelausgänge benötigt werden, können analog der Reihenschaltung aus den Transistoren T4, T5 und den Pegelverschiebedioden D5,D6 weitere derartige Reihenschaltungen vorgesehen werden, wobei die Gateelektroden der dem Transistor T4 entsprechenden Transistoren T4', T42'... mit der-Gateelektrode des Transistors T4 verbunden sind.
• Zur Erläuterung der Wirkungsweise der Schaltung nach Fig.l sei zunächst davon ausgegangen, daß sich beide Eingänge E1,E2 auf vergleichsweise sehr negativen Potential von etwa -4,5 Volt befinden. Die Sourceanschlüsse der Eingangstransistoren sind dann auf um etwa 0,8 Volt positiveren Potential während sich der Ausgangsanschluß auf dem wesentlich positiveren Potential von -1,8 Volt entsprechend der invertierten Exclusiv-Oder-Logik befindet. Steigt nun die Spannung beispielsweise am ersten Eingang El auf einen vergleichsweise positiveren Wert von -2,5 Volt an, dann ist die Gateelektrode des ersten Transistors T1 auf diesem Wert, außerdem wird die Sourcespannung am zweiten Transistor T2 positiver und steigt auf einen Wert von -3 Volt, die Spannung am Ausgang liegt dann bei etwa -4,5 Volt entsprechend dem logischen Nullpegel. Entsprechende Verhältnisse ergeben sich, wenn die Spannung am zweiten Eingang E2 ansteigt, während sie sich am ersten Eingang El auf dem logischen Nullpegel befindet. In beiden Fällen fließt ein Strom über den Lasttransistor T3, so daß der Spannungsabfall an diesem Transistor die nachgeschaltete Pufferstufe sperrt. Bei einer logischen 1 an beiden Eingängen El, E2 sind die Sourcespannungen beider Eingangstransistoren so positiv, daß die Spannungsdifferenz zwischen Gateelektrode und Sourceelektrode zu gering ist, um die Transistoren einzuschalten. Es fließt in diesem Falle also kein Strom über den Lasttransistor T3, die nachfolgende Bufferstufe ist eingeschaltet und die Spannung am Ausgang A ist auf einen Wert von etwa -1,8 Volt entsprechend dem logischen l-Pegel.
• 5 Patentansprüche 1 Figur - Leerseite -

Claims (5)

1. Patentansprüche W Logikschaltung für die invertierte Exclusiv-Oder-Funktion mit wenigstens zwei Eingängen für Signalströme und einem Ausgang für digitale Signale mit Bitraten auch über 500 Mbit/s unter Verwendung von Galliumarsenid-Feldeffekttransistoren (GaAs-MESFETs) d a d u r c h g e -k e n n z e i c h n e t , daß die Eingänge (E1,E2) jeweils getrennt mit Gateelektroden von Eingangstransistoren (T1,T2) verbunden sind, daß die Gateelektrode des einen Eingangstransistors (T1,T2) über Pegelverschiebedioden (D1,D2;D3,D4) mit der Sourceelektrode des jeweils anderen Eingangstransistors (T1,T2) verbunden ist und daß die Drainanschlüsse der Eingangstransistoren (T1,T2) mit einem gemeinsamen Lasttransistor (T3) und über wenigstens einen Sourcefolger (T4) als Buffer-(Treiber-) und Pegelverschiebestufe mit einem Ausgang (A) verbunden sind.
2. 2. Logikschaltung nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß bei n > 2 Eingängen n Eingangstransistoren vorgesehen sind, daß die Gateelektroden der Eingangstransistoren über Pegelverschiebedioden jeweils mit der Sourceelektrode des nächsten Eingangstransistors verbunden sind und daß die Gateelektrode des n-ten Eingangstransistors mit der Sourceelektrode des ersten Eingangstransistors verbunden ist.
3. 3. Logikschaltung nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß mit einem ersten Eingang (El) die Gateelektrode eines ersten Eingangstransistors (T1) verbunden ist, daß die Sourceelektrode dieses Transistors (T1) über eine erste und eine zweite Pegelverschiebediode (D1,D2) mit einem zweiten Eingang (E2) und mit der Gateelektrode eines zweiten Eingangstransistors (T2) verbunden ist, daß die Sourceelektrode des zweiten Eingangstransistors (T2) über eine dritte und eine vierte Pegelverschiebediode (D3,D4) mit der Gateelektrode des ersten Eingangstransistors (T1) verbunden ist, daß die Drainanschlüsse der beiden Eingangstransistoren (T1,T2) miteinander, mit der Source- und der Gateelektrode eines dritten Transistors (T3) und mit der Gateelektrode eines vierten Transistors (T4) verbunden sind, daß die Drainelektroden des dritten und des vierten Transistors (T3,T4) mit einer Drainspannungsquelle VDD verbunden sind, daß die Sourceelektrode des vierten Transistors (T4) über eine fünfte und eine sechste Pegelverschiebediode (D5,D6) mit einem Ausgangsanschluß (A) und mit dem Drainanschluß eines fünften Transistors (T5) verbunden ist und daß die Gateelektrode und die Sourceelektrode dieses Transistors (T5) mit einer Sourcespannungsquelle (Vss) verbunden sind.
4. 4. Logikschaltung nach Patentansprüchen 1, 2, oder 3, d a d u r c h g e k e n n z e i c h n e t , daß die Anzahl der hintereinander geschalteten Pegelverschiebedioden (D1,D2;D3,D4;D5,D6) entsprechend der Abschnürspannung derjenigen Transistoren gewählt ist, mit deren Sourceelektrode die jeweiligen Pegelverschiebedioden verbunden sind.
5. 5. Logikschaltung nach einen der vorhergehenden Patentansprüche, d a d u r c h g e k e n n z e i c h n e t daß die Pegelverschiebedioden durch Galliumarsenid-Feldeffekttransistoren gebildet werden, deren Drain- und Sourceelektrode miteinander verbunden sind.