DE68920208T2

DE68920208T2 - Konfiguration für TTL-Ausgangstreibergatter.

Info

Publication number: DE68920208T2
Application number: DE68920208T
Authority: DE
Inventors: Michael A Nix
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-06-15
Filing date: 1989-06-05
Publication date: 1995-06-29
Anticipated expiration: 2009-06-06
Also published as: EP0347083A3; EP0347083A2; ES2065382T3; DE68920208D1; GR3015601T3; JP2724331B2; JPH0239621A; EP0347083B1; ATE116492T1; US4918332A

Description

Die Erfindung betrifft integrierte CMOS-Schaltungen im allgemeinen und insbesondere eine TTL-Ausgangstreibergatterkonfiguration, die an internen Stromversorgungspotential- und Massepotentialschaltungspunkten verringerte Spannungsspitzen aufweist.
In der herkömmlichen Praxis ist es häufig erforderlich, in einem elektrischen System mehr als einen einzigen Schaltungs- oder Logiktyp zu verwenden. Beispielsweise kann eine komplementäre Metalloxidhalbleiter-(CMOS)-Zentralverarbeitungseinheit über Busse an Peripherieeinheiten angeschlossen sein, welche zum Empfang von Transistor-Transistor-Logik-(TTL)-Pegeln ausgebildet sind. Daher sind bislang Ausgangspufferschaltungen zur Verfügung gestellt worden, die es bei integrierten Schaltungen ermöglichen, CMOS-Eingangslogikpegel zu empfangen und Ausgangssignale zu liefern, die TTL-kompatibel sind. Wenn die Ausgangspufferschaltung aktiviert ist, erzeugt sie ein Ausgangssignal, das eine Funktion eines von einer anderen Logikschaltungsanordnung der integrierten Schaltung empfangenes Datensignal ist.
Üblicherweise verwenden Ausgangspufferschaltungen eine Pull-up- Transistorvorrichtung und eine Pull-down-Transistorvorrichtung, die zwischen den ersten und zweiten Stromversorgungsanschlüssen in Reihe geschaltet sind. Dem ersten Stromversorgungsanschluß kann ein positives Potential +V zugeführt werden, das mit einem internen Stromversorgungspotentialschaltungspunkt verbunden ist. Einem zweiten Stromversorgungsanschluß kann ein negatives Potential -V oder ein Massepotential zugeführt werden, das mit einem internen Massepotentialschaltungspunkt verbunden ist. Der Anschlußpunkt der Pull-up- und Pull-down-Transistorvorrichtungen ist ferner mit einem Ausgangsanschluß oder einer Ausgangskontaktstelle verbunden.
Abhängig vom Logikzustand des Dateneingangssignals und eines Freigabesignals wird entweder die Pull-up- oder Pull-down-Transistorvorrichtung schnell EINgeschaltet und die andere von ihnen wird AUSgeschaltet. Ein derartiges schnelles EIN- und AUSschalten der Pull-up- und Pull-down-Transistorvorrichtungen verursacht aufgrund von parasitärer Verkappungs- und Verbindungsinduktivität und parasitärem Verkappungs- und Verbindungswiderstand plötzliche Stromstöße (di/dt oder Stromspitzen) in den Stromversorgungs- und Masseleitungen. Ferner sind während des Ausgangsschaltens Lade- und Entladeströme von den Pull-up- und Pull-down-Transistoren, die hohe kapazitive Lasten treiben, vorhanden. Diese kurzzeitigen Überströme (Stromstöße und Lade/Entladeströme) fließen durch die induktiven und ohmschen Komponenten der Stromversorgungs- und Masseleitungen, so daß an den internen Stromversorgungspotentialschaltungspunkten und den internen Massepotentialschaltungspunkten des Ausgangspuffers Spannungsspitzen verursacht werden.
Diese Spannungsspitzen sind unerwünscht, da sie die Ausgangslogik-"1"-und-logik-"0"-Spannungspegel verschlechtern, wodurch es zwischen der Ausgangspufferschaltung und anderen integrierten Schaltungen zu Anschlußschwierigkeiten kommt. Diese unerwünschten Spannungsspitzen an den internen Stromversorgungspotential - und Massepotentialschaltungspunkten werden manchmal als "Masseprellen" bezeichnet. Das "Masseprellen" ist schwerwiegender, wenn mehrere Ausgangspuffer gleichzeitig in denselben Logikzustand geschaltet werden, bei höheren Geschwindigkeiten betrieben werden oder zum Treiben größerer externer kapazitiver Lasten verwendet werden. Unter solchen Umständen kann die Spannungsspitze so groß sein, daß sie bewirkt, daß Eingangspuffer den Logikzustand ändern und Ausgangspuffer, die versuchen, eine logische "0" anzusteuern, auf einen höheren Spannungspegel gehen, woraus sich eine fehlerhafte Operation ergibt.
Es ist bekannt, daß bei der Gestaltung der Ausgangspuffer zwischen der Erzielung einer Hochgeschwindigkeits/Hochansteuerungsoperation und der Minimierung der kurzzeitigen Überströme ein Kompromiß besteht. Zwar sind bei dem bekannten Stand der Technik Versuche zur Erzielung höherer Geschwindigkeit und höherer Ausgangstreiberströme unternommen worden, indem die Ausgangs-Pull- up- und -Pull-down-Transistorvorrichtungen vergrößert wurden, doch führte dies zu dem Nachteil der Zunahme der Spannungsspitzen. Mit anderen Worten, zur Minimierung der Spannungsspitzen bei den Ausgangspufferkonstruktionen nach dem Stand der Technik war es erforderlich, die Hochgeschwindigkeits- und/oder Hochansteuerungscharakteristiken zu opfern.
Daher wäre es erwünscht, eine TTL-Ausgangstreibergatterkonfiguration zu schaffen, bei der an den internen Stromversorgungspotential- und Massepotentialschaltungspunkten verringerte Spannungsspitzen auftreten, wobei nur wenig an Geschwindigkeit geopfert wird.
Das U.S.-Patent Nr. 4 725 747 offenbart eine Anordnung eines komplementären Paars, bestehend aus einem p-Kanal- und einem n- Kanal-Ausgangstransistor. Diese Ausgangstransistoren sind mit Gatestrukturen ausgebildet, welche serpentinenartig sind, um eine graduelle oder abgestufte Einschaltcharakteristik bereitzustellen.
Die Ausgangstreibergatterkonfiguration der vorliegenden Erfindung weist einen Pull-up-Transistor und einen Pull-down-Transistor auf, deren Gates serpentinenartig sind und an ihrem einzigen Ende angesteuert werden. Die Verringerung der Spannungsspitzen wird durch Verlangsamen der Einschaltzeiten der Pull-up - und Pull-down-Transistoren während der Übergänge erzielt, und zwar mittels der verteilten Widerstände und kapazitiven Widerstände des Polysiliziummaterials, das zur Herstellung ihrer Gates verwendet wird.
Demgemäß schafft die vorliegende Erfindung ein zum Treiben einer TTL-Logik ausgebildetes Ausgangstreibergatter mit:
einem p-Kanal-Pull-up-Transistor (P1) mit einem serpentinenartigen Gate, einer Source und einem Drain, wobei die Source zur Kopplung mit einem positiven Versorgungspotential (V+) über einen internen Energieversorgungspotentialschaltungspunkt (F) ausgebildet ist, das Drain mit einem Ausgangsschaltungspunkt (G) gekoppelt ist und das serpentinenartige Gate des Pull-up-Transistors (P1) erste und zweite Enden aufweist;
einem n-Kanal-Pull-down-Transistor (N1) mit einem serpentinenartigen Gate, einer Source und einem Drain, wobei die Source zur Kopplung mit einem negativen oder Masseversorgungspotential (V-) über einen internen Massepotentialschaltungspunkt (J) ausgebildet ist, sein Drain mit dem Ausgangsschaltungspunkt (G) gekoppelt ist und das serpentinenartige Gate des Pull-down-Transistors (N1) erste und zweite Enden aufweist;
einer ersten Logikeinrichtung (14), die zur Reaktion auf ein einen Low-to-High-Übergang vollziehendes Dateneingangssignal (DATA) ausgebildet ist, um ein erstes Steuersignal zu erzeugen, das an das Gate des Pull-up-Transistors (P1) angelegt wird; und
einer zweiten Logikeinrichtung (16), die zur Reaktion auf das einen High-to-Low-Übergang vollziehendes Dateneingangssignal (DATA) ausgebildet ist, um ein zweites Steuersignal zu erzeugen, das an das Gate des Pull-down-Transistors (N1) angelegt wird;
gekennzeichnet
dadurch, daß das erste Steuersignal an das erste Ende des Gates des Pull-up-Transistors (P1) angelegt wird und das zweite Steuersignal an das erste Ende des Gates des Pull-down-Transistors (N1) angelegt wird, und
durch eine erste Rückkopplungseinrichtung (18) mit einem NOR- Gatter (32), dessen Eingang mit jedem Ende des Gates des Pull- up-Transistors (P1) verbunden ist, und mit einem zweiten n-Kanal-Transistor (N2), dessen Gate mit dem Ausgang des NOR-Gatters (32) verbunden ist und dessen Drain mit dem zweiten Ende des Gates des Pull-up-Transistors (P1) verbunden ist und dessen Source mit dem internen Massepotentialschaltungspunkt (J) verbunden ist; und
durch eine zweite Rückkopplungseinrichtung (20) mit einem NAND- Gatter (36), dessen Eingang mit jedem Ende des Gates des Pulldown-Transistors (N1) verbunden ist, und mit einem zweiten p- Kanal-Transistor (38), dessen Gate mit dem Ausgang des NAND- Gatters (36) verbunden ist und dessen Drain mit dem zweiten Ende des Gates des Pull-down-Transistors (N1) verbunden ist und dessen Source mit dem internen Energieversorgungspotentialschaltungspunkt (F) verbunden ist;
wobei die verteilte R-C-Komponente der serpentinenartigen Gates die Einschaltzeiten der Pull-up- und Pull-down-Transistoren (P1,N1) verlangsamt, um Spannungsspitzen an dem internen Energieversorgungspotentialschaltungspunkt (F1) und dem internen Massepotentialschaltungspunkt (J) während der Übergänge an dem Ausgangsschaltungspunkt (G) zu reduzieren.
In den beigefügten Zeichnungen zeigen, lediglich als Beispiel: -
Figur 1 ein schematisches Schaltungsdiagramm einer erfindungsgemäßen TTL-Ausgangstreibergatterkonfiguration, und
Figuren 2(a)-2(f) Wellenformen an verschiedenen Punkten in der Schaltung von Figur 1, die zum Verständnis ihrer Funktionsweise nützlich sind.
Wie aus der detaillierten Beschreibung der Zeichnungen hervorgeht, zeigt Figur 1 ein schematisches Schaltungsdiagramm einer TTL-Ausgangstreibergatterkonfiguration 10 der vorliegenden Erfindung. Die Gatterkonfiguration 10 besteht aus einem p-Kanal- Pull-up-Feldeffekttransistor (FET) P1 und einem n-Kanal-Pulldown-FET N1. Die Transistoren P1 und F1 sind jeweils mit einem serpentinenartigen Gate ausgebildet, das aus einem Polysiliziummaterial besteht. Das Polysiliziumgate bietet eine verteilte Kombination aus Widerständen und Kapazitäten, die das Verlangsamen der Einschaltzeiten der Transistoren erleichtert, was im folgenden im einzelnen erläutert wird. In Reaktion auf ein Dateneingangssignal DATA, das an einem Dateneingangsschaltungspunkt B empfangen wird, und ein Freigabesignal EN, das an einem Freigabeeingangsschaltungspunkt C empfangen wird, liefert die Gatterkonfiguration 10 ein Ausgangssignal an einem Ausgangsschaltungspunkt A.
Die Gatterkonfiguration 10 weist ferner einen Inverter 12, ein NAND-Logikgatter 14, ein NOR-Logikgatter 16, eine erste positive Rückkopplungsverstärkerschaltung 18 und eine zweite positive Rückkopplungsverstärkerschaltung 20 auf. Der Strom für alle Bauteile der Gatterkonfiguration 10 wird von ersten externen und zweiten externen Stromversorgungsanschlüssen 21,23 geliefert. An den ersten Stromversorgungsanschluß 21 ist eine positive Versorgungsspannung oder ein positives Versorgungspotential +V angelegt, und an den zweiten Stromversorgungsanschluß 23 ist eine negative Stromversorgungsspannung oder ein negatives Stromversorgungspotential -V oder Massepotential angelegt. Üblicherweise ist die positive Versorgungsspannung +V auf etwa +5,0 Volt eingestellt. Die negative Stromversorgungsspannung -V ist auf Null Volt eingestellt.
Die Gatterkonfiguration 10 wird zum Treiben des Ausgangsschaltungspunkts A, mit dem eine kapazitive Last CAP verbunden ist, über eine Leitung 22 mit parasitärer Induktivität L verwendet. Das NAND-Logikgatter 14 empfängt das Dateneingangssignal DATA auf Leitung 24 an seinem einen Eingang und das Freigabesignal EN auf Leitung 26 über den Inverter 12 an seinem anderen Eingang. Der Ausgang des NAND-Logikgatters 14 auf Leitung 28 wird an einen Schaltungspunkt D angelegt, der das angesteuerte Ende des serpentinenartigen Gates des Transistors P1 bildet. Das entgegengesetzte oder nicht angesteuerte Ende des serpentinenartigen Gates des Transistors P1 wird durch den Schaltungspunkt E gebildet. Die Source des Transistors P1 ist mit einem internen Stromversorgungspotentialschaltungspunkt F verbunden und sein Drain ist mit einem gemeinsamen Schaltungspunkt G verbunden. Der interne Stromversorgungspotentialschaltungspunkt F ist über einen Widerstand R1 und eine Induktivität L1, die in Reihe geschaltet sind und die ohmschen und induktiven Komponenten in der Stromversorgungsleitung bilden, mit dem ersten externen Stromversorgungsanschluß 21 verbunden.
Das NOR-Logikgatter 16 empfängt dasselbe Dateneingangssignal DATA auf Leitung 24 an seinem einen Eingang und dasselbe Freigabesignal EN auf Leitung 26 an seinem anderen Eingang. Das Ausgangssignal des NOR-Logikgatters 16 auf Leitung 30 wird einem Schaltungspunkt H zugeführt, der das angesteuerte Ende des serpentinenartigen Gates des Transistors N1 bildet. Das entgegengesetzte oder nicht angesteuerte Ende des serpentinenartigen Gates des Transistors N1 wird durch einen Schaltungspunkt I gebildet. Die Source des Transistors N1 ist mit einem internen Massepotentialschaltungspunkt J und sein Drain mit dem gemeinsamen Schaltungspunkt G verbunden. Der interne Massepotentialschaltungspunkt J ist über einen Widerstand R2 und eine Induktivität L2, die in Reihe geschaltet sind und die ohmschen und induktiven Komponenten in der Masseleitung bilden, mit dem zweiten externen Stromversorgungsanschluß verbunden.
Die erste Rückkopplungsverstärkerschaltung 16 besteht aus einem NOR-Logikgatter 32 und einem n-Kanal-Transistor N2. Der eine Eingang des NOR-Logikgatters 32 ist mit dem Ausgang des NAND- Logikgatters 14 auf Leitung 28 (Schaltungspunkt D) verbunden und sein anderer Eingang ist mit dem Schaltungspunkt E oder dem nicht angesteuerten Ende des p-Kanal-Serpentinengates verbunden. Der Ausgang auf Leitung 34 des NOR-Logikgatters 32 ist mit dem Gate des n-Kanal-Transistors N2 verbunden. Die Source des Transistors N2 ist mit dem internen Massepotentialschaltungspunkt J und sein Drain mit dem Schaltungspunkt E verbunden.
In ähnlicher Weise besteht die zweite Rückkopplungsverstärkerschaltung 20 aus einem NAND-Logikgatter 36 und einem p-Kanal- Transistor P2. Der eine Ausgang des NAND-Logikgatters 36 ist mit dem Ausgang des NOR-Logikgatters 16 auf Leitung 30 (Schaltungspunkt H) verbunden und sein anderer Eingang ist mit dem Schaltungspunkt I oder dem nicht angesteuerten Ende des n-Kanal-Serpentinengates verbunden. Der Ausgang auf Leitung 36 des NAND- Logikgatters 36 ist mit d&m Gate des p-Kanal-Transistors P2 verbunden. Die Source des Transistors P2 ist mit dem internen Stromversorgungspotentialschaltungspunkt F verbunden und sein Drain ist mit dem Schaltungspunkt I verbunden.
Wenn das Freigabesignal EN auf dem High- oder logischen "1"- Pegel ist, ist der Ausgang des Inverters 12 auf dem Low- oder logischen "0"-Pegel, wodurch bewirkt wird, daß der Ausgang des NAND-Logikgatters 14 auf dem logischen High-Pegel ist. Folglich wird der Pull-up-Transistor P1 ausgeschaltet. Ferner ist der Ausgang des NOR-Logikgatters 16 auf einem logischen Low-Pegel, wodurch auch der Pull-down-Transistor N1 ausgeschaltet wird. Dadurch wird an dem gemeinsamen Schaltungspunkt G ein hochohmiger Dreizustands-Modus erzeugt, in dem die Gatterkonfiguration 10 nicht freigegeben ist. Daher muß das Freigabesignal für Normalbetrieb auf einem Low- oder logischen "0"-Pegel sein.
Zur Verdeutlichung des Normalbetriebs der Ausgangstreibergatterkonfiguration 10 der vorliegenden Erfindung wird nun auf die Figuren 2(a)-2(f) der Zeichnungen Bezug genommen, welche die Wellenformen darstellen, die an verschiedenen Punkten in der Gatterkonfiguration von Figur 1 auftreten. Zunächst sei angenommen, daß das Freigabesignal EN auf dem logischen Low-Pegel ist und daß das Dateneingangssignal DATA ebenfalls auf dem logischen Low-Pegel ist. Ferner sei angenommen, daß die Transistoren N1 und P2 beide eingeschaltet sind und daß die Transistoren P1 und N2 beide ausgeschaltet sind. Folglich ist der Ausgangsschaltungspunkt A auf einem logischen Low-Pegel.
Wenn das Dateneingangssignal DATA zur Zeit t1, wie in Figur 2(a) gezeigt, einen Low-to-High-Übergang vollzieht, vollzieht der Ausgang des NOR-Logikgatters 16 auf Leitung 30 schnell einen High-to-Low-Übergang, um das angesteuerte Gateende des Transistors N1 auszuschalten. Ferner vollzieht der Ausgang des NAND- Logikgatters 36 auf Leitung 38 schnell einen Low-to-High-Übergang, um den Transistor P2 in Reaktion auf die Veränderung am Ausgang des NOR-Gatters 16 auszuschalten. Dies wiederum bewirkt das Ausschalten des nicht angesteuerten Endes (Schaltungspunkt I) des Pull-down-Transistors N1. Gleichzeitig vollzieht das Ausgangssignal des NAND-Logikgatters 14 auf Leitung 28, das ein Steuersignal ist, schnell einen High-to-Low-Übergang, um das angesteuerte Gateende (Schaltungspunkt D) des Pull-down-Transistors P1 einzuschalten.
Aufgrund der verteilten Widerstände und Kapazitäten des Polysiliziumgatters des Transistors P1 jedoch wird der Pull-up-Transistor P1 in seiner Einschaltzeit verlangsamt, wodurch die an dem internen Stromversorgungspotentialschaltungspunkt F auftretenden Stromspitzen (di/dt) reduziert werden. Die Wellenform an dem Schaltungspunkt F ist in Figur 2(e) dargestellt. Zur Zeit t2 ist der Schaltungspunkt E noch immer auf dem logischen High-Pegel und daher wird der Ausgang des NOR-Logikgatters 32 auf dem logischen Low-Pegel gehalten. Die Wellenform an dem Schaltungspunkt E ist in Figur 2(b) dargestellt. Zur Zeit t3 wird sich der Low- Pegel an dem Schaltungspunkt D durch die R-C-Komponenten-Verzögerung des serpentinenartigen Gates ausgebreitet und das nicht angesteuerte Gateende an dem Schaltungspunkt E erreicht haben, was den Effekt hat, daß der Schaltungspunkt E auf etwa die Hälfte des negativen Versorgungspotentials -V herabgezogen wird. Folglich vollzieht das Ausgangssignal des NOR-Logikgatters 32 einen Low-to-High-Übergang, so daß das Einschalten des Transistors N2 bewirkt wird.
Dies wiederum bewirkt, daß der Schaltungspunkt zur Zeit t4 gänzlich auf das negative Versorgungspotential -V heruntergezogen wird, das mit dem Schaltungspunkt J gekoppelt ist. Daher läßt sich der Pull-up-Transistor P1 schwerer einschalten, so daß es ermöglicht wird, daß der Ausgangsschaltungspunkt A das volle positive Versorgungspotential +V oder den logischen High-Pegel schnell erreicht. Die Wellenform an dem Ausgangsschaltungspunkt A ist in Figur 2(d) dargestellt.
Wenn das Dateneingangssignal DATA zur Zeit t5 einen High-to-Low- Übergang vollzieht, vollzieht das Ausgangssignal des NAND-Logikgatters 14 auf Leitung 28 schnell einen Low-to-High-Übergang, um das nicht angesteuerte Gateende des Transistors P1 auszuschalten. Ferner vollzieht in Reaktion auf die Veränderung des Ausgangssignals des NAND-Gatters 14 das Ausgangssignal des NOR- Logikgatters 32 auf Leitung 34 schnell einen High-to-Low-Übergang, um den Transistor N2 auszuschalten. Dies wiederum bewirkt das Ausschalten des nicht angesteuerten Gateendes (Schaltungspunkt E) des Transistors P1. Gleichzeitig vollzieht das Ausgangssignal des NOR-Logikgatters 16 schnell einen Low-to-High- Übergang, so daß das angesteuerte Gateende (Schaltungspunkt H) des Pull-down-Transistors N1 eingeschaltet wird.
Aufgrund der verteilten Widerstände und Kapazitäten des Polysiliziumgates des Transistors N1 jedoch wird der Pull-down-Transistor N1 in seiner Einschaltzeit verlangsamt, wodurch die an dem internen Masseschaltungspunkt J auftretenden Stromspitzen (di/dt), wie dies in Figur 2(f) dargestellt ist, reduziert werden. Zur Zeit t6 ist der Schaltungspunkt I noch immer auf dem logischen Low-Pegel und daher wird das Ausgangssignal des NAND-Logikgatters 36 auf dem logischen High-Pegel gehalten. Zur Zeit t7 wird der High-Pegel an dem Schaltungspunkt H sich durch die R-C- Komponenten-Verzögerung des serpentinenartigen Gates ausgebreitet und das nicht angesteuerte Gateende an dem Schaltungspunkt I erreicht haben, was den Effekt des Hochziehens des Schaltungspunktes I auf etwa die Hälfte des positiven Versorgungspotentials +V hat. Folglich vollzieht das Ausgangssignal des NAND-Logikgatters 36 einen High-to-Low-Übergang, so daß das Einschalten des Transistors P2 bewirkt wird.
Dies wiederum bewirkt, daß der Schaltungspunkt I zur Zeit t7 gänzlich bis auf die positive Versorgung +V gezogen wird, die mit dem Schaltungspunkt F gekoppelt ist. Die Wellenform an dem Schaltungspunkt I ist in Figur 2(c) dargestellt. Daher läßt sich der Pull-down-Transistor N1 schwerer einschalten, so daß der Augangsschaltungspunkt A, wie dies in Figur 2(d) gezeigt ist, schnell das volle negative Versorgungspotential -V oder den logischen Low-Pegel erreichen kann.
Aus vorstehender ausführlicher Beschreibung ist somit ersichtlich, daß die vorliegende Erfindung eine TTL-Ausgangstreibergatterkonfiguration zur Verfügung stellt, bei der die Spannungsspitzen an den internen Stromversorgungspotential- und Massepotentialschaltungspunkten reduziert sind. Die Treibergatterkonfiguration weist einen Pull-up-Transistor und einen Pull-down- Transistor auf, deren Gates serpentinenartig ausgebildet sind, um deren Einschaltzeiten zu verlangsamen. Ferner sind erste und zweite positive Rückkopplungsverstärker vorgesehen, um das Ziehen der nicht angesteuerten Gateenden der Transistoren gänzlich bis auf die jeweiligen negativen und positiven Stromversorgungspotentiale zu erleichtern.
Obwohl das, was zur Zeit als bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung angesehen wird, dargestellt und beschrieben worden ist, ist dem Fachmann dennoch ersichtlich, daß verschiedene Veränderungen und Modifikationen vorgenommen werden können.

Claims

1. Zum Treiben einer TTL-Logik ausgebildetes Ausgangstreibergatter mit:

einem p-Kanal-Pull-up-Transistor (P1) mit einem serpentinenartigen Gate, einer Source und einem Drain, wobei die Source zur Kopplung mit einem positiven Versorgungspotential (V+) über einen internen Energieversorgungspotentialschaltungspunkt (F) ausgebildet ist, das Drain mit einem Ausgangsschaltungspunkt (G) gekoppelt ist und das serpentinenartige Gate des Pull-up-Transistors (P1) erste und zweite Enden aufweist;

einem n-Kanal-Pull-down-Transistor (N1) mit einem serpentinenartigen Gate, einer Source und einem Drain, wobei die Source zur Kopplung mit einem negativen oder Masseversorgungspotential (V-) über einen internen Massepotentialschaltungspunkt (J) ausgebildet ist, sein Drain mit dem Ausgangsschaltungspunkt (G) gekoppelt ist und das serpentinenartige Gate des Pull-down-Transistors (N1) erste und zweite Enden aufweist;

einer ersten Logikeinrichtung (14), die zur Reaktion auf ein einen Low-to-High-Übergang vollziehendes Dateneingangssignal (DATA) ausgebildet ist, um ein erstes Steuersignal zu erzeugen, das an das Gate des Pull-up-Transistors (P1) angelegt wird; und

einer zweiten Logikeinrichtung (16), die zur Reaktion auf das einen High-to-Low-Übergang vollziehendes Dateneingangssignal (DATA) ausgebildet ist, um ein zweites Steuersignal zu erzeugen, das an das Gate des Pull-down-Transistors (N1) angelegt wird;

gekennzeichnet

dadurch, daß das erste Steuersignal an das erste Ende des Gates des Pull-up-Transistors (P1) angelegt wird und das zweite Steuersignal an das erste Ende des Gates des Pulldown-Transistors (N1) angelegt wird, und

durch eine erste Rückkopplungseinrichtung (18) mit einem NOR-Gatter (32), dessen Eingang mit jedem Ende des Gates des Pull-up-Transistors (P1) verbunden ist, und mit einem zweiten n-Kanal-Transistor (N2), dessen Gate mit dem Ausgang des NOR-Gatters (32) verbunden ist und dessen Drain mit dem zweiten Ende des Gates des Pull-up-Transistors (P1) verbunden ist und dessen Source mit dem internen Massepotentialschaltungspunkt (J) verbunden ist; und

durch eine zweite Rückkopplungseinrichtung (20) mit einem NAND-Gatter (36), dessen Eingang mit jedem Ende des Gates des Pull-down-Transistors (N1) verbunden ist, und mit einem zweiten p-Kanal-Transistor (38), dessen Gate mit dem Ausgang des NAND-Gatters (36) verbunden ist und dessen Drain mit dem zweiten Ende des Gates des Pull-down-Transistors (N1) verbunden ist und dessen Source mit dem internen Energieversorgungspotentialschaltungspunkt (F) verbunden ist;

wobei die verteilte R-C-Komponente der serpentinenartigen Gates die Einschaltzeiten der Pull-up- und Pull-down-Transistoren (P1,N1) verlangsamt, um Spannungsspitzen an dem internen Energieversorgungspotentialschaltungspunkt (F1) und dem internen Massepotentialschaltungspunkt (J) während der Übergänge an dem Ausgangsschaltungspunkt (G) zu reduzieren.

2. Ausgangstreibergatter nach Anspruch 1, dadurch gekennzeichnet, daß die erste Logikeinrichtung ein erstes NAND-Logikgatter (14) aufweist, das zum Empfang der Eingangsdaten und eines Freigabesignals (EN) geschaltete Eingangsanschlüsse und einen Ausgang zur Lieferung des ersten Steuersignals aufweist.

3. Ausgangstreibergatter nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Logikeinrichtung ein erstes NOR-Gatter (16) aufweist, das zum Empfang der Eingangsdaten und eines Freigabesignals (EN) geschaltete Eingangsanschlüsse und einen Ausgang zur Lieferung des zweiten Steuersignals aufweist.

4. Ausgangstreibergatter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Pull-down-Transistor (N1) so ausgebildet ist, daß er für einen Low-to-High-Übergang am Ausgangsschaltungspunkt (G) schnell ausgeschaltet wird und der Pull-up-Transistor (P1) so ausgebildet ist, daß er zu Anfang langsam eingeschaltet wird, um Spannungsspitzen an dem internen Energieversorgungspunkt (F) zu reduzieren.

5. Ausgangstrelbergatter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Pull-up-Transistor so aausgebildet ist, daß er für einen High-to-Low-Übergang am Ausgangsschaltungspunkt (G) schnell ausgeschaltet wird und der Pull-down-Transistor (N1) so ausgebildet ist, daß er zu Anfang langsam eingeschaltet wird, um Spannungsspitzen an dem internen Masseschaltungspunkt (J) zu reduzieren.