DE4344307C2

DE4344307C2 - Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung

Info

Publication number: DE4344307C2
Application number: DE4344307A
Authority: DE
Inventors: Katsushi Asahina
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-24
Filing date: 1993-12-23
Publication date: 1995-10-05
Anticipated expiration: 2013-12-24
Also published as: TW211093B; KR960003375B1; DE4344307A1; JP3038094B2; US5537059A; KR940017218A; JPH06196992A

Description

Die vorliegende Erfindung betrifft eine Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung.

Fig. 12 stellt zur Erläuterung des technischen Gebietes der Erfindung eine Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung dar. Die in Fig. 12 gezeigten Teile umfassen eine erste Strom quelle 1, Massen 3, einen Eingangsanschluß 4 der Ausgangs schaltung, einen Ausgangsanschluß 5 der Ausgangsschaltung, einen PMOS-Transistor 40, dessen Gate mit dem Eingangsanschluß 4, dessen Source mit der ersten Stromquelle 1 und dessen Drain mit dem Ausgangsanschluß 5 verbunden ist, sowie einen NMOS- Transistor 41, dessen Gate mit dem Eingangsanschluß 4, dessen Source mit Masse und dessen Drain mit dem Ausgangsanschluß 5 verbunden ist.

Ein Betrieb der Ausgangsschaltung wird nun beschrieben werden. Mit V_DD1 und V_SS bezeichnete Spannungen werden an die erste Stromquelle 1 und die Massen 3 entsprechend angelegt, und ein mit V_IN bezeichnetes Signal wird an den Eingangsanschluß 4 der Ausgangsschaltung gelegt. Der PMOS-Transistor 40 und der NMOS- Transistor 41 bilden eine CMOS-Inverter-Gateschaltung. Wenn folglich das Eingangssignal V_IN ebensogroß wie V_DD1 ist oder über der Schwellenspannung der Inverter-Gateschaltung liegt, dann wird V_SS ein Ausgangssignal V_OUT. Wenn das Eingangssignal V_IN ebensogroß wie V_SS ist oder unterhalb der Schwellenspannung liegt, dann wird V_DD1 das Ausgangssignal V_OUT.

Hinsichtlich einer miniaturisierten integrierten MOS-Halb leiterschaltkreisvorrichtung ist die einen MOS-Transistor bildende Gate-Isolationsschicht sehr dünn, etwa 10 nm bis 14 nm dick. Daher ist die an die miniaturisierte integrierte MOS- Halbleiterschaltkreisvorrichtung gelegte Versorgungsspannung V_DD1 im Vergleich zu einer integrierten MOS-Halbleiter schaltkreisvorrichtung kleiner, um einen dielektrischen Durchschlag der Gate-Isolationsschicht zu verhindern oder um zu verhindern, daß die Schwellenspannung des MOS-Transistors infolge heißer Elektronen verändert wird, welche während des Betriebs des MOS-Transistors entstehen, in die Gate-Isolationsschicht injiziert werden und als feste elektrische Ladung in der Isolationsschicht verbleiben. Die Ausgangsspannung V_OUT aus der in Fig. 12 gezeigten Ausgangs schaltung der integrierten Halbleiterschaltkreisvorrichtung erfüllt die Beziehung V_SS V_OUT V_DD1. Im Fall, daß ein Verfahren zum Verbinden eines Ausgangsanschlusses der Aus gangsschaltung der integrierten Halbleiterschaltkreisvor richtung mit einer zweiten Stromquelle 2 des Potentials V_DD2 über einen Vorschaltwiderstand 42 verwendet wird, wie in Fig. 13 dargestellt, kann diese Schaltungsanordnung nicht verwendet werden, wenn V_DD1 V_DD2 ist, da ein P-Typ-Halbleiter und ein N-Typ-Substrat einer Source-Elektrode des PMOS-Transistors 40 mit Vorspannung beaufschlagt werden.

Eine andere integrierte Halbleiterschaltkreisvorrichtung zur Erläuterung des technischen Gebietes ist in Fig. 14 dargestellt. Die in Fig. 14 gezeigte Vorrichtung umfaßt im allgemeinen eine Ausgangs schaltung K20 mit Ausgängen von drei Zuständen, von V_DD2, V_SS und einem Hochimpedanzzustand, sowie eine Ausgangsschaltung K21 mit Ausgängen von drei Zuständen, von V_DD1, V_SS und einem Hochimpedanzzustand, und sie umfaßt ferner einen PMOS- Transistor 50, dessen Source mit einer Stromquelle 2 der Ver sorgungsspannung V_DD2 verbunden ist und dessen Drain mit einer Busleitung 55 verbunden ist, um eine Ausgangsstufe der Aus gangsschaltung K20 zu bilden, einen NMOS-Transistor 51, dessen Source mit dem Massepotential V_SS Masseverbindung hat und dessen Drain mit der Busleitung 55 verbunden ist, um eine Aus gangsstufe der Ausgangsschaltung K20 zu bilden, einen PMOS- Transistor 52, dessen Source mit einer Stromquelle 1 der Ver sorgungsspannung V_DD1 verbunden ist und dessen Drain mit der Busleitung 55 verbunden ist, um eine Ausgangsstufe der Aus gangsschaltung K21 zu bilden, einen NMOS-Transistor 53, dessen Source mit dem Massepotential V_SS Masseverbindung hat und dessen Drain mit der Busleitung 55 verbunden ist, um eine Ausgangsstufe der Ausgangsschaltung K21 zu bilden, sowie einen Vorschaltwiderstand 54, dessen eines Ende mit der Stromquelle 2 verbunden ist und dessen anderes Ende mit der Busleitung 55 verbunden ist, um ein Potential der Busleitung 55 auf V_DD2 zu ziehen. Die Ausgangsschaltungen K20 und K21 geben entsprechend der zu erzeugenden Logik unterschiedliche Spannungen aus und sind mit der Busleitung 55 gemeinsam verbunden, und daher entsteht folgendes Problem: In dem Fall, daß die Ausgangs schaltung K21 im Hochimpedanzzustand ist, während die Aus gangsschaltung K20 V_DD2 ausgibt, werden ein P-Typ-Halbleiter und ein N-Typ-Substrat, die ein Source des PMOS-Transistors 52 bilden, mit Vorspannung beaufschlagt, was dazu führt, daß ungünstigerweise in die erste Stromquelle hinein Strom fließt.

Wie beschrieben worden ist, weist eine wie oben angegeben gestaltete Ausgangsschaltung der integrierten Halbleiter schaltkreisvorrichtung den Nachteil auf, daß sie ein Signal mit einer größeren Verstärkung als ein internes Signal des integrierten Halbleiterschaltkreises nicht extern ausgeben kann.

Es besteht ferner der Nachteil, daß Ausgangsschaltungen, deren Eingangssignale unterschiedliche Amplitude aufweisen, nicht ge meinsam verbunden werden können.

Aus der DE 41 00 116 A1 ist ein Ausgangstreiber für leistungs starke integrierte Schaltungen bekannt, der einen statischen Teil und einen Übergangsteil aufweist. Der Ausgangstreiber empfängt an einem Eingangsanschluß ein Signal, das logisch 0 oder logisch 1 sein kann. Der statische Teil weist zwei als Inverter ausgebildete Vortreiber auf, denen das Eingangssignal zugeführt wird. Der sta tische Teil weist weiter einen P-Treiber und einen N-Treiber auf, die mit je einer Elektrode miteinander und mit einem Ausgangsan schluß verbunden sind. Mit der jeweils anderen Elektrode ist der P-Treiber mit einer Versorgungsspannung bzw. der N-Treiber mit dem Massepotential verbunden. An ihren jeweiligen Steuerelektroden empfangen beide Treiber jeweils das Signal eines der beiden Inver ter. Der Übergangsteil und die übrigen Bestandteile des offenbar ten Ausgangstreibers dienen zur Verringerung eines während der Übergänge zwischen den Logikzuständen 0 und 1 erzeugten Rauschens.

Aus der DE 40 06 144 A1 ist ein Pegelumsetzer zum Umsetzen eines TTL-Pegels eines Eingangssignals auf einem CMOS-Pegel bekannt. Die Stromversorgungsspannung wird direkt über einen Transistor an einen Inverter angelegt, der mit einem Ausgabeanschluß verbunden ist. An die in dem Inverter vorgesehenen Transistoren wird dabei kein Zwischenpotential angelegt.

Es ist Aufgabe der vorliegenden Erfindung, eine Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung anzugeben, die ein Signal mit einer größeren Amplitude als die Amplitude eines internen Signals nach außen ausgeben kann.

Diese Aufgabe wird gelöst durch eine Ausgangsschaltung nach An spruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen angege ben.

Die Schaltung zur Eingangssignal- Potentialumformung empfängt ein zwischen einem ersten Potential und einem zweiten Potential variierendes Eingangs signal sowie eine invertierte Logik zum Eingangssignal und gibt das das dritte Potential und das vierte Potential variierende Signal aus. Dann ist der erste Transistor mit isoliertem Gate dazu in der Lage, das dritte Potential an seiner zweiten Elektrode auszugeben, da er an seiner Steuer elektrode das durch die Schaltung zur Eingangssignal- Potentialumformung erzeugte Signal empfängt.

Da Spannungen zwischen Substrat und Steuerelektroden der Mehrzahl Transistoren mit isoliertem Gate derart ausgelegt sind, daß sie kleiner als die Potentialdifferenz zwischen dem zweiten Potential und dem dritten Potential sind, kann die Ausgangsschaltung das Signal mit einer Amplitude, die größer als eine Signalamplitude einer Eingangsschaltung ist, ohne Verminderung der Zuverlässigkeit der Transistoren mit isoliertem Gate wirkungsvoll ausgeben.

Schließlich sind entsprechende Ausgangsanschlüsse von Aus gangsschaltungen dieser Gattung gemeinsam miteinander ver bunden, unabhängig von darin empfangenen Eingangssignalen.

Gemäß einer Ausführungsform der vorliegenden Erfindung gibt die erste Umwandlungs einheit das fünfte oder das sechste Potential aus, und die zweite Umwandlungseinheit kann das dritte Potential oder das vierte Potential ausgeben, da das mittlere Potential und der Signalausgang aus der ersten Umwandlungseinheit verwendet werden. Mit anderen Worten, es ist einfach, das Potential des Ausgangssignals durch eine Zwei-Schritt-Signalverarbeitung umzuwandeln.

Somit kann die Ausgangsschaltung der integrierten Halbleiter schaltkreisvorrichtung ein Signal einer Amplitude ausgeben, die größer als eine Signalamplitude der Eingangsschaltung ist, ohne daß die Zuverlässigkeit der Transistoren mit isoliertem Gate vermindert wird.

Vorzugsweise umfaßt die Ausgangsschaltung der integrierten Halbleiterschaltkreisvorrichtung ferner einen zweiten Transistor mit isoliertem Gate des sich vom ersten Leitungstyp unterscheidenden zweiten Leitungstyps mit einer ersten Elektrode, die mit dem zweiten Potential verbunden ist, einer zweiten Elektrode, die mit dem Ausgangsanschluß verbunden ist, sowie einer Steuerelektrode.

Gemäß einer Ausführungsform der vorliegenden Erfindung schaltet der erste oder der zweite Transistor mit isoliertem Gate gemäß dem Eingangssignal ein.

Somit erzeugt die Ausgangsschaltung wirksam ein binäres Aus gangssignal gemäß einem darin empfangenen binären Eingangs signal.

Vorzugsweise umfaßt die Ausgangsschaltung der integrierten Halbleiterschaltkreisvorrichtung ferner eine in der ersten Stufe der Schaltung zur Eingangssignal-Potentialumformung vor gesehene Steuerschaltung, welche das Eingangssignal und ein Steuersignal empfängt, um ein Signal an die Schaltung zur Eingangssignal-Potentialumformung und den zweiten Transistor mit isoliertem Gate derart auszugeben, daß das Signal bewirkt, daß entweder der erste oder der zweite Transistor mit isoliertem Gate gemäß dem Eingangssignal ausschaltet oder daß sowohl der erste als auch der zweite Transistor mit isoliertem Gate ungeachtet des Eingangssignals gleichzeitig ausschaltet.

Gemäß einer Ausführungsform der vorliegenden Erfindung gibt die Steuerschaltung das Signal an die Schaltung zur Eingangssignal-Potentialumformung und den zweiten Transistor mit isoliertem Gate aus, um ent weder den ersten oder zweiten Transistor mit isoliertem Gate gemäß dem Eingangssignal auszuschalten oder um sowohl den ersten als auch den zweiten Transistor mit isoliertem Gate ungeachtet des Eingangssignals gleichzeitig auszuschalten.

Daher erzeugt die Ausgangsschaltung wirksam einen Ausgang irgendeines von drei Zuständen, das heißt, sie gibt irgend einen zweier Logikzustände gemäß dem Eingangssignal aus, oder der Ausgangsanschluß befindet sich in einem Hochimpedanz zustand.

Vorzugsweise umfaßt die Mehrzahl Transistoren mit isoliertem Gate dritte bis neunte Transistoren mit isoliertem Gate; wobei die erste Umwandlungseinheit umfaßt: eine Spannungsabsenkein richtung mit einem ersten Anschluß, der mit dem dritten Potential verbunden ist, und einem zweiten Anschluß, den dritten Transistor mit isoliertem Gate des zweiten Leitungs typs mit einer ersten Elektrode, die mit dem zweiten Anschluß der Spannungsabsenkeinrichtung verbunden ist, einer Steuer elektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode, den vierten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und den fünften Transistor mit isoliertem Gate mit einer ersten Elektrode, die mit dem zweiten Potential verbun den ist, einer zweiten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbun den ist, sowie einer Steuerelektrode, die das Eingangssignal empfängt; und wobei die zweite Umwandlungseinheit umfaßt: den sechsten Transistor mit isoliertem Gate des ersten Leitungs typs mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit dem zweiten An schluß der Spannungsabsenkeinrichtung verbunden ist, sowie einer zweiten Elektrode, den siebten Transistor mit isoliertem Gate mit einer ersten Elektrode, die mit der zweiten Elektrode des sechsten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode, den achten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des siebten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und den neunten Transistor mit isoliertem Gate des zweiten Leitungstyps, welcher zwischen dem zweiten Potential und der zweiten Elektrode des achten Transistors mit isoliertem Gate in Reihe geschaltet vorgesehen ist, und mit einem Steuerelektroden eingang, an welchem die invertierte Logik zum Eingangssignal empfangen wird.

Gemäß einer Ausführungsform der vorliegenden Erfindung wird die untere Grenze des Potentials an der Steuerelektrode des sechsten Transistors mit isoliertem Gate durch Subtraktion der Schwellenspannung des dritten Transistors mit isoliertem Gate vom ersten Potential gegeben, die untere Grenze des Potentials an der Steuer elektrode des ersten Transistors mit isoliertem Gate wird durch Subtraktion der Schwellenspannung des siebten Transistors mit isoliertem Gate vom ersten Potential gegeben, die untere Grenze des Potentials an der zweiten Elektrode des fünften Transistors mit isoliertem Gate wird durch Subtraktion der Schwellenspannung des vierten Transistors mit isoliertem Gate vom mittleren Potential gegeben, und die untere Grenze des Potentials an der zweiten Elektrode des neunten Transistors mit isoliertem Gate wird durch Subtraktion der Schwellenspannung des achten Transistors mit isoliertem Gate vom mittleren Potential gegeben.

Somit sind die Spannungen, die über den die Schaltung zur Eingangssignal - Potentialumformung bildenden Transistoren mit isoliertem Gate abfallen, kleiner als die Potentialdifferenz zwischen dem zweiten Potential und dem dritten Potential.

Somit kann die Ausgangsschaltung der integrierten Halbleiter schaltkreisvorrichtung, welche die Zuverlässigkeit der Transistoren mit isoliertem Gate niemals vermindert, einfach ausgeführt werden.

Vorzugsweise umfaßt die zweite Umwandlungseinheit eine Schaltung zur Pegelverschiebung, welche zwischen die erste Elektrode des sechsten Transistors mit isoliertem Gate und das dritte Potential geschaltet ist, um einen Spannungsabfall zwischen dem zweiten Potential und der ersten Elektrode des sechsten Transistors mit isoliertem Gate zu vergrößern, wenn die Potentialdifferenz zwischen der Steuerelektrode des sechsten Transistors mit isoliertem Gate und seiner ersten Elektrode abnimmt, um einen Übergang des sechsten Transistors mit isoliertem Gate in seinen AUS-Zustand hervorzurufen.

Gemäß einer Ausführungsform der vorliegenden Erfindung ist der Stromfluß von der ersten Elektrode zur zweiten Elektrode des sechsten Transistors mit isoliertem Gate erheblich verkleinert, da die Schaltung zur Pegelverschiebung die Spannung zwischen der Steuerelektrode und der ersten Elektrode des sechsten Transistors mit isoliertem Gate unterdrückt.

Daher kann ein Stromverbrauch in der Ausgangsschaltung der integrierten Halbleiterspeichervorrichtung, welche das Aus gangssignal einer größeren Amplitude als der Signalamplitude der Eingangsschaltung erzeugt, ohne die Zuverlässigkeit der Transistoren mit isoliertem Gate zu vermindern, wirksam ver ringert werden.

Vorzugsweise umfaßt die Mehrzahl Transistoren mit isoliertem Gate ferner einen zehnten Transistor mit isoliertem Gate; wobei die Spannungsabsenkeinrichtung den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, sowie einer Steuerelektrode und einer zweiten Elektrode, die mit der ersten Elektrode des dritten Transistors mit isoliertem Gate verbunden sind, umfaßt; und wobei der sechste Transistor mit isoliertem Gate einen Transistor mit isoliertem Gate mit einer höheren Schwellenspannung als der zehnte Transistor mit isoliertem Gate umfaßt.

Gemäß einer Ausführungsform der vorliegenden Erfindung wird der von der ersten Elektrode zur zweiten Elektrode des sechsten Transistors mit isoliertem Gate fließende Strom erheblich verkleinert, da die Schwellenspannung des sechsten Transistors mit isoliertem Gate größer als die Schwellenspannung des zehnten Transistors mit isoliertem Gate ist.

Daher kann ein Stromverbrauch in der Ausgangsschaltung der integrierten Halbleiterspeichervorrichtung, welche das Aus gangssignal mit einer größeren Amplitude als der Signal amplitude der Eingangsschaltung erzeugt, ohne die Zuver lässigkeit der Transistoren mit isoliertem Gate zu vermindern, wirksam verringert werden.

Vorzugsweise umfaßt die zweite Umwandlungseinheit ferner eine Widerstandseinrichtung mit einem ersten Anschluß, der mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, sowie einem zweiten Anschluß, der mit der ersten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist.

Gemäß einer Ausführungsform der vorliegenden Erfindung wird das durch die schnelle Änderung der Ausgangsspannung an einer Ausgangsinduktivität hervorgerufene Rauschsignal verkleinert, da der in den neunten Transistor mit isoliertem Gate fließende Strom durch die Widerstandseinrichtung unterdrückt wird.

Daher kann wirksam erreicht werden, daß die Ausgangsschaltung der integrierten Halbleiterschaltkreisvorrichtung sehr zuver lässig ist, da das Rauschsignal verringert ist.

Vorzugsweise umfaßt die Schaltung zur Eingangssignal- Potentialumformung: eine ein mittleres Potential zwischen dem ersten und dem zweiten Potential erzeugende Schaltung zum Erzeugen eines mittleren Potentials, eine erste Um wandlungseinheit, welche mit dem zweiten und dem dritten Potential verbunden ist und das durch die Schaltung zum Er zeugen eines mittleren Potentials erzeugte mittlere Potential und das Eingangssignal empfängt und welche das mittlere Potential dazu verwendet, ein Signal zu erzeugen, das zwischen einem fünften Potential, in Nähe des dritten Potentials, und einem sechsten Potential variiert, das niedriger als das fünfte Potential gemäß dem Eingangssignal ist, und eine zweite Umwandlungseinheit, welche mit dem zweiten und dem dritten Potential verbunden ist und welche das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential, die invertierte Logik zum Eingangssignal sowie den Signalausgang aus der ersten Umwandlungseinheit empfängt und welche das mittlere Potential dazu verwendet, das dritte oder vierte Potential gemäß der invertierten Logik und dem Signal ausgang aus der ersten Umwandlungseinheit an die Steuer elektrode des ersten Transistors mit isoliertem Gate auszu geben; wobei die erste Umwandlungseinheit eine zwischen das dritte und das zweite Potential geschaltete Reihenschaltungs anordnung sowie eine Schaltung umfaßt, die in der Reihenschal tungsanordnung in Reihe zwischengeschaltet ist und eine Logik oder invertierte Logik empfängt, die durch die zweite Um wandlungseinheit umgewandelt wird, um gemäß der Logik oder der invertierten Logik Strom zu unterdrücken.

Gemäß einer Ausführungsform der vorliegenden Erfindung gibt die erste Umwandlungs einheit das fünfte Potential oder das sechste Potential aus, und die zweite Umwandlungseinheit kann das vierte Potential ausgeben, da das mittlere Potential und der Signalausgang aus der ersten Umwandlungseinheit verwendet wird. Mit anderen Worten, es ist einfach, das Potential des Ausgangssignals durch eine Zwei-Schritt-Signalverarbeitung umzuwandeln. Und die Strom unterdrückende Schaltung der ersten Umwandlungs einheit ist in der Lage, einen Stromverbrauch der ersten Um wandlungseinheit gemäß dem Ausgang der zweiten Einheit zu ver ringern.

Somit kann ein Stromverbrauch in-der Ausgangsschaltung der integrierten Halbleiterspeichervorrichtung, welche das Aus gangssignal mit einer größeren Amplitude als der Signal amplitude der Eingangsschaltung erzeugt, ohne die Zuver lässigkeit der Transistoren mit isoliertem Gate zu vermindern, wirksam verringert werden.

Es wird ein gemeinsames Verbinden von Ausgängen von Ausgangs schaltungen ermöglicht, deren Eingangssignale sich in einer Amplitude unterscheiden.

Es folgt die Beschreibung von Ausführungsbei spielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Schaltbild, das eine Ausgangsschaltung einer integrierten Halbleiterschaltkreisvor richtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ein Schaltbild, das eine Ausgangsschaltung einer integrierten Halbleiterschaltkreisvor richtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 3 ein Schaltbild, das eine Ausgangsschaltung einer integrierten Halbleiterschaltkreisvor richtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 4 eine graphische Darstellung, welche die Gate spannungs-Drainstrom-Charakteristik eines MOS-Transistors veranschaulicht;

Fig. 5 ein Schaltbild, das eine Ausgangsschaltung einer integrierten Halbleiterschaltkreisvor richtung gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 6 ein Schaltbild, das eine beispielhafte Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 7 ein Schaltbild, das eine andere beispiel hafte Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung gemäß der sechsten bevorzugten Ausführungsform der vor liegenden Erfindung zeigt;

Fig. 8 ein Schaltbild, das eine andere beispiel hafte Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung gemäß der sechsten bevorzugten Ausführungsform der vor liegenden Erfindung zeigt;

Fig. 9 ein Schaltbild, das eine weitere andere beispielhafte Ausgangsschaltung einer integrierten Halbleiterschaltkreisvor richtung gemäß der sechsten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 10 ein Schaltbild, das noch eine andere beispielhafte Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung gemäß der sechsten bevorzugten Ausführungs form der vorliegenden Erfindung zeigt;

Fig. 11 ein Schaltbild, das noch eine andere beispielhafte Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung gemäß der sechsten bevorzugten Ausführungs form der vorliegenden Erfindung zeigt;

Fig. 12 ein Schaltbild, das eine beispielhafte Aus gangsschaltung einer integrierten Halbleiter schaltkreisvorrichtung zeigt;

Fig. 13 ein Schaltbild, das eine beispielhafte Aus gangsschaltung der integrierten Halbleiter schaltkreisvorrichtung zeigt; und

Fig. 14 ein Schaltbild, das eine andere beispielhafte Ausgangsschaltung einer integrierten Halb leiterschaltkreisvorrichtung zeigt.

Die erste Ausführungsform

Eine erste bevorzugte Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die Zeichnungen be schrieben werden. Fig. 1 stellt ein Schaltbild dar, welches einen Aufbau einer Ausgangsschaltung einer integrierten Halb leiterschaltkreisvorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Die in Fig. 1 gezeigte Schaltung umfaßt erste Stromquellen 1, zweite Stromquellen 2, Massen 3, einen Eingangsanschluß 4 der Aus gangsschaltung, einen Ausgangsanschluß 5 der Ausgangs schaltung, PMOS-Transistoren 6, 8, 10, 12, 15, 17, 19, 21 und 23 sowie NMOS-Transistoren 7, 9, 11, 13, 14, 16, 18, 20, 22 und 24.

Es wird nun angenommen, daß V_DD1 ein durch die erste Strom quelle 1 ausgegebenes Potential ist, V_DD2 ein durch die zweite Stromquelle 2 ausgegebenes Potential ist, V_SS ein Potential der Masse 3 ist und daß eine mit V_IN bezeichnete Spannung an den Eingangsanschluß 4 der Ausgangsschaltung gelegt wird. Für eine externe Ausgangsschaltung ist das Potential V_DD1 der ersten Stromquelle 1 niedriger als das Potential V_DD2 der zweiten Stromquelle 2, um die Zuverlässigkeit eines miniaturisierten MOS-Transistors zu gewährleisten. Das Substratpotential jeder der NMOS-Transistoren ist V_SS. Das Substratpotential jeder der PMOS-Transistoren beträgt V_DD1, abgesehen von einem nicht speziell angegebenen Fall. In Fig. 1 werden Potentiale an den Punkten "a" bis "j" mit V_a bis V_j bezeichnet, und die Ausgangsspannung am Ausgangsanschluß 5 der Ausgangsschaltung ist V_OUT. Der Eingangsanschluß 4 ist mit dem Gate des PMOS-Transistors 6 und dem des NMOS-Transistors 7 verbunden, welche zwischen der ersten Stromquelle 1 und der Masse 3 in Reihe geschaltet sind und zusammen eine CMOS- Inverter-Gateschaltung bilden. Die entsprechenden Gates des PMOS-Transistors 6 und NMOS-Transistors 7 sind mit dem Gate des PMOS-Transistors 8 und dem des NMOS-Transistors 9 ver bunden, welche zwischen der ersten Stromquelle 1 und der Masse 3 in Reihe geschaltet sind und zusammen eine andere CMOS- Inverter-Gateschaltung bilden. Ähnlich sind die entsprechenden Drains des PMOS-Transistors 6 und des NMOS-Transistors 7 mit dem Gate des PMOS-Transistors 10 und dem des NMOS-Transistors 11 verbunden, welche zwischen der ersten Stromquelle 1 und der Masse 3 in Reihe geschaltet sind und zusammen noch eine andere CMOS-Inverter-Gateschaltung bilden. Eine ein mittleres Potential erzeugende Schaltung zum Erzeugen eines mittleren Potentials K1 umfaßt den PMOS-Transistor 12 sowie NMOS- Transistoren 13 und 14, die zwischen der ersten Stromquelle 1 und der Masse 3 in Reihe geschaltetet sind. Das Gate des PMOS- Transistors 12 ist mit der Masse verbunden, und die ent sprechenden Gates der NMOS-Transistoren 13 und 14 sind mit ihren entsprechenden Drains verbunden. Die Schaltung zum Er zeugen eines mittleren Potentials K1 gibt ein Potential des Drains des NMOS-Transistors 13 als ein mittleres Potential aus.

Eine erste Umwandlungseinheit K2 empfängt das durch die Schaltung zum Erzeugen eines mittleren Potentials K1 erzeugte mittlere Potential und empfängt ein Eingangssignal, das am Eingangsanschluß 4 durch die aus dem PMOS-Transistor 6 und dem NMOS-Transistor 7 sowie dem entsprechenden PMOS-Transistor 8 und NMOS-Transistor 9 gebildeten zwei separaten CMOS-Inverter- Gateschaltungen empfangen wird. Eine erste Umwandlungseinheit K2 wird aus den zwischen der zweiten Stromquelle 2 und der Masse 3 in Reihe geschalteten PMOS-Transistoren 15, 17 und den NMOS-Transistoren 16, 18 gebildet. Das Gate des PMOS- Transistors 15 ist mit seinem Drain, und sein Source ist mit der zweiten Stromquelle 2 verbunden. Der NMOS-Transistor 16 ist mit seinem Gate mit der ersten Stromquelle 1 und mit seinem Drain mit einem Drain des PMOS-Transistors 15 ver bunden. Der PMOS-Transistor 17 ist mit seinem Gate mit dem Drain des NMOS-Transistors 13 und sein Source ist mit einem Source des NMOS-Transistors 16 verbunden. Der NMOS-Transistor 18 ist mit seinem Gate mit dem Drain des PMOS-Transistors 8 und dem des NMOS-Transistors 9, mit seinem Source mit Masse und mit seinem Drain mit einem Drain des PMOS-Transistors 17 verbunden.

Eine zweite Umwandlungseinheit K3 empfängt aus der ersten Umwandlungseinheit K2 Spannung und empfängt das Eingangssignal durch die aus dem PMOS-Transistor 6 und dem NMOS-Transistor 7 gebildete CMOS-Inverter-Gateschaltung. Die zweite Umwandlungs einheit K3 umfaßt die PMOS-Transistoren 19, 21 sowie NMOS- Transistoren 20, 22, die zwischen der zweiten Stromquelle 2 und der Masse 3 in Reihe geschaltet sind. Der PMOS-Transistor 19 ist mit seinem Gate mit dem Drain des PMOS-Transistors 15 und mit seinem Source mit der zweiten Stromquelle 2 verbunden. Der NMOS-Transistor 20 ist mit seinem Gate mit der ersten Stromquelle 1 und mit seinem Drain mit einem Drain des PMOS- Transistors 19 verbunden. Das Gate des PMOS-Transistors 21 ist mit einem Drain des NMOS-Transistors 20 verbunden. Der NMOS- Transistor 22 ist mit seinem Gate mit dem Drain des PMOS- Transistors 6 und dem des NMOS-Transistors 7, mit seinem Source mit Masse und mit seinem Drain mit dem Drain des PMOS- Transistors 21 verbunden.

Ein Ausgang aus der zweiten Umwandlungseinheit K3 wird an ein Gate des PMOS-Transistors 23 gelegt, und im Betrieb ist der PMOS-Transistor 23 mit seinem Source mit der zweiten Strom quelle 2 und mit seinem Drain mit dem Ausgangsanschluß 5 ver bunden. Der NMOS-Transistor 24 ist mit seinem Gate mit dem Drain des PMOS-Transistors 10 und dem des NMOS-Transistors 11, mit seinem Source mit Masse und mit seinem Drain mit dem Aus gangsanschluß 5 verbunden.

Ein Betrieb der Ausgangsschaltung wird im folgenden be schrieben werden. Nun wird angenommen, daß die Logik- Schwellenspannung jeder der aus dem PMOS-Transistor 6 und dem NMOS-Transistor 7, dem PMOS-Transistor 8 und dem NMOS- Transistor 9 sowie dem PMOS-Transistor 10 und dem NMOS- Transistor 11 gebildeten CMOS-Inverter-Gateschaltungen V_T beträgt. Die Schaltung zum Erzeugen eines mittleren Potentials K1 erzeugt das mittlere Potential; das heißt, sie erzeugt ein Potential V_g zum Anlegen an die Gates der PMOS-Transistoren 17 und 21. Das Potential V_g wird durch die folgende Formel ausgedrückt:

V_g = V_TN13 + V_TN14, (1)

worin V_TN13 und V_TN14 Schwellenspannungen der entsprechenden NMOS-Transistoren 13 und 14 sind.

(1) Ein Zustand im Fall, daß V_IN V_T wird beschrieben werden.

Die Ausgangsspannungen V_a, V_b und V_c der entsprechenden CMOS- Inverter-Gateschaltungen, die aus dem PMOS-Transistor 6 und dem NMOS-Transistor 7, dem PMOS-Transistor 8 und dem NMOS- Transistor 9 sowie dem PMOS-Transistor 10 und dem NMOS- Transistor 11 gebildet werden, erfüllen die entsprechenden Beziehungen V_a = V_DD1, V_b = V_SS und V_c = V_SS. Somit schalten die NMOS-Transistoren 18 und 24 aus, und der NMOS-Transistor 22 schaltet ein. Da sich der NMOS-Transistor 18 in seinem AUS- Zustand befindet, nimmt das Potential am Punkt "e" zu. Wenn das Potential am Punkt "e" die durch die folgende Formel aus gedrückte Forderung erfüllt, dann schaltet der NMOS-Transistor 16 aus:

V_DD1 - V_e < V_TN16. (2)

Das bedeutet, daß der NMOS-Transistor 16 das Potential am Punkt "e" auf einen durch die folgende Formel (3) ausge drückten Bereich beschränkt. Wie erkannt werden wird, wird ein Potential an der Gateelektrode des PMOS-Transistors 19 niemals niedriger als das Potential am Punkt "e" werden, und der PMOS- Transistor 19 wird geschützt.

V_DD1 - V_TN16 < V_e (3)

Gleichzeitig befindet sich der NMOS-Transistor 18 in seinem AUS-Zustand, und daher wird das Potential am Punkt "f" durch die folgende Formel erhalten:

V_f = V_DD2 + V_TP15, (4)

worin V_TP15 die Schwellenspannung des PMOS-Transistors 15 und V_TN16 die Schwellenspannung des NMOS-Transistors 16 ist (V_TP15 0, 0 V_TN16).

Da die Gate-Source-Spannung des PMOS-Transistors 19 ebensogroß wie die Potentialdifferenz zwischen dem Potential am Punkt "f" und dem Potential V_DD2 der zweiten Stromquelle 2, V_f - V_DD2, ist, befindet sich der PMOS-Transistor 19 in seinem Zustand schwacher Leitung. Da der NMOS-Transistor 22 einschaltet, sinkt das Potential am Punkt "h". Wenn das Potential V_h am Punkt "h" die in der folgenden Formel ausgedrückte Forderung erfüllt, dann schaltet der PMOS-Transistor 21 aus. Wird im voraus die Schwellenspannung des PMOS-Transistors 19 höher als die Schwellenspannung V_TP15 des PMOS-Transistors 15 einge stellt, dann kann der im PMOS-Transistor 19 fließende Strom für einen AUS-Zeitabschnitt verkleinert werden, wenn sich der PMOS-Transistor 19 in einem Zustand schwacher Leitung befin det.

V_g - V_h < V_TP21 (5)

Somit beschränkt der PMOS-Transistor 21 das Potential am Punkt "h" auf einen durch die folgende Formel ausgedrückten Bereich. Wie erkannt werden wird, übersteigt das Potential am Punkt "h" niemals diesen Potentialbereich, und der NMOS-Transistor 22 wird geschützt.

V_g - V_TP21 < V_h (6)

Da sich ferner der NMOS-Transistor 22 in seinem EIN-Zustand befindet, wird das Potential V_j am Punkt "j" durch die folgende Formel gegeben:

V_j = V_g - V_TP21, (7)

worin V_TP21 die Schwellenspannung des PMOS-Transistors 21 ist (V_TP21 0).

Da die Gate-Source-Spannung des PMOS-Transistors 23 ebensogroß wie die Potentialdifferenz zwischen dem Potential am Punkt "j" und dem Potential V_DD2 der zweiten Stromquelle 2, V_j - V_DD2, ist, befindet er sich in einem Zustand starker Leitung. Somit wird die Ausgangsspannung V_OUT ebensogroß wie die Potential differenz zwischen dem Potential V_DD2 der zweiten Stromquelle 2 und dem Massepotential V_SS, V_DD2 - V_SS.

(2) Ein Zustand im Fall, daß V_T V_IN wird beschrieben werden.

Die Ausgangsspannungen V_a, V_b und V_c der entsprechenden CMOS- Inverter-Gateschaltungen, die aus dem PMOS-Transistor 6 und dem NMOS-Transistor 7, dem PMOS-Transistor 8 und dem NMOS- Transistor 9 sowie dem PMOS-Transistor 10 und dem NMOS- Transistor 11 gebildet werden, erfüllen die entsprechenden Beziehungen V_a = V_SS, V_b = V_DD1 und V_c = V_DD1. Daher schaltet der NMOS-Transistor 22 aus, und die NMOS-Transistoren 18, 24 schalten ein. Da sich der NMOS-Transistor 18 in seinem EIN- Zustand befindet, nimmt das Potential am Punkt "d" ab. Wenn das Potential am Punkt "d" die durch die folgende Formel aus gedrückte Forderung erfüllt, dann schaltet der PMOS-Transistor 17 aus:

V_g - V_d < V_TP17. (8)

Somit begrenzt der PMOS-Transistor 17 das Potential am Punkt "d" auf einen durch die folgende Formel ausgedrückten Bereich. Das bedeutet, daß das Potential am Punkt "d" diesen Potential bereich niemals übersteigt und der NMOS-Transistor 18 ge schützt wird.

V_g - V_TP17 < V_d (9)

Da sich der NMOS-Transistor 18 in seinem EIN-Zustand befindet, wird die Spannung V_f am Punkt "f" durch die folgende Formel gegeben:

V_f = V_g - V_TP17. (10)

In diesem Fall beträgt die Gate-Source-Spannung des PMOS- Transistors 19 (V_f - V_DD2), und daher befindet sich der PMOS- Transistor 19 in einem Zustand starker Leitung. Da der NMOS- Transistor 22 ausschaltet, steigt das Potential am Punkt "i". Wenn das Potential V_j am Punkt "i" die durch die folgende Formel ausgedrückte Forderung erfüllt, dann schaltet der NMOS- Transistor 20 aus:

V_DD1 - V_i < V_TN20. (11)

Somit beschränkt der NMOS-Transistor 20 das Potential am Punkt "i" auf einen durch die folgende Formel ausgedrückten Bereich. Daher wird das Potential einer Gateelektrode des PMOS- Transistors 23 niemals niedriger als das Potential am Punkt "i", und der PMOS-Transistor 23 wird geschützt.

V_DD1 - V_TN20 < V_i, (12)

wobei V_TP17 die Schwellenspannung des PMOS-Transistors 17 und V_TN20 die Schwellenspannung des NMOS-Transistors 20 ist (V_TP17 0, 0 V_TN20).

Da der NMOS-Transistor 22 ausschaltet, wird das Potential V_j am Punkt "j" ebensogroß wie das Potential V_DD2 der zweiten Stromquelle 2. Die Gate-Source-Spannung des PMOS-Transistors 23 wird ebensogroß wie die Potentialdifferenz zwischen dem Potential am Punkt "j" und dem Potential der zweiten Strom quelle 2, V_j - V_DD2, und daher schaltet der PMOS-Transistor 23 aus. Somit beträgt die Ausgangsspannung V_OUT 0 V.

Wie beschrieben worden ist, empfängt die Ausgangsschaltung in dieser Ausführungsform das Potential V_DD1 der ersten Strom quelle 1 oder das Massepotential V_SS als Eingangssignal und wandelt es in das Potential V_DD2 der zweiten Stromquelle 2 oder in das Massepotential V_SS um, um ein Ausgangssignal zu erzeu gen.

Die zweite Ausführungsform

Eine zweite bevorzugte Ausführungsform der vorliegenden Erfin dung wird nun unter Bezugnahme auf eine Zeichnung beschrieben werden. Fig. 2 stellt ein Schaltbild dar, welches einen Auf bau einer Ausgangsschaltung einer integrierten Halbleiter schaltkreisvorrichtung gemäß der zweiten bevorzugten Aus führungsform der vorliegenden Erfindung zeigt. Die in Fig. 2 gezeigte Schaltung umfaßt erste Stromquellen 1, zweite Strom quellen 2, Massen 3, einen Eingangsanschluß 4 der Ausgangs schaltung, einen Ausgangsanschluß 5 der Ausgangsschaltung, einen Steueranschluß 25 der Ausgangsschaltung, PMOS- Transistoren 10, 12, 15, 17, 19, 23, 26, 28, 29, 32 und 33 sowie NMOS-Transistoren 11, 13, 14, 16, 18, 20, 22, 24, 27, 30, 31, 34 und 35.

Es wird nun angenommen, daß ein aus der ersten Stromquelle 1 ausgegebenes Potential V_DD1 ist, ein aus der zweiten Strom quelle 2 ausgegebenes Potential V_DD2 ist, V_SS ein Potential der Masse 3 ist und daß mit V_IN und V_CN bezeichnete Spannungen an den entsprechenden Eingangsanschluß 4 und den Steueranschluß 25 der Ausgangsschaltung gelegt werden. Das Potential V_DD1 der ersten Stromquelle 1 ist niedriger als das Potential V_DD2 der zweiten Stromquelle 2, um die Zuverlässigkeit eines miniaturisierten MOS-Transistors zu gewährleisten. Die Substratpotentiale der NMOS-Transistoren betragen jeweils V_SS. Die Substratpotentiale der PMOS-Transistoren betragen V_DD1, abgesehen von einem nicht speziell angegebenen Fall. Es wird ferner angenommen, daß die Spannungen an Punkten "b" und "d" bis "n" in Fig. 2 V_b und V_d bis V_n sind und daß eine Ausgangs spannung aus dem Ausgangsanschluß 5 der Ausgangsschaltung mit V_OUT bezeichnet wird.

Die in Fig. 2 dargestellte Ausgangsschaltung der integrierten Halbleiterschaltkreisvorrichtung unterscheidet sich von der in Fig. 1 dargestellten Ausgangsschaltung im Aufbau entlang der entsprechenden Strecken vom Eingangsanschluß 4 zu einer ersten Umwandlungseinheit K2, zu einer zweiten Umwandlungseinheit K3 und zum NMOS-Transistor 24. Ein Ausgang einer CMOS-NAND- Schaltung mit zwei Eingängen, welche die PMOS-Transistoren 28, 29, deren entsprechende Sources mit der ersten Stromquelle 1 verbunden sind, den NMOS-Transistor 30, dessen Drain mit den Drains der PMOS-Transistoren 28, 29 verbunden ist, sowie den NMOS-Transistor 31, dessen Drain mit einem Source des NMOS- Transistors 30 und dessen Source mit Masse verbunden ist, um faßt, ist mit einem Gate des NMOS-Transistors 18 verbunden. Der Eingang der NAND-Schaltung ist mit dem Eingangsanschluß 4 und dem Steueranschluß 25 verbunden. Der Ausgang der NAND- Schaltung ist durch eine den PMOS-Transistor 36 und den NMOS- Transistor 37 umfassende CMOS-Inverter-Gateschaltung mit einem Gate des NMOS-Transistors 22 verbunden.

Ferner wird ein Ausgang aus einer CMOS-NAND-Schaltung mit zwei Eingängen, welche die PMOS-Transistoren 32, 33, deren ent sprechende Sources mit der ersten Stromquelle 1 verbunden sind, den NMOS-Transistor 34, dessen Drain mit Drains der PMOS-Transistoren 32, 33 verbunden ist, sowie den NMOS- Transistor 35, dessen Drain mit einem Source des NMOS- Transistors 34 und dessen Source mit Masse verbunden ist, umfaßt, über eine den PMOS-Transistor 10 und den NMOS- Transistor 11 umfassende CMOS-Inverter-Gateschaltung in ein Gate des NMOS-Transistors 24 eingegeben. Die NAND-Schaltung ist mit ihrem ersten Eingangsanschluß mit dem Steueranschluß 25 verbunden, und sie empfängt durch eine den PMOS-Transistor 26 und den NMOS-Transistor 27 umfassende CMOS-Inverter-Gate schaltung an ihrem zweiten Eingangsanschluß ein Eingangssignal vom Eingangsanschluß 4. Andere Teile und Anordnungen sind den jenigen ähnlich, die im Zusammenhang mit der ersten bevorzug ten Ausführungsform in Fig. 1 dargestellt sind.

Anschließend wird ein Betrieb der Ausgangsschaltung be schrieben werden. Es wird nun angenommen, daß die Logik- Schwellenspannung der CMOS-Logikschaltungen und der CMOS-NAND- Schaltungen mit zwei Eingängen V_T beträgt. Der PMOS-Transistor 12 und die NMOS-Transistoren 13, 14 erzeugen eine mittlere Spannung V_g zum Anlegen an die Gates der PMOS-Transistoren 17 und 21, und das Potential V_g am Punkt "g" wird durch die Formel (1) gegeben.

(1) Ein Zustand im Fall, daß V_CN V_T wird beschrieben werden.

Eine Ausgangsspannung V₁ aus der CMOS-NAND-Schaltung mit zwei Eingängen, welche die PMOS-Transistoren 28, 29 und die NMOS- Transistoren 30, 31 umfaßt, beträgt V_DD1, und eine Ausgangs spannung V_k aus der CMOS-NAND-Schaltung mit zwei Eingängen, welche die PMOS-Transistoren 32, 33 und die NMOS-Transistoren 34, 35 umfaßt, beträgt V_DD1. Die entsprechenden Ausgangs spannungen V_m und V_b aus den entsprechenden CMOS-Inverter- Gateschaltungen, die aus dem PMOS-Transistor 10 und dem NMOS- Transistor 11 sowie dem PMOS-Transistor 36 und dem NMOS- Transistor 37 gebildet werden, betragen V_m = V_SS und V_b = V_SS. Die NMOS-Transistoren 22 und 24 schalten aus, und der NMOS- Transistor 18 schaltet ein. Da sich der NMOS-Transistor 18 in seinem EIN-Zustand befindet, ist die Spannung V_f am Punkt "f" etwa ebensogroß wie das Potential V_g am Punkt "g".

Somit beträgt die Gate-Source-Spannung des PMOS-Transistors 19 (V_f - V_DD2), und daher befindet sich der PMOS-Transistor 19 in einem Zustand starker Leitung. Ferner schaltet der NMOS- Transistor 22 aus, wobei das Potential V_j am Punkt "j" ebenso groß wie V_DD2 wird. Da die Gate-Source-Spannung des PMOS- Transistors 23 (V_j - V_DD2) beträgt, schaltet der PMOS- Transistor 23 aus. Da sowohl der PMOS-Transistor 23 als auch der NMOS-Transistor 24 ausschaltet, befindet sich der Aus gangsanschluß 5 in einem Hochimpedanzzustand.

Wenn der Ausgangsanschluß 5 in einem derartigen Zustand das Potential V_DD2 der zweiten Stromquelle 2 annimmt, wird es nie mals vorkommen, daß vom Ausgangsanschluß 5 zur zweiten Strom quelle 2 hin Strom rückwärts fließt, da das Substratpotential des PMOS-Transistors 23 V_DD2 beträgt.

(2) Ein Zustand im Fall, daß V_T V_CN und V_T V_IN wird be schrieben werden.

Eine Ausgangsspannung V_k aus der von dem PMOS-Transistor 26 und dem NMOS-Transistor 27 gebildeten CMOS-Inverter-Gate schaltung beträgt V_SS. Somit beträgt eine Ausgangsspannung V_l aus der aus den PMOS-Transistoren 28, 29 und den NMOS- Transistoren 30, 31 gebildeten CMOS-NAND-Schaltung mit zwei Eingängen V_SS, und die Ausgangsspannung V_n der aus den PMOS- Transistoren 32, 33 und den NMOS-Transistoren 34, 35 ge bildeten CMOS-NAND-Schaltung mit zwei Eingängen beträgt V_DD1. Die Ausgangsspannungen V_m und V_b aus den entsprechenden CMOS- Inverter-Gateschaltungen, welche den PMOS-Transistor 10 und den NMOS-Transistor 11 sowie den PMOS-Transistor 36 und den NMOS-Transistor 37 umfassen, erfüllen die entsprechenden Be ziehungen V_m = V_DD1 und V_b = V_SS. Da die NMOS-Transistoren 18 und 24 ausschalten, wird die Spannung V_f am Punkt "f" durch die Formel (4) gegeben, worin V_TP15 die Schwellenspannung des PMOS-Transistors 15 ist (V_TP15 < 0).

Die Gate-Source-Spannung des PMOS-Transistors 19 beträgt (V_f - V_DD2), und daher befindet sich der PMOS-Transistor 19 in einem Zustand schwacher Leitung. Da der NMOS-Transistor 22 ein schaltet, ist die Spannung V_j am Punkt "j" etwa ebensogroß wie die Spannung V_g am Punkt "g".

Die Gate-Source-Spannung V_j des PMOS-Transistors 23 wird V_DD2, und der PMOS-Transistor 23 befindet sich in einem Zustand starker Leitung. Somit ist die Ausgangsspannung V_OUT mit der Potentialdifferenz zwischen dem Potential V_DD2 der zweiten Stromquelle 2 und dem Massepotential V_SS identisch, V_DD2 - V_SS.

(3) Ein Zustand im Fall, daß V_T V_CN und V_IN V_T wird be schrieben werden.

Die Ausgangsspannung V_k aus der von dem PMOS-Transistor 26 und dem NMOS-Transistor 27 gebildeten CMOS-Inverter-Gateschaltung beträgt V_DD1. Somit beträgt die Ausgangsspannung V_l der aus den PMOS-Transistoren 28, 29 und den NMOS-Transistoren 30, 31 ge bildeten CMOS-NAND-Schaltung mit zwei Eingängen V_DD1, und die Ausgangsspannung V_n der aus den PMOS-Transistoren 32, 33 und den NMOS-Transistoren 34, 35 gebildeten CMOS-NAND-Schaltung mit zwei Eingängen beträgt V_SS. Die Ausgangsspannungen V_m und V_b aus den entsprechenden CMOS-Inverter-Gateschaltungen, welche von dem PMOS-Transistor 10 und dem NMOS-Transistor 11 sowie dem PMOS-Transistor 36 und dem NMOS-Transistor 37 ge bildet werden, erfüllen die entsprechenden Beziehungen V_m = V_SS und V_b = V_DD1. Der NMOS-Transistor 22 schaltet aus, und die NMOS-Transistoren 18 und 24 schalten ein. Da der NMOS- Transistor 18 einschaltet, ist die Spannung V_f am Punkt "f" etwa ebensogroß wie das Potential V_g am Punkt "g".

Die Gate-Source-Spannung des PMOS-Transistors 19 beträgt (V_f - V_DD2), und daher befindet sich der PMOS-Transistor 19 in einem Zustand starker Leitung. Da der NMOS-Transistor 22 aus schaltet, ist das Potential V_j am Punkt "j" ebensogroß wie V_DD2.

Die Gate-Source-Spannung des PMOS-Transistors 21 beträgt (V_j - V_DD2), und daher befindet sich der PMOS-Transistor 23 in einem Zustand starker Leitung. Somit beträgt die Ausgangsspannung V_OUT 0 V.

Die dritte Ausführungsform

Eine dritte bevorzugte Ausführungsform der vorliegenden Erfin dung wird nun beschrieben werden. Fig. 3 stellt ein Schalt bild dar, welches einen Aufbau einer Ausgangsschaltung einer integrierten Halbleiterschaltkreisvorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt, welche eine Art und Weise eines anderen Aufbaus einer Schaltung zum Erzeugen eines Gatespannungssignals für den PMOS-Transistor 23 in der in Fig. 2 gezeigten Ausgangs schaltung darstellt. Die in Fig. 3 gezeigte Schaltung umfaßt einen PMOS-Transistor 38 sowie die in den Fig. 2 und 3 mit gleichen Bezugszeichen bezeichneten Teile.

Die in Fig. 3 gezeigte Ausgangsschaltung unterscheidet sich von der in Fig. 2 dargestellten Ausgangsschaltung dadurch, daß eine in Fig. 3 gezeigte zweite Umwandlungseinheit K4, im Unterschied zur in Fig. 2 gezeigten zweiten Umwandlungs einheit K3, zusätzlich den PMOS-Transistor 38 umfaßt, welcher als Schaltung zur Pegelverschiebung dient. Der PMOS-Transistor 38 ist mit seinem Gate mit einer ersten Stromquelle 1, mit seinem Source und Substrat mit einer zweiten Stromquelle 2 sowie mit seinem Drain mit einem Source des PMOS-Transistors 19 verbunden.

Anschließend wird ein Betrieb der Ausgangsschaltung beschrie ben werden. Fig. 4 veranschaulicht einen Zusammenhang zwischen Gate-Source-Spannung V_GS und Drainstrom I_DS eines MOS- Transistors. Der Drainstrom I_DS des MOS-Transistors nimmt relativ zur Gate-Source-Spannung V_GS exponentiell ab, wenn sich die Gate-Source-Spannung V_GS auf oder unter einem Pegel der Schwellenspannung V_th des MOS-Transistors befindet.

Wenn V_l = V_SS erfüllt ist, dann beträgt die Ausgangsspannung V_m der aus einem PMOS-Transistor 36 und einem NMOS-Transistor 37 gebildeten CMOS-Inverter-Gateschaltung V_DD1. Da ein NMOS- Transistor 18 ausschaltet, wird ein Potential V_f an einem Punkt "f" durch die Formel (8) gegeben. Da die Gate-Source- Spannung des PMOS-Transistors 38 (V_DD1 - V_DD2) beträgt, be findet sich der PMOS-Transistor 38 in einem Zustand starker Leitung. Die Gate-Source-Spannung des PMOS-Transistors 19 be trägt (V_f - V_DD2), und daher befindet sich der PMOS-Transistor 19 in einem Zustand schwacher Leitung. Da die Gate-Source- Spannung eines PMOS-Transistors 23 die Potentialdifferenz zwischen einem Potential V_j an einem Punkt "j" und einem Potential V_DD2 der zweiten Stromquelle 2, V_j - V_DD2, darstellt, befindet sich der PMOS-Transistor 23 in einem Zustand starker Leitung. Somit ist die Ausgangsspannung V_OUT ebensogroß wie die Potentialdifferenz zwischen dem Potential V_DD2 der zweiten Stromquelle 2 und dem Massepotential V_SS, nämlich V_DD2 - V_SS. Da ein NMOS-Transistor 22 einschaltet, liegt von der zweiten Stromquelle 2 des Potentials V_DD2 durch die PMOS-Transistoren 38, 19, 21 und die NMOS-Transistoren 20, 22 hindurch zu einer Masse 3 des Potentials V_SS hin ein Strompfad. Gleichzeitig wird die Gate-Source-Spannung des PMOS-Transistors 19 durch einen Spannungsabfall des zwischen einen Source des PMOS- Transistors 19 und die zweite Stromquelle 2 geschalteten PMOS- Transistors 38 verringert. Wie in Fig. 4 zu erkennen ist, tritt der Effekt auf, daß der aus der zweiten Stromquelle 2 des Potentials V_DD2 durch die PMOS-Transistoren 38, 19, 21 und die NMOS-Transistoren 20, 22 hindurch zur Masse 3 des Potentials V_SS hin fließende Strom exponentiell abnimmt, wo durch der Stromverbrauch verringert wird. Wenn V_l = V_DD1 erfüllt ist, dann beträgt die Ausgangsspannung V_m aus der aus dem PMOS-Transistor 36 und dem NMOS-Transistor 37 gebildeten CMOS-Inverter-Gateschaltung V_DD1. Da der NMOS- Transistor 18 einschaltet, wird das Potential V_f am Punkt "f" durch die Formel (4) gegeben. Da die Gate-Source-Spannung des PMOS-Transistors 38 durch (V_DD1 - V_DD2) ausgedrückt wird, be findet sich der PMOS-Transistor 38 in einem Zustand starker Leitung. Die Gate-Source-Spannung des PMOS-Transistors 19 wird durch (V_f - V_DD2) ausgedrückt, wobei sich der PMOS-Transistor 19 in einem Zustand starker Leitung befindet. Somit ist das Potential V_j am Punkt "j" ebensogroß wie das Potential V_DD2 der zweiten Stromquelle 2, da der NMOS-Transistor 22 ausschaltet. Da die Gate-Source-Spannung des PMOS-Transistors 23 die Potentialdifferenz zwischen dem Potential am Punkt "j" und dem Potential V_DD2 der zweiten Stromquelle 2, V_j - V_DD2, ist, schaltet der PMOS-Transistor 23 aus. Somit wird die Ausgangs spannung V_OUT aus der Ausgangsschaltung 0 V. Die vierte Ausführungsform Eine Ausgangsschaltung einer integrierten Halbleiterschalt kreisvorrichtung zur praktischen Verwendung wird durch Widerstand, Kapazität und Induktivität beeinflußt, welche in Beschaltungen zum Herausführen von Signalleitungen nach draußen oder in Stromversorgungsleitungen oder in mit Masse verbundenen Schaltungen parasitär entstehen, und daher wird in den Stromversorgungsleitungen oder in mit Masse verbundenen Schaltungen großes Rauschen verursacht, wenn ein Ausgangs signal schnell variiert wird. Um diesen Nachteil zu über winden, ist eine Ausgangsschaltung einer integrierten Halb leiterschaltkreisvorrichtung gemäß einer vierten bevorzugten Ausführungsform dazu vorgesehen, ein Verfahren zum Beschränken einer Änderungsrate des auf die Zeit bezogenen Ausgangssignals zu verwenden. Die vierte bevorzugte Ausführungsform der vor liegenden Erfindung wird im folgenden in Verbindung mit Fig. 5 beschrieben werden. Fig. 5 stellt ein Schaltbild dar, welches die Ausgangsschaltung der integrierten Halbleiter schaltkreisvorrichtung der vierten bevorzugten Ausführungsform der Erfindung zeigt, worin Bezugszeichen 39 einen NMOS- Transistor bezeichnet. Andere gleiche Bezugszeichen bezeichnen entsprechende Teile aus Fig. 2 und Fig. 5.Die Erklärung eines Betriebs der Ausgangsschaltung für den Fall, daß ein Potential V_l am Punkt "l" gleich V_DD1 oder V_SS ist, wird ausgelassen, da es sich vollständig um die gleiche Ausgangsschaltung handelt, wie sie in Fig. 2 dargestellt ist. Wird nun angenommen, daß das Potential V_l am Punkt "l" von V_DD1 bis V_SS variiert, dann variiert ein Ausgang aus einer einen PMOS-Transistor 36 und einen NMOS-Transistor 37 umfassenden CMOS-Inverter-Gateschaltung von V_SS bis V_DD1. Da die NMOS- Transistoren 22 und 39 in Reihe geschaltet sind, variiert eine Gatespannung V_j des PMOS-Transistors 23 im Vergleich mit einem in Fig. 2 gezeigten Fall ohne den NMOS-Transistor 39 ver zögerter von V_DD2 bis V_SS. Somit wird eine schnelle Variation der Ausgangsspannung unterdrückt, und ein durch eine Indukti vität der Ausgangsschaltung induziertes Rauschsignal kann ver kleinert werden, da der PMOS-Transistor 23 in einen stärkeren EIN-Zustand als im in Fig. 2 gezeigten Fall ohne den NMOS- Transistor 39 verzögert schaltet. Die fünfte Ausführungsform Eine fünfte bevorzugte Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die Zeichnungen beschrie ben werden. Fig. 6 stellt ein Schaltbild dar, das eine Aus gangsschaltung einer integrierten Halbleiterschaltkreisvor richtung im ersten Aspekt der fünften bevorzugten Ausführungs form der vorliegenden Erfindung zeigt. Fig. 6 veranschaulicht einen alternativen Aufbau der ersten Umwandlungseinheit, die einen Ausgang zu einer Gateelektrode des PMOS-Transistors 23 der in Fig. 2 gezeigten Ausgangsschaltung erzeugt, worin Bezugszeichen 60 einen PMOS-Transistor bezeichnet. Andere gleiche Bezugszeichen bezeichnen entsprechende Teile aus der Fig. 2 und der Fig. 6. Die in Fig. 6 gezeigte Ausgangsschaltung unterscheidet sich von der in Fig. 2 dargestellten Ausgangsschaltung nur da durch, daß der PMOS-Transistor 60 einer in Fig. 6 gezeigten ersten Umwandlungseinheit K6 mit seinem Gate mit einem Punkt "j" verbunden ist, obwohl der das Äquivalent zum PMOS- Transistor 60 darstellende PMOS-Transistor 15 der in Fig. 2 gezeigten ersten Umwandlungseinheit K2 mit seinem Gate mit dem Punkt "f" verbunden ist. Der PMOS-Transistor 60 empfängt an seiner Gatelektrode einen Ausgang aus einer zweiten Um wandlungseinheit K3, um einen Widerstandswert des PMOS- Transistors 60 in Abhängigkeit von einem Zustand der zweiten Umwandlungseinheit K3 zu ändern.Nun wird ein Betrieb der in Fig. 6 gezeigten Ausgangs schaltung beschrieben werden. Ein PMOS-Transistor 36 und ein NMOS-Transistor 37 bilden zusammen eine CMOS-Inverter-Gate schaltung. Ein PMOS-Transistor 12 und NMOS-Transistoren 13, 14 bilden zusammen eine Schaltung, die ein Potential V_g zum Anlegen an Gates von NMOS-Transistoren 17, 21 erzeugt. Das Potential V_g an einem Punkt "g" ist durch Formel (1) gegeben.(1) Ein Zustand im Fall, daß V_l V_T wird beschrieben werden.Eine Ausgangsspannung V_m der den PMOS-Transistor 36 und den NMOS-Transistor 37 umfassenden CMOS-Inverter-Gateschaltung beträgt V_DD1. Der NMOS-Transistor 22 schaltet aus, während der NMOS-Transistor 18 einschaltet. Da sich der NMOS-Transistor 18 in seinem EIN-Zustand befindet, ist eine Spannung V_f am Punkt "f" nahezu ebensogroß wie das Potential V_g am Punkt "g".Da eine Gate-Source-Spannung des PMOS-Transistors 19 (V_f - V_DD2) beträgt, befindet sich der PMOS-Transistor 19 in einem Zustand starker Leitung. Da der NMOS-Transistor 22 ausschal tet, wird ein Stromfluß von der zweiten Stromquelle 2 des Potentials V_DD2 durch die PMOS-Transistoren 19, 21 und die NMOS-Transistoren 20, 22 hindurch zur Masse des Potentials V_SS hin blockiert. Gleichzeitig ist das Potential V_j am Punkt "j" gleich V_DD2.Eine Gate-Source-Spannung des PMOS-Transistors 60 wird (V_j - V_DD2), und der PMOS-Transistor 60 schaltet aus. Daher wird der Stromfluß aus der zweiten Stromquelle 2 des Potentials V_DD2 durch die PMOS-Transistoren 60, 17 und die NMOS-Transistoren 16, 18 hindurch zur Masse des Potentials V_SS hin blockiert. Da eine Gate-Source-Spannung des PMOS-Transistors 23 (V_j - V_DD2) wird, befindet sich der PMOS-Transistor 23 in seinem AUS-Zu stand.(2) Ein Zustand im Fall, daß V_T V_l wird beschrieben werden.Eine Ausgangsspannung V_m aus der den PMOS-Transistor 36 und den NMOS-Transistor 37 umfassenden CMOS- Inverter-Gateschaltung beträgt V_SS. Der NMOS-Transistor 22 schaltet ein, während der NMOS-Transistor 18 ausschaltet. Da sich der NMOS-Transistor 22 in seinem EIN-Zustand befindet, ist die Spannung V_j am Punkt "j" ebensogroß wie das Potential V_g am Punkt "g".Da der NMOS-Transistor 18 ausschaltet und eine Gate-Source- Spannung des PMOS-Transistors 60 (V_j - V_DD2) wird, befindet sich der PMOS-Transistor 60 in einem Zustand starker Leitung. Daher ist das Potential V_f am Punkt "f" ebensogroß wie das Potential V_DD2 der zweiten Stromquelle.Da eine Gate-Source-Spannung des PMOS-Transistors 19 (V_f - V_DD2) beträgt, befindet sich der PMOS-Transistor 19 in einem Zustand starker Leitung. Da die Gate-Source-Spannung des PMOS- Transistors 23 (V_j - V_DD2) beträgt, befindet sich der PMOS- Transistor 23 in einem Zustand starker Leitung. Ein Stromfluß von der zweiten Stromquelle 2 des Potentials V_DD2 durch die PMOS-Transistoren 60, 17 und die NMOS-Transistoren 16, 18 hindurch zur Masse des Potentials V_SS hin sowie ein Stromfluß von der zweiten Stromquelle 2 des Potentials V_DD2 durch die PMOS-Transistoren 19, 21 und die NMOS-Transistoren 20, 22 hindurch zur Masse des Potentials V_SS hin wird durch den entsprechenden NMOS-Transistor 18 und den PMOS-Transistor 19 blockiert.Die Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung der fünften bevorzugten Ausführungsform ist derart ausgelegt, daß der Zustand der zweiten Umwandlungseinheit K3 verändert wird, um ein Fließen von Strom in der ersten Um wandlungseinheit K6 zu steuern, und daß der Stromverbrauch der ersten Umwandlungseinheit K6 verringert werden kann. Somit kann jeder beliebige alternative Aufbau verwendet werden, bei dem das Fließen von Strom in der ersten Umwandlungseinheit K6 in Abhängigkeit vom Zustand der zweiten Umwandlungseinheit K3 gesteuert wird; zum Beispiel werden die in den Fig. 7 bis 11 gezeigten Ausgangsschaltungen einer integrierten Halb leiterschaltkreisvorrichtung den ähnlichen Effekt aufweisen.Fig. 7 zeigt die Ausgangsschaltung der integrierten Halb leiterschaltkreisvorrichtung gemäß dem zweiten Aspekt der fünften bevorzugten Ausführungsform. Die in Fig. 7 darge stellte Ausgangsschaltung verwendet einen PMOS-Transistor 70 zum Steuern von Strom in einer ersten Umwandlungseinheit K7. Die erste Umwandlungseinheit K7 empfängt ein durch eine Schaltung zum Erzeugen eines mittleren Potentials K1 erzeugtes mittleres Potential und empfängt ferner ein Eingangssignal, das an einem Eingangsanschluß 4 über zwei einen PMOS- Transistor 6 und einen NMOS-Transistor 7 sowie einen entsprechenden PMOS-Transistor 8 und einen NMOS-Transistor 9 umfassende CMOS-Inverter-Gateschaltungen empfangen wird. Die erste Umwandlungseinheit K7 umfaßt PMOS-Transistoren 15, 17, 70 und NMOS-Transistoren 16, 18, die zwischen einer zweiten Stromquelle 2 und einer Masse 3 in Reihe geschaltet sind. Der PMOS-Transistor 15 ist mit seinem Gate mit seinem Drain ver bunden und mit seinem Source mit der zweiten Stromquelle 2 verbunden. Der NMOS-Transistor 16 ist mit seinem Gate mit einer ersten Stromquelle 1 verbunden und mit seinem Drain mit einem Drain des PMOS-Transistors 15 verbunden. Der PMOS- Transistor 70 ist mit seinem Gate mit einem Drain des PMOS- Transistors 19 und mit seinem Source mit einem Source des NMOS-Transistors 16 verbunden. Der PMOS-Transistor 17 ist mit seinem Gate mit einem Drain des NMOS-Transistors 13 und mit seinem Drain mit einem Drain des PMOS-Transistors 70 verbun den. Der NMOS-Transistor 18 ist mit seinem Gate mit einem Drain des PMOS-Transistors 8 und einem des NMOS-Transistors 9 verbunden, mit seinem Source mit Masse und mit seinem Drain mit einem Drain des PMOS-Transistors 17 verbunden. Andere gleiche Bezugszeichen bezeichnen entsprechende Teile aus Fig. 1 und Fig. 7.Da sich das Potential V_j am Punkt "j" dem Potential V_DD2 der zweiten Stromquelle 2 nähert, nimmt ein Widerstandswert des PMOS-Transistors 70 zu, um in der ersten Umwandlungseinheit K7 ein Fließen von Strom zu unterdrücken.Fig. 8 stellt die Ausgangsschaltung der integrierten Halb leiterschaltkreisvorrichtung gemäß dem dritten Aspekt der fünften bevorzugten Ausführungsform dar. Die in Fig. 8 ge zeigte Ausgangsschaltung verwendet einen NMOS-Transistor 80 zum Steuern von Strom in einer ersten Umwandlungseinheit K8. Die erste Umwandlungseinheit K8 empfängt ein durch eine Schaltung zum Erzeugen eines mittleren Potentials K1 erzeugtes mittleres Potential und empfängt ferner ein Eingangssignal, das an einem Eingangsanschluß 4 über zwei einen PMOS- Transistor 6 und NMOS-Transistor 7 sowie einen entsprechenden PMOS-Transistor 8 und NMOS-Transistor 9 umfassende CMOS- Inverter-Gateschaltungen empfangen wird. Die erste Um wandlungseinheit K8 umfaßt PMOS-Transistoren 15, 17 und NMOS- Transistoren 80, 18, die zwischen einer zweiten Stromquelle 2 und einer Masse 3 in Reihe geschaltet sind. Der PMOS- Transistor 15 ist mit seinem Gate mit seinem Drain verbunden und ist mit seinem Source mit der zweiten Stromquelle 2 ver bunden. Der NMOS-Transistor 80 ist mit seinem Gate mit einer ersten Stromquelle 1 verbunden und mit seinem Drain mit dem Drain des PMOS-Transistors 15 verbunden. Der PMOS-Transistor 17 ist mit seinem Gate mit einem Drain des NMOS-Transistors 13 verbunden und ist mit seinem Drain mit dem Drain des NMOS- Transistors 80 verbunden. Der NMOS-Transistor 18 ist mit seinem Gate mit einem Drain des PMOS-Transistors 8 und einem des NMOS-Transistors 9 verbunden, mit seinem Source mit Masse sowie mit seinem Drain mit einem Drain des PMOS-Transistors 17 verbunden. Andere gleiche Bezugszeichen bezeichnen ent sprechende Teile der Fig. 1 und der Fig. 8.Wenn das Eingangssignal V_DD1 beträgt, nimmt ein Gatepotential des NMOS-Transistors 80 ab, während sein Widerstandswert der art zunimmt, daß der in der ersten Umwandlungseinheit K8 fließende Strom unterdrückt wird.Fig. 9 stellt die Ausgangsschaltung der integrierten Halb leiterschaltkreisvorrichtung gemäß dem vierten Aspekt der fünften bevorzugten Ausführungsform dar. Die in Fig. 9 dar gestellte Ausgangsschaltung verwendet einen NMOS-Transistor 90 zum Steuern von Strom in einer ersten Umwandlungseinheit K9. Die erste Umwandlungseinheit K9 empfängt ein durch eine Schaltung zum Erzeugen eines mittleren Potentials K1 erzeugtes mittleres Potential und empfängt ferner ein Eingangssignal, das an einem Eingangsanschluß 4 über zwei einen PMOS- Transistor 6 und NMOS-Transistor 7 sowie einen entsprechenden PMOS-Transistor 8 und NMOS-Transistor 9 umfassende CMOS- Inverter-Gateschaltungen empfangen wird. Die erste Um wandlungseinheit K9 umfaßt PMOS-Transistoren 15, 17 und NMOS- Transistoren 90, 18, die zwischen einer zweiten Stromquelle 2 und einer Masse 3 in Reihe geschaltet sind. Der PMOS- Transistor 15 ist mit seinem Gate mit seinem Drain verbunden und ist mit seinem Source mit der zweiten Stromquelle 2 ver bunden. Ein PMOS-Transistor 91 ist mit seinem Source mit einer ersten Stromquelle 1 verbunden. Ein NMOS-Transistor 92 ist mit seinem Source mit Masse, mit seinem Drain mit einem Gate und einem Drain des PMOS-Transistors 91 verbunden und ist mit seinem Gate mit einem Punkt "h" verbunden. Der NMOS-Transistor 90 ist mit seinem Gate mit einem Drain des PMOS-Transistors 91 verbunden und mit seinem Drain mit einem Drain des PMOS- Transistors 15 verbunden. Der PMOS-Transistor 17 ist mit seinem Gate mit einem Drain des NMOS-Transistors 13 verbunden und mit seinem Drain mit einem Drain des NMOS-Transistors 90 verbunden. Der NMOS-Transistor 18 ist mit seinem Gate mit dem Drain des PMOS-Transistors 8 und dem des NMOS-Transistors 8 verbunden, mit seinem Source mit Masse verbunden sowie mit seinem Drain mit einem Drain des PMOS-Transistors 17 verbun den. Andere gleiche Bezugszeichen bezeichnen entsprechende Teile aus Fig. 1 und Fig. 9.Da ein Zunehmen eines Potentials V_h am Punkt "h" bewirkt, daß der NMOS-Transistor 90 einschaltet, nimmt ein Widerstandswert des NMOS-Transistors 90 zu, um in der ersten Umwandlungs einheit K9 fließenden Strom zu unterdrücken.Fig. 10 stellt die Ausgangsschaltung der integrierten Halb leiterschaltkreisvorrichtung gemäß dem fünften Aspekt der fünften bevorzugten Ausführungsform dar. Die in Fig. 10 ge zeigte Ausgangsschaltung verwendet einen NMOS-Transistor 100 zum Steuern von Strom in einer ersten Umwandlungseinheit K10. Die erste Umwandlungseinheit K10 empfängt ein durch eine Schaltung zum Erzeugen eines mittleren Potentials K1 erzeugtes mittleres Potential und empfängt ferner ein Eingangssignal, das an einem Eingangsanschluß 4 über zwei einen PMOS- Transistor 6 und NMOS-Transistor 7 sowie einen entsprechenden PMOS-Transistor 8 und NMOS-Transistor 9 umfassende CMOS- Inverter-Gateschaltungen empfangen wird. Die erste Um wandlungseinheit K10 umfaßt PMOS-Transistoren 15, 17 und NMOS- Transistoren 16, 18, 100, die zwischen einer zweiten Strom quelle 2 und einer Masse 3 in Reihe geschaltet sind. Der PMOS- Transistor 15 ist mit seinem Gate mit seinem Drain verbunden und mit seinem Source mit der zweiten Stromquelle 2 verbunden. Der NMOS-Transistor 16 ist mit seinem Gate mit einer ersten Stromquelle 1 verbunden und mit seinem Drain mit dem Drain des PMOS-Transistors 15 verbunden. Der PMOS-Transistor 17 ist mit seinem Gate mit einem Drain eines NMOS-Transistors 13 verbun den. Der NMOS-Transistor 18 ist mit seinem Gate mit dem Drain des PMOS-Transistors 8 und dem des NMOS-Transistors 9 verbun den, ist mit seinem Source mit Masse und mit seinem Drain mit einem Drain des PMOS-Transistors 17 verbunden. Der NMOS- Transistor 100 ist zum NMOS-Transistor 16 parallel geschaltet, und das Gate des NMOS-Transistors 100 ist mit einem Punkt "h" verbunden. Andere gleiche Bezugszeichen bezeichnen ent sprechende Teile aus Fig. 1 und Fig. 10.Da ein Potential V_h am Punkt "h" zunimmt, nimmt ein Wider standswert des NMOS-Transistors 100 zu, um in der ersten Um wandlungseinheit K10 fließenden Strom zu unterdrücken.Fig. 11 stellt die Ausgangsschaltung der integrierten Halb leiterschaltkreisvorrichtung gemäß dem sechsten Aspekt der fünften bevorzugten Ausführungsform dar. Die in Fig. 11 ge zeigte Ausgangsschaltung verwendet einen PMOS-Transistor 110 zum Steuern in einer ersten Umwandlungseinheit K11 fließenden Stroms. Die erste Umwandlungseinheit K11 empfängt ein durch eine Schaltung zur Erzeugung eines mittleren Potentials K1 erzeugtes mittleres Potential und empfängt ferner ein Ein gangssignal, das an einem Eingangsanschluß 4 über zwei einen PMOS-Transistor 6 und NMOS-Transistor 7 sowie einen ent sprechenden PMOS-Transistor 8 und NMOS-Transistor 9 umfassende CMOS-Inverter-Gateschaltungen empfangen wird. Die erste Um wandlungseinheit K11 umfaßt PMOS-Transistoren 15, 17 und NMOS- Transistoren 16, 18, 110, die zwischen einer zweiten Strom quelle 2 und einer Masse 3 in Reihe geschaltet sind. Der PMOS- Transistor 15 ist mit seinem Gate mit seinem Drain verbunden und ist mit seinem Source mit der zweiten Stromquelle 2 ver bunden. Der NMOS-Transistor 16 ist mit seinem Gate mit einer ersten Stromquelle 1 verbunden und ist mit seinem Drain mit einem Drain des PMOS-Transistors 15 verbunden. Der PMOS- Transistor 17 ist mit seinem Gate mit einem Drain des NMOS- Transistors 13 verbunden. Der NMOS-Transistor 18 ist mit seinem Gate mit dem Drain des PMOS-Transistors 8 und dem des NMOS-Transistors 9 verbunden, ist mit seinem Source mit Masse verbunden sowie mit seinem Drain mit einem Drain des PMOS- Transistors 17 verbunden. Der NMOS-Transistor 110 ist zum NMOS-Transistor 16 parallel geschaltet, und das Gate des NMOS- Transistors 110 ist mit dem Drain des PMOS-Transistors 6 und dem des NMOS-Transistors 7 verbunden. Andere gleiche Bezugs zeichen bezeichnen entsprechende Teile aus Fig. 1 und Fig. 11.Wenn das Eingangssignal V_DD1 beträgt, dann nimmt ein Wider standswert des NMOS-Transistors 110 zu, um in der ersten Um wandlungseinheit K11 fließenden Strom zu unterdrücken.Während die Erfindung detailliert dargestellt und beschrieben worden ist, ist die obenstehende Beschreibung hinsichtlich aller Aspekte veranschaulichend und nicht beschränkend. Es ist daher zu verstehen, daß zahlreiche Modifikationen und Variationen angebracht werden können, ohne den Bereich der Er findung zu verlassen.

Claims

1. Ausgangsschaltung einer integrierten Halbleiterschalt kreisvorrichtung, umfassend:
eine Schaltung zur Eingangssignal-Potentialumformung mit einer Mehrzahl Transistoren mit isoliertem Gate, welche ein zwischen einem ersten Potential und einem gegenüber dem ersten Potential niedrigeren zweiten Potential variierendes Eingangs signal sowie eine invertierte Logik zum Eingangssignal empfängt und welche mit einem gegenüber dem ersten Potential höheren dritten Potential verbunden ist, um ein Signal zu erzeugen, welches das dritte Potential und ein gegenüber dem zweiten Potential höheres vierte s Potential gemäß dem Ein gangssignal und der invertierten Logik variiert; wobei
Spannungen zwischen Substrat und Steuerelektroden der Mehrzahl Transistoren mit isoliertem Gate kleiner als die Potential differenz zwischen dem zweiten Potential und dem dritten Potential sind; wobei
die Ausgangsschaltung ferner einen ersten Transistor mit isoliertem Gate eines ersten Leitungstyps mit einer Steuer elektrode zum Empfangen eines Ausgangssignals der Schaltung zur Eingangssignal-Potentialumformung, mit einer mit dem dritten Potential verbundenen ersten Elektrode und mit einer mit einem Ausgangsanschluß verbundenen zweiten Elektrode sowie mit einem Substratpotential des dritten Potentials umfaßt.

2. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 1, bei welcher die Schaltung zur Eingangssignal-Potentialumformung umfaßt:
eine ein mittleres Potential zwischen dem ersten und dem zweiten Potential erzeugende Schaltung zum Erzeugen eines mittleren Potentials,
eine erste Umwandlungseinheit, welche mit dem zweiten und dem dritten Potential verbunden ist und das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential und das Eingangssignal empfängt und welche das mittlere Potential dazu verwendet, ein Signal zu erzeugen, das zwischen einem fünften Potential, in Nähe des dritten Potentials, und einem sechsten Potential variiert, das niedriger als das gemäß dem Eingangssignal erzeugte fünfte Potential ist,
und eine zweite Umwandlungseinheit, welche mit dem zweiten und dem dritten Potential verbunden ist und das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential, die invertierte Logik zum Eingangssignal sowie den Signalausgang aus der ersten Umwandlungseinheit empfängt und welche das mittlere Potential dazu verwendet, das dritte oder vierte Potential gemäß der invertierten Logik und dem Signalausgang aus der ersten Umwandlungseinheit an die Steuerelektrode des ersten Transistors mit isoliertem Gate auszugeben.

3. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 2, welche ferner einen zweiten Transistor mit isoliertem Gate des sich vom ersten Leitungstyp unterscheidenden zweiten Leitungstyps mit einer ersten Elektrode, die mit dem zweiten Potential verbunden ist, einer zweiten Elektrode, die mit dem Ausgangsanschluß verbunden ist, sowie einer Steuerelektrode umfaßt.

4. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 3, welche ferner eine in der ersten Stufe der Schaltung zur Eingangssignal-Potentialumformung vorgesehene Steuerschaltung umfaßt, welche das Eingangssignal und ein Steuersignal empfängt, um ein Signal an die Schaltung zur Eingangssignal-Potentialumformung und an den zweiten Transistor mit isoliertem Gate derart auszugeben, daß das Signal bewirkt, daß entweder der erste oder der zweite Transistor mit isoliertem Gate gemäß dem Eingangssignal ausschaltet oder daß sowohl der erste als auch der zweite Transistor mit isoliertem Gate ungeachtet des Eingangssignals gleichzeitig ausschaltet.

5. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 4, bei welcher
die Mehrzahl Transistoren mit isoliertem Gate dritte bis neunte Transistoren mit isoliertem Gate umfaßt;
wobei die erste Umwandlungseinheit umfaßt:
eine Spannungsabsenkeinrichtung mit einem ersten Anschluß, der mit dem dritten Potential verbunden ist, und einem zweiten Anschluß,
den dritten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit dem zweiten Anschluß der Spannungsabsenkeinrichtung verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den vierten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den fünften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit dem zweiten Potential verbunden ist, einer zweiten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die das Eingangs signal empfängt; und wobei
die zweite Umwandlungseinheit umfaßt:
den sechsten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit dem zweiten Anschluß der Spannungsabsenkeinrichtung verbunden ist, sowie einer zweiten Elektrode,
den siebten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des sechsten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den achten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des siebten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den neunten Transistor mit isoliertem Gate, welcher zwischen dem zweiten Potential und der zweiten Elektrode des achten Transistors mit isoliertem Gate in Reihe geschaltet vorgesehen ist, und mit einer die invertierte Logik zum Eingangssignal empfangenden Steuerelektrode.

6. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 5, bei welcher die Steuerschaltung umfaßt:
eine erste NAND-Schaltung mit einem ersten Eingangsanschluß, der das Eingangssignal empfängt, einem zweiten Eingangs anschluß, der das Steuersignal empfängt, sowie einem Ausgangs anschluß, der mit der Steuerelektrode des fünften Transistors mit isoliertem Gate verbunden ist,
eine erste Inverter-Gateschaltung mit einem Eingangsanschluß, der das Eingangssignal empfängt, und einem Ausgangsanschluß, eine zweite NAND-Schaltung mit einem ersten Eingangsanschluß, der mit dem Ausgangsanschluß der ersten Inverter-Gateschaltung verbunden ist, einem zweiten Eingangsanschluß, der das Steuersignal empfängt, sowie einem Ausgangsanschluß,
eine zweite Inverter-Gateschaltung mit einem Eingangsanschluß, der mit dem Ausgangsanschluß der ersten NAND-Schaltung ver bunden ist, und einem Ausgangsanschluß, der mit der Steuer elektrode des neunten Transistors mit isoliertem Gate ver bunden ist, und
eine dritte Inverter-Gateschaltung mit einem Eingangsanschluß, der mit dem Ausgangsanschluß der zweiten NAND-Schaltung ver bunden ist, und einem Ausgangsanschluß, der mit der Steuer elektrode des zweiten Transistors mit isoliertem Gate ver bunden ist.

7. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 6, bei welcher die zweite Umwandlungseinheit eine Schaltung zur Pegelverschiebung umfaßt, welche zwischen die erste Elektrode des sechsten Transistors mit isoliertem Gate und das dritte Potential geschaltet ist, um einen Spannungsabfall zwischen dem zweiten Potential und der ersten Elektrode des sechsten Transistors mit isoliertem Gate zu vergrößern, wenn die Potentialdifferenz zwischen der Steuerelektrode des sechsten Transistors mit isoliertem Gate und seiner ersten Elektrode abnimmt, um einen Übergang des sechsten Transistors mit isoliertem Gate in seinen AUS-Zustand hervorzurufen.

8. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 7, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner einen zehnten Transistor mit isoliertem Gate umfaßt; wobei
die Schaltung zur Pegelverschiebung den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer zweiten Elektrode, die mit der ersten Elektrode des sechsten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die mit dem ersten Potential verbunden ist, umfaßt.

9. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 6, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner einen zehnten Transistor mit isoliertem Gate umfaßt; wobei
die Spannungsabsenkeinrichtung den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, sowie einer Steuerelektrode und einer zweiten Elektrode, die mit der ersten Elektrode des dritten Transistors mit isoliertem Gate verbunden sind, umfaßt; und wobei
der sechste Transistor mit isoliertem Gate einen Transistor mit isoliertem Gate mit höherer Schwellenspannung als der zehnte Transistor mit isoliertem Gate umfaßt.

10. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 6, bei welcher die zweite Umwandlungseinheit ferner eine Widerstandseinrichtung mit einem ersten Anschluß, der mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, sowie einem zweiten Anschluß, der mit der ersten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist, umfaßt.

11. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 10, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner einen zehnten Transistor mit isoliertem Gate umfaßt; wobei
die Widerstandseinrichtung den zehnten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, einer zweiten Elektrode, die mit der ersten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die mit der Steuerelektrode des neunten Transistors mit isoliertem Gate verbunden ist, umfaßt.

12. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 6, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner zehnte bis zwölfte Transistoren mit isoliertem Gate umfaßt; wobei
die Schaltung zum Erzeugen eines mittleren Potentials umfaßt:
den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem ersten Potential verbunden ist, einer Steuerelektrode, die mit dem zweiten Potential verbunden ist, sowie einer zweiten Elektrode,
den elften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, um an seiner ersten Elektrode ein Potential als das mittlere Potential zu erzeugen, und
den zwölften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des elften Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des elften Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist.

13. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 2, bei welcher die Mehrzahl Transistoren mit isoliertem Gate dritte bis neunte Transistoren mit isoliertem Gate umfaßt;
wobei die erste Umwandlungseinheit umfaßt:
eine Spannungsabsenkeinrichtung mit einem ersten Anschluß, der mit dem dritten Potential verbunden ist, und einem zweiten Anschluß,
den dritten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit dem zweiten Anschluß der Spannungsabsenkeinrichtung verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den vierten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den fünften Transistor mit isoliertem Gate mit einer ersten Elektrode, die mit dem zweiten Potential verbunden ist, einer zweiten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die das Eingangssignal empfängt; und wobei die zweite Umwandlungseinheit umfaßt:
den sechsten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die das dritte Potential empfängt, einer Steuerelektrode, die mit dem zweiten Anschluß der Spannungsabsenkeinrichtung verbunden ist, sowie einer zweiten Elektrode,
den siebten Transistor mit isoliertem Gate mit einer ersten Elektrode, die mit der zweiten Elektrode des sechsten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den achten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des siebten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und den neunten Transistor mit isoliertem Gate des zweiten Leitungstyps, welcher zwischen dem zweiten Potential und der zweiten Elektrode des achten Transistors mit isoliertem Gate in Reihe geschaltet vorgesehen ist, und mit einem Steuerelektrodeneingang, an welchem die invertierte Logik zum Eingangssignal empfangen wird.

14. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 13, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner zehnte bis zwölfte Transistoren mit isoliertem Gate umfaßt; wobei die Schaltung zum Erzeugen eines mittleren Potentials umfaßt:
den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem ersten Potential verbunden ist, einer Steuerelektrode, die mit dem zweiten Potential verbunden ist, sowie einer zweiten Elektrode,
den elften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, um an seiner ersten Elektrode ein Potential als das mittlere Potential zu erzeugen, und
den zwölften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des elften Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des elften Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbun den ist.

15. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 13, bei welcher die zweite Umwandlungseinheit ferner eine Schaltung zur Pegelverschiebung umfaßt, welche zwischen die erste Elektrode des sechsten Transistors mit isoliertem Gate und das dritte Potential ge schaltet ist, um einen Spannungsabfall zwischen dem zweiten Potential und der ersten Elektrode des sechsten Transistors mit isoliertem Gate zu vergrößern, wenn die Potentialdifferenz zwischen der Steuerelektrode des sechsten Transistors mit isoliertem Gate und seiner ersten Elektrode abnimmt, um einen Übergang des sechsten Transistors mit isoliertem Gate in seinen AUS-Zustand hervorzurufen.

16. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 15, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner einen zehnten Transistor mit isoliertem Gate umfaßt; wobei
die Schaltung zur Pegelverschiebung den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer zweiten Elektrode, die mit der ersten Elektrode des sechsten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die mit dem ersten Potential verbunden ist, umfaßt.

17. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 13, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner einen zehnten Transistor mit isoliertem Gate umfaßt; wobei
die Spannungsabsenkeinrichtung den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, sowie einer Steuerelektrode und zweiten Elektrode, die mit der ersten Elektrode des dritten Transistors mit isoliertem Gate verbunden sind, umfaßt; und wobei
der sechste Transistor mit isoliertem Gate einen Transistor mit isoliertem Gate mit höherer Schwellenspannung als der zehnte Transistor mit isoliertem Gate umfaßt.

18. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 13, bei welcher die zweite Umwandlungseinheit ferner eine Widerstandseinrichtung mit einem ersten Anschluß, der mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, sowie einem zweiten Anschluß umfaßt, der mit der ersten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist.

19. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 18, bei welcher die Mehrzahl Transistoren mit isoliertem Gate ferner einen zehnten Transistor mit isoliertem Gate umfaßt; wobei
die Widerstandseinrichtung den zehnten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, einer zweiten Elektrode, die mit der ersten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die mit der Steuerelektrode des neunten Transistors mit isoliertem Gate verbunden ist, umfaßt.

20. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 1, bei welcher die Schaltung zur Eingangssignal-Potentialumformung umfaßt:
eine ein mittleres Potential zwischen dem ersten und dem zweiten Potential erzeugende Schaltung zum Erzeugen eines mittleren Potentials,
eine erste Umwandlungseinheit, welche mit dem zweiten und dem dritten Potential verbunden ist und das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential und das Eingangssignal empfängt und welche das mittlere Potential dazu verwendet, ein Signal zu erzeugen, das zwischen einem fünften Potential, in Nähe des dritten Potentials, und einem sechsten Potential variiert, das niedriger als das fünfte Potential gemäß dem Eingangssignal ist,
und eine zweite Umwandlungseinheit, welche mit dem zweiten und dem dritten Potential verbunden ist und das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential, die invertierte Logik zum Eingangssignal sowie den Signalausgang aus der ersten Umwandlungseinheit empfängt und welche das mittlere Potential dazu verwendet, das dritte oder vierte Potential gemäß der invertierten Logik und dem Signalausgang aus der ersten Umwandlungseinheit an die Steuerelektrode des ersten Transistors mit isoliertem Gate auszugeben; wobei
die erste Umwandlungseinheit eine zwischen das dritte und das zweite Potential geschaltete Reihenschaltungsanordnung sowie eine Schaltung umfaßt, die in der Reihenschaltungsanordnung in Reihe zwischengeschaltet ist und eine Logik oder invertierte Logik empfängt, die durch die zweite Umwandlungseinheit umgewandelt wird, um gemäß der Logik oder invertierten Logik Strom zu unterdrücken.

21. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 20, welche ferner einen zweiten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit dem zweiten Potential ver bunden ist, mit einer zweiten Elektrode, die mit dem Ausgangs anschluß verbunden ist, sowie mit einer das Eingangssignal empfangenden Steuerelektrode umfaßt.

22. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 21, bei welcher die Mehrzahl Transistoren mit isoliertem Gate dritte bis zehnte Transistoren mit isoliertem Gate umfaßt;
wobei die Reihenschaltungsanordnung, in welche die Strom unterdrückende Schaltung zwischengeschaltet ist, umfaßt:
den dritten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode sowie einer zweiten Elektrode,
den vierten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den fünften Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den sechsten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des fünften Transistors mit isoliertem Gate verbun den ist, einer Steuerelektrode, an welcher das Eingangssignal empfangen wird, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist; und wobei
die zweite Umwandlungseinheit umfaßt:
den siebten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit den Steuerelektroden des ersten und dritten Transistors mit isoliertem Gate verbunden ist,
den achten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des siebten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den neunten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den zehnten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist.

23. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 21, bei welcher die Mehrzahl Transistoren mit isoliertem Gate dritte bis elfte Transistoren mit isoliertem Gate umfaßt;
wobei die Reihenschaltungsanordnung umfaßt:
den dritten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer zweiten Elektrode sowie einer Steuerelektrode, die mit seiner eigenen zweiten Elektrode verbunden ist,
den vierten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den fünften Transistor mit isoliertem Gate des ersten Leitungstyps mit einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, einer ersten Elektrode sowie einer zweiten Elektrode und
den sechsten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des fünften Transistors mit isoliertem Gate ver bunden ist, einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist, sowie einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt; wobei die Strom unterdrückende Schaltung umfaßt:
den siebten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode und einer zweiten Elektrode, die mit der ersten Elektrode des sechsten Transistors mit isoliertem Gate verbunden sind; und wobei die zweite Umwandlungseinheit umfaßt:
den achten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit den Steuerelektroden des ersten und siebten Transistors mit isoliertem Gate verbunden ist,
den neunten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential ver bunden ist, sowie einer zweiten Elektrode,
den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des neunten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den elften Transistor mit isoliertem Gate mit einer ersten Elektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die die invertierte Logik des Eingangssignals empfängt, einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist.

24. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 21, bei welcher die Mehrzahl Transistoren mit isoliertem Gate dritte bis zehnte Transistoren mit isoliertem Gate umfaßt;
wobei die Reihenschaltungsanordnung umfaßt:
den dritten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode sowie einer zweiten Elektrode, die mit seiner eigenen Steuerelektrode verbunden ist,
den vierten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, einer ersten Elektrode sowie einer zweiten Elektrode und
den fünften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die das Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist; wobei
die Strom unterdrückende Schaltung umfaßt:
den sechsten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit der ersten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist; und wobei die zweite Umwandlungseinheit umfaßt:
den siebten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit der Steuerelektrode des ersten Transistors mit isoliertem Gate verbunden ist,
den achten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des siebten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den neunten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den zehnten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit der Steuerelektrode des sechsten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist.

25. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 21, bei welcher die Mehrzahl Transistoren mit isoliertem Gate dritte bis zwölfte Transistoren mit isoliertem Gate umfaßt;
wobei die Reihenschaltungsanordnung umfaßt:
den dritten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode sowie einer zweiten Elektrode, die mit seiner eigenen Steuerelektrode verbunden ist,
den vierten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, einer ersten Elektrode sowie einer zweiten Elektrode und
den fünften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist; wobei
die Strom unterdrückende Schaltung umfaßt:
den sechsten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit der ersten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist,
den siebten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem ersten Potential verbunden ist, einer zweiten Elektrode, die mit der Steuerelektrode des sechsten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die mit seiner eigenen zweiten Elektrode verbunden ist, und
den achten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des siebten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist; und wobei
die zweite Umwandlungseinheit umfaßt:
den neunten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit der Steuerelektrode des ersten Transistors mit isoliertem Gate verbunden ist,
den zehnten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den elften Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode, die mit der Steuerelektrode des achten Transistors mit isoliertem Gate verbunden ist, und
den zwölften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des elften Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist.

26. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 1, bei welcher
die Schaltung zur Eingangssignal-Potentialumformung umfaßt:
eine ein mittleres Potential zwischen dem ersten und dem zweiten Potential erzeugende Schaltung zum Erzeugen eines mittleren Potentials,
eine erste Umwandlungseinheit, welche mit dem zweiten und dem dritten Potential verbunden ist und das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential und das Eingangssignal empfängt und welche das mittlere Potential dazu verwendet, ein Signal zu erzeugen, das zwischen einem fünften Potential, in Nähe des dritten Potentials, und einem sechsten Potential variiert, das niedriger als das gemäß dem Eingangssignal erzeugte fünfte Potential ist, und
eine zweite Umwandlungseinheit, die mit dem zweiten und dem dritten Potential verbunden ist und das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential, die invertierte Logik zum Eingangssignal sowie den Signalausgang aus der ersten Umwandlungseinheit empfängt und welche das mittlere Potential dazu verwendet, das dritte und vierte Potential gemäß der invertierten Logik und dem Signal ausgang aus der ersten Umwandlungseinheit an die Steuer elektrode des ersten Transistors mit isoliertem Gate auszu geben; und wobei
die erste Umwandlungseinheit eine zwischen das dritte und das zweite Potential geschaltete Reihenschaltungsanordnung sowie eine Schaltung umfaßt, welche mit einem Teil der Reihen schaltungsanordnung parallel verbunden ist und die durch die zweite Umwandlungseinheit erzeugte Logik oder invertierte Logik empfängt, um gemäß der Logik oder der invertierten Logik Strom zu unterdrücken.

27. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 26, welche ferner einen zweiten Transistor mit isoliertem Gate des sich vom ersten Leitungstyp unterscheidenden zweiten Leitungstyps mit einer ersten Elektrode, die mit dem zweiten Potential verbunden ist, mit einer zweiten Elektrode, die mit dem Ausgangsanschluß verbunden ist, und mit einer Steuerelektrode, die das Eingangssignal empfängt, umfaßt.

28. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 27, bei welcher die Mehrzahl Transistoren mit isoliertem Gate dritte bis elfte Transistoren mit isoliertem Gate umfaßt;
wobei die Reihenschaltungsanordnung umfaßt:
den dritten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, sowie einer zweiten Elektrode, die mit seiner eigenen Steuerelektrode verbunden ist,
den vierten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den fünften Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den sechsten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des fünften Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist; wobei
die Strom unterdrückende Schaltung umfaßt:
den siebten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate ver bunden ist, einer zweiten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate ver bunden ist, sowie einer Steuerelektrode; und wobei die zweite Umwandlungseinheit umfaßt:
den achten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, sowie einer zweiten Elektrode, die mit der Steuerelektrode des ersten Transistors mit isoliertem Gate verbunden ist,
den neunten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des neunten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode, die mit der Steuerelektrode des siebten Transistors mit isoliertem Gate verbunden ist, und
den elften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist.

29. Ausgangsschaltung der integrierten Halbleiterschaltkreis vorrichtung nach Anspruch 27, bei welcher die Mehrzahl Transistoren mit isoliertem Gate dritte bis elfte Transistoren mit isoliertem Gate umfaßt;
wobei die Reihenschaltungsanordnung umfaßt:
den dritten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, sowie einer zweiten Elektrode, die mit seiner eigenen Steuerelektrode verbunden ist,
den vierten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die mit dem ersten Potential verbunden ist, sowie einer zweiten Elektrode,
den fünften Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode und
den sechsten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des fünften Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die das Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist; wobei
die Strom unterdrückende Schaltung umfaßt:
den siebten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, einer zweiten Elektrode, die mit der zweiten Elektrode des vierten Transistors mit isoliertem Gate verbunden ist, sowie einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt; und wobei die zweite Umwandlungseinheit umfaßt:
den achten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit dem dritten Potential verbunden ist, einer Steuerelektrode, die mit der zweiten Elektrode des dritten Transistors mit isoliertem Gate verbunden ist, einer zweiten Elektrode, die mit der Steuer elektrode des ersten Transistors mit isoliertem Gate verbunden ist,
den neunten Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des achten Transistors mit isoliertem Gate verbunden ist, einer Steuerelektrode, die mit dem ersten Potential ver bunden ist, sowie einer zweiten Elektrode,
den zehnten Transistor mit isoliertem Gate des ersten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des neunten Transistors mit isoliertem Gate verbun den ist, einer Steuerelektrode, die das durch die Schaltung zum Erzeugen eines mittleren Potentials erzeugte mittlere Potential empfängt, sowie einer zweiten Elektrode, die mit der Steuerelektrode des siebten Transistors mit isoliertem Gate verbunden ist, und
den elften Transistor mit isoliertem Gate des zweiten Leitungstyps mit einer ersten Elektrode, die mit der zweiten Elektrode des zehnten Transistors mit isoliertem Gate ver bunden ist, einer Steuerelektrode, die die invertierte Logik zum Eingangssignal empfängt, sowie einer zweiten Elektrode, die mit dem zweiten Potential verbunden ist.