JPH06196992A - 半導体集積回路装置の出力回路 - Google Patents

半導体集積回路装置の出力回路

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JPH06196992A
JPH06196992A JP4343841A JP34384192A JPH06196992A JP H06196992 A JPH06196992 A JP H06196992A JP 4343841 A JP4343841 A JP 4343841A JP 34384192 A JP34384192 A JP 34384192A JP H06196992 A JPH06196992 A JP H06196992A
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Abstract

(57)【要約】 【目的】 微細化されたトランジスタの信頼性を損なう
ことなく、内部の信号振幅より大きい信号を外部に出力
できる半導体集積回路装置の出力回路を得る。 【構成】 出力端子５に接続されたＰＭＯＳトランジス
タ２３とＮＭＯＳトランジスタ２４が出力電圧として電
源電位ＶDD2 あるいは接地電位ＶSSを出力する。電源電
位ＶDD1 あるいは接地電位ＶSSの入力信号の電位を第１
の変換部Ｋ２及び第２の変換部Ｋ３を用いて変換してＰ
ＭＯＳトランジスタ２３のゲート電極に与える。第１の
変換部Ｋ２及び第２の変換部Ｋ３は中間電位発生回路の
発生する電位及び電源電位ＶDD1 を用いて入力信号の電
位を変換する。 【効果】 出力回路を構成している絶縁ゲート型トラン
ジスタ１２〜２３に電源電位ＶDD2 と接地電位ＶSSの電
位差をゲート電極と基板との間にかけることなく、入力
信号振幅より大きい振幅を有する出力信号を出力するこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の出力回路の構成方法に関するものである。
【０００２】
【従来の技術】図１２は従来の半導体集積回路装置の出
力回路を示したものである。図１２において、１は第１
の電源、３は接地、４は出力回路の入力端子、５は出力
回路の出力端子、４０はゲート電極を入力端子４に接続
し、ソース電極を第１の電源１に接続し、ドレイン電極
を出力端子５に接続したＰＭＯＳトランジスタ、４１は
ゲート電極を入力端子４に接続し、ソース電極を接地
し、ドレイン電極を出力端子５に接続したＮＭＯＳトラ
ンジスタである。
【０００３】次に動作について説明する。第１の電源１
にＶDD1 、接地３にＶSSで示される電圧を印加し、出力
回路の入力端子４にＶINで示される信号を印加する。Ｐ
ＭＯＳトランジスタ４０とＮＭＯＳトランジスタ４１は
ＣＭＯＳインバータ回路を構成している。従って、入力
信号ＶINがＶDD1 、つまりインバータ回路のしきい電圧
以上であるとき、出力信号ＶOUT はＶSSである。また、
入力信号ＶINがＶSS、つまりしきい電圧以下であると
き、出力信号ＶOUT はＶDD1 である。
【０００４】微細化されたＭＯＳ半導体集積回路装置で
はＭＯＳトランジスタを構成するゲート絶縁膜が１０ｎ
ｍから１４ｎｍ程度と極めて薄い。したがって、ゲート
絶縁膜の絶縁破壊防止やＭＯＳトランジスタが動作中に
発生するホットエレクトロンがゲート絶縁膜に注入され
て絶縁膜中に固定電荷として残留しＭＯＳトランジスタ
のしきい電圧が変動することを防止するために、微細化
されたＭＯＳ半導体集積回路装置に印加される電源電圧
ＶDD1 は従来のＭＯＳ半導体集積回路装置の場合より低
くなっている。図１２で示される半導体集積回路装置の
出力回路の出力電圧ＶO は、ＶSS≦ＶO ≦ＶDD1 であ
る。図１３で示されるように半導体集積回路装置の出力
回路の出力端子を第２の電源２の電位ＶDD2 へプルアッ
プ抵抗４２を介して接続する使用法をとる場合、ＶDD1
≦ＶDD2 であるとき、ＰＭＯＳトランジスタ４０のソー
ス電極のＰ型半導体とＮ型基板が順バイアスされるので
使用できない。
【０００５】次に、従来の他の半導体集積回路装置を図
１４に示す。図１４において、Ｋ２０は出力としてＶ
DD2 、ＶSS及び高インピーダンス状態の３つの出力状態
を持つ出力回路、Ｋ２１は出力としてＶDD1 、ＶSS及び
高インピーダンス状態の３つの出力状態を持つ出力回路
である。５０はソース電極を電源電位ＶDD2 の電源２に
接続しドレイン電極をバスライン５５に接続して出力回
路Ｋ２０の出力段を構成するＰＭＯＳトランジスタ、５
１はソース電極を接地電位ＶSSに接地しドレイン電極を
バスライン５５に接続して出力回路Ｋ２０の出力段を構
成するＮＭＯＳトランジスタ、５２はソース電極を電源
電位ＶDD2 の電源１に接続しドレイン電極をバスライン
５５に接続して出力回路Ｋ２１の出力段を構成するＰＭ
ＯＳトランジスタ、５３はソース電極を接地電位ＶSSに
接地しドレイン電極をバスライン５５に接続して出力回
路Ｋ２１の出力段を構成するＮＭＯＳトランジスタ、５
４は一方端を電源２に接続し、他方端をバスライン５５
に接続してバスライン５５の電位をＶDD2 にプルアップ
するためのプルアップ抵抗である。ここで、出力する論
理の出力電圧がそれぞれの出力回路Ｋ２０，Ｋ２１にお
いて異なり、出力回路Ｋ２０及び出力回路Ｋ２１が共通
にバスライン５５に接続されているため以下の問題点が
生じる。つまり、出力回路Ｋ２１が高インピーダンス状
態で出力回路Ｋ２０が出力としてＶDD2 を出力している
とき、ＰＭＯＳトランジスタ５２のソース電極を構成し
ているＰ型半導体とＮ型基板とが順バイアスされるので
第１の電源１に電流が流入して不都合である。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
装置の出力回路は以上のように構成されているので、出
力回路が半導体集積回路の内部の信号振幅より大きい信
号を外部に出力することができないという問題点があっ
た。
【０００７】また、入力信号の振幅が異なる出力回路を
共通に接続することができないという問題点があった。
【０００８】この発明は上記の問題点を解消するために
なされたもので、内部の信号振幅よりも大きい信号を外
部に出力することができる半導体集積回路装置の出力回
路を得ることを目的とする。また、入力信号振幅の異な
る出力回路の出力を共通に接続できるようにすることを
目的とする。
【０００９】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置の出力回路は、第１の電位と該第１の電位
より低い第２の電位との間の電位で振幅する入力信号
と、該入力信号の反転論理とを入力し、かつ前記第１の
電位よりも高い第３の電位に接続され、前記入力信号と
前記反転論理とに応じて、前記第３の電位と前記第２の
電位より高い第４の電位との間で振幅する信号を出力す
る、複数の絶縁ゲート型トランジスタで構成された入力
信号電位変換回路を備え、前記複数の絶縁ゲート型トラ
ンジスタの各々の基板と制御電極間にかかる電圧は前記
第２の電位と前記第３の電位との電位差よりも小さく設
定され、前記入力信号電位変換回路の出力信号を制御電
極に入力し、前記第３の電位に一方電流電極を接続し、
他方電流電極を出力端子に接続し、基板電位を前記第３
の電位とした第１導電型の第１の絶縁ゲート型トランジ
スタをさらに備えて構成されている。
【００１０】第２の発明に係る半導体集積回路装置の出
力回路は、第１の発明の半導体集積回路装置の出力回路
において、前記入力信号電位変換回路は、前記第１の電
位と前記第２の電位との間の中間電位を出力する中間電
位発生回路と、前記第２の電位及び前記第３の電位に接
続され、かつ前記中間電位発生回路の出力する前記中間
電位と、前記入力信号とを入力して、前記中間電位発生
回路の出力する前記中間電位を用いて、前記入力信号に
応じて前記第３の電位に近い第５の電位と前記第５の電
位より低い第６の電位との間で振幅する信号を生成して
出力する第１の変換部と、前記第２の電位及び前記第３
の電位に接続され、かつ前記中間電位発生回路の出力す
る前記中間電位と、前記入力信号の反転論理と、前記第
１の変換部の出力とを入力して、前記中間電位発生回路
の出力する前記中間電位を用いて前記入力信号の反転論
理及び前記第１の変換部の出力に応じて前記第３の電位
あるいは前記第４の電位を前記第１の絶縁ゲート型トラ
ンジスタの制御電極へ出力する第２の変換部とを備えて
構成されている。
【００１１】第３の発明に係る半導体集積回路装置の出
力回路は、第２の発明の半導体集積回路装置の出力回路
において、前記第２の電位に一方電流電極を接続し、前
記出力端子に他方電流電極を接続した第２導電型の第２
の絶縁ゲート型トランジスタをさらに備えて構成されい
る。
【００１２】第４の発明に係る半導体集積回路装置の出
力回路は、第３の発明の半導体集積回路装置の出力回路
において、前記入力信号電位変換回路の前段に設けら
れ、前記入力信号と、制御信号とを入力し、前記制御信
号の制御によって、前記入力信号に応じて第１あるいは
第２の絶縁ゲート型トランジスタのいずれか一方が遮断
状態となるか、あるいは前記入力信号によらず前記第１
及び第２の絶縁ゲート型トランジスタが同時に遮断状態
となるよう前記入力信号電位変換回路及び前記第２の絶
縁ゲート型トランジスタに対して信号を出力する制御回
路をさらに備えて構成されている。
【００１３】第５の発明に係る半導体集積回路装置の出
力回路は、第３の発明の半導体集積回路装置の出力回路
において、前記第１の変換部は、前記第３の電位に一方
端を接続した電圧降下手段と、前記電圧降下手段の他方
端に一方電流電極を接続し、前記第１の電位に制御電極
を接続した第２導電型の第３の絶縁ゲート型トランジス
タと、前記第３の絶縁ゲート型トランジスタの他方電流
電極に一方電流電極を接続し、前記中間電位発生回路が
出力する前記中間電位を制御電極に入力する第１導電型
の第４の絶縁ゲート型トランジスタと、前記第２の電位
に一方電流電極を接続し、前記第４の絶縁ゲート型トラ
ンジスタの他方電流電極に他方電流電極を接続し、前記
入力信号を制御電極に入力する第２導電型の第５の絶縁
ゲート型トランジスタとを備え、前記第２の変換部は、
前記第３の電位に一方電流電極を接続し、前記電圧降下
手段の他方端に制御電極を接続した第１導電型の第６の
絶縁ゲート型トランジスタと、前記第６の絶縁ゲート型
トランジスタの他方電流電極に一方電流電極を接続し、
前記第１の電位に制御電極を接続した第２導電型の第７
の絶縁ゲート型トランジスタと、前記第７の絶縁ゲート
型トランジスタの他方電流電極に一方電流電極を接続
し、前記中間電位発生回路が出力する前記中間電位を制
御電極に入力する第１導電型の第８の絶縁ゲート型トラ
ンジスタと、前記第２の電位と前記第８の絶縁ゲート型
トランジスタの他方電流電極との間に直列に接続され、
前記入力信号を制御電極入力する第２導電型の第９の絶
縁ゲート型トランジスタとを備えて構成されいてる。
【００１４】第６の発明に係る半導体集積回路装置の出
力回路は、第５の発明の半導体集積回路装置の出力回路
において、前記第２の変換部は、前記第６の絶縁ゲート
型トランジスタの一方電流電極と前記第３の電位との間
に接続され、前記第６の絶縁ゲート型トランジスタの制
御電極と一方電流電極との間の電位差が減少して前記第
６の絶縁ゲート型トランジスタが遮断状態に移行すると
きに前記第２の電位と前記第６の絶縁ゲート型トランジ
スタの一方電流電極との間の電圧降下を大きくするレベ
ルシフト回路をさらに備えて構成されている。
【００１５】第７の発明に係る半導体集積回路装置の出
力回路は、第５の発明の半導体集積回路装置の出力回路
において、前記電圧降下手段は、前記第３の電位に一方
電流電極を接続し、前記第３の絶縁ゲート型トランジス
タの前記一方電流電極に制御電極及び他方電流電極を接
続した第１導電型の第１０の絶縁ゲート型トランジスタ
を含み、前記第６の絶縁ゲート型トランジスタは、前記
第１０の絶縁ゲート型トランジスタよりもしきい電圧の
高い絶縁ゲート型トランジスタを含むことを特徴とす
る。
【００１６】第８の発明に係る半導体集積回路装置の出
力回路は、第５の発明の半導体集積回路装置の出力回路
において、前記第２の変換部は、前記第８の絶縁ゲート
型トランジスタの前記他方電流電極に一方端を接続し、
前記第９の絶縁ゲート型トランジスタの前記一方電流電
極に他方端を接続した抵抗手段をさらに備えて構成され
ている。
【００１７】第９の発明に係る半導体集積回路装置の出
力回路は、第１の発明の半導体集積回路装置の出力回路
において、前記入力信号電位変換回路は、前記第１の電
位と前記第２の電位との間の中間電位を出力する中間電
位発生回路と、前記第２の電位及び前記第３の電位に接
続され、かつ前記中間電位発生回路の出力する前記中間
電位と、前記入力信号とを入力して、前記中間電位発生
回路の出力する前記中間電位を用いて、前記入力信号に
応じて前記第３の電位に近い第５の電位と前記第５の電
位より低い第６の電位との間で振幅する信号を生成して
出力する第１の変換部と、前記第２の電位及び前記第３
の電位に接続され、かつ前記中間電位発生回路の出力す
る前記中間電位と、前記入力信号の反転論理と、前記第
１の変換部の出力とを入力して、前記中間電位発生回路
の出力する前記中間電位を用いて前記入力信号の前記反
転論理及び前記第１の変換部の出力に応じて前記第３の
電位あるいは前記第４の電位を前記第１の絶縁ゲート型
トランジスタの制御電極へ出力する第２の変換部とを備
え、前記第１の変換部は、前記第３の電位と前記第２の
電位との間に接続された直列回路体と、前記直列回路体
に直列に挿入され、前記第２の変換部の出力する論理あ
るいは前記反転論理を入力し、前記論理あるいは前記反
転論理に応じて電流を制限する回路とを備えて構成され
ている。
【００１８】
【作用】第１の発明における入力信号電位変換回路は、
第１の電位と第２の電位との間で振幅する入力信号を入
力して第３の電位あるいは第４の電位を出力信号として
出力する。この出力を受けて第１の絶縁ゲート型トラン
ジスタは第３の電位を出力することができる。このと
き、第１の絶縁ゲート型トランジスタ及び入力信号電位
変換回路を構成している絶縁ゲート型トランジスタの電
極間にかかる電圧はいずれも第２の電位と第３の電位と
の電位差よりも小さいので、絶縁ゲート型トランジスタ
のしきい電圧が変動することを防止することができる。
また、第１の電位と第２の電位との電位差に対する仕様
の絶縁ゲート型トランジスタで構成することも可能にな
る。
【００１９】第２の発明における第１の変換部は、入力
信号の振幅する第１の電位あるいは第２の電位と異なる
第５の電位あるいは第６の電位を入力信号に応じて出力
する。そして、第２の変換部は、第１の変換部の出力を
受けて第１の絶縁ゲート型トランジスタの制御電極へ第
３の電位あるいは第４の電位を出力する。第１の電位あ
るいは第２の電位の入力信号を入力して第３の電位ある
いは第４の電位を出力するために２段階に分けて信号処
理することで、出力する電位の変換を容易に行うことが
できる。
【００２０】第３の発明における第１及び第２の絶縁ゲ
ート型トランジスタは、いづれか一方が導通状態となる
ことによって、入力信号に応じて第３の電位あるいは第
２の電位を出力端子に出力することができる。
【００２１】第４の発明における制御回路は、前記入力
信号電位変換回路及び前記第２の絶縁ゲート型トランジ
スタに対して出力する信号を制御して、出力回路の出力
状態を、入力信号に応じた論理を出力する状態あるいは
高インピーダンス状態とすることができる。
【００２２】第５の発明における第３の絶縁ゲート型ト
ランジスタは、第６の絶縁ゲート型トランジスタの制御
電極の電位が第１の電位から自己のしきい電圧を引いた
値以下にならないように制御する役割を果たす。同様
に、第７の絶縁ゲート型トランジスタは、第１の絶縁ゲ
ート型トランジスタの制御電極の電位が第１の電位から
自己のしきい電圧を引いた値以下にならないように制御
する役割を果たす。また、第４の絶縁ゲート型トランジ
スタは、第５の絶縁ゲート型トランジスタの他方電流電
極の電位が中間電位から自己のしきい電圧を引いた値以
下にならないように制御する役割を果たす。同様に、第
８の絶縁ゲート型トランジスタは、第９の絶縁ゲート型
トランジスタの他方電流電極の電位が中間電位から自己
のしきい電圧を引いた値以上にならないように制御する
役割を果たす。以上のことから、入力信号電位変換回路
を構成している絶縁ゲート型トランジスタの電極には第
２の電位と第３の電位との電位差より小さい電圧しかか
らない。
【００２３】第６の発明におけるレベルシフト回路は、
第６の絶縁ゲート型トランジスタの遮断状態における制
御電極と一方電流電極との間の電圧を小さくして、遮断
状態時に第６の絶縁ゲート型トランジスタの一方電流電
極から他方電流電極に流れる電流を大幅に減少させるこ
とができる。
【００２４】第７の発明においては、第６の絶縁ゲート
型トランジスタのしきい電圧が第１０の絶縁ゲート型ト
ランジスタのしきい電圧より高いため、第６の絶縁ゲー
ト型トランジスタが遮断状態となったときに第６の絶縁
ゲート型トランジスタの一方電流電極から他方電流電極
に流れる電流を大幅に減少させることができる。
【００２５】第８の発明における第９の絶縁ゲート型ト
ランジスタは、抵抗手段によって第９の絶縁ゲート型ト
ランジスタに流れ込む電流が制限されるので、出力電圧
の急激な変化が抑制されて、出力のインダクタンスに誘
導される雑音信号を低減することができる。
【００２６】第９の発明における第１の変換部は、入力
信号の振幅する第１の電位あるいは第２の電位と異なる
第５の電位あるいは第６の電位を入力信号に応じて出力
する。そして、第２の変換部は、第１の変換部の出力を
受けて第１の絶縁ゲート型トランジスタの制御電極へ第
３の電位あるいは第４の電位を出力する。第１の電位あ
るいは第２の電位の入力信号を入力して第３の電位ある
いは第４の電位を出力するために２段階に分けて信号処
理することで、出力する電位の変換を容易に行うことが
できる。また、第１の変換部の電流を制限する回路は、
第２の変換部の出力状態に応じて電流を制限するので、
第１の変換部の消費電力を小さくすることができる。
【００２７】
【実施例】＜実施例１＞以下、この発明の第１実施例を
図について説明する。図１はこの発明の第１実施例によ
る半導体集積回路装置の出力回路の構成を示す回路図で
ある。図１において、１は第１の電源、２は第２の電
源、３は接地、４は出力回路の入力端子、５は出力回路
の出力端子、６，８，１０，１２，１５，１７，１９，
２１，２３はＰＭＯＳトランジスタ、７，９，１１，１
３，１４，１６，１８，２０，２２，２４はＮＭＯＳト
ランジスタである。
【００２８】第１の電源１が出力する電位をＶDD1 、第
２の電源２が出力する電位をＶDD2、接地３の電位をＶ
SSとして、出力回路の入力端子４にＶINで示される電圧
が印加されているとする。第１の電源１の電位ＶDD1 は
微細化ＭＯＳトランジスタの信頼性確保のため、外部へ
の出力回路のための第２の電源２の電位ＶDD2 より低く
なっている。ＮＭＯＳトランジスタの基板電位は全てＶ
SSである。ＰＭＯＳトランジスタの基板電位は明示され
ている場合を除いてＶDD1 である。図１中の点ａ〜ｊの
電位をＶa 〜Ｖj とし、また、出力回路の出力端子５か
らの出力電圧をＶOUT とする。第１の電源１と接地３と
の間に直列に接続され、ＣＭＯＳインバータ回路を構成
しているＰＭＯＳトランジスタ６とＮＭＯＳトランジス
タ７のゲート電極に入力端子４が接続されている。第１
の電源１と接地３との間に直列に接続され、ＣＭＯＳイ
ンバータ回路を構成しているＰＭＯＳトランジスタ８と
ＮＭＯＳトランジスタ９のゲート電極にＰＭＯＳトラン
ジスタ６とＮＭＯＳトランジスタ７のドレイン電極が接
続されている。同様に第１の電源１と接地３との間に直
列に接続され、ＣＭＯＳインバータ回路を構成している
ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１
のゲート電極にＰＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ７のドレイン電極が接続されている。中間電位
を発生する中間電位発生回路Ｋ１は、第１の電源１と接
地３との間に直列に接続されたＰＭＯＳトランジスタ１
２とＮＭＯＳトランジスタ１３，１４とによって構成さ
れている。ＰＭＯＳトランジスタ１２のゲート電極は接
地されており、ＮＭＯＳトランジスタ１３，１４のゲー
ト電極は自己のドレイン電極に接続されている。中間電
位発生回路Ｋ１は、ＮＭＯＳトランジスタ１３のドレイ
ン電極の電位を中間電位として出力する。
【００２９】第１の変換部Ｋ２は、中間電位発生回路Ｋ
１の発生する中間電位を入力し、入力端子４に入力され
る入力信号を、ＰＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ７及びＰＭＯＳトランジスタ８とＮＭＯＳトラ
ンジスタ９とで構成されている２つのＣＭＯＳインバー
タ回路を介して、入力する。第１の変換部Ｋ２は、第２
の電源２と接地３との間に直列に接続されたＰＭＯＳト
ランジスタ１５，１７とＮＭＯＳトランジスタ１６，１
８とで構成されている。ＰＭＯＳトランジスタ１５のゲ
ート電極は自己のドレイン電極に接続され、ソース電極
は第２の電源２に接続されている。ＮＭＯＳトランジス
タ１６のゲート電極は、第１の電源１に接続され、ドレ
イン電極はＰＭＯＳトランジスタ１５のドレイン電極に
接続されている。ＰＭＯＳトランジスタ１７は、ゲート
電極をＮＭＯＳトランジスタ１３のドレイン電極に接続
され、ソース電極をＮＭＯＳトランジスタ１６のソース
電極に接続されている。ＮＭＯＳトランジスタ１８のゲ
ート電極はＰＭＯＳトランジスタ８とＮＭＯＳトランジ
スタ９のドレイン電極に接続され、ソース電極は接地さ
れ、ドレイン電極はＰＭＯＳトランジスタ１７のドレイ
ン電極に接続されている。
【００３０】第２の変換部Ｋ３は、第１の変換部Ｋ２の
出力する電圧を入力し、入力信号をＰＭＯＳトランジス
タ６とＮＭＯＳトランジスタ７とで構成されたＣＭＯＳ
インバータ回路を介して入力する。第２の変換部Ｋ３
は、第２の電源２と接地３との間に直列に接続されたＰ
ＭＯＳトランジスタ１９，２１とＮＭＯＳトランジスタ
２０，２２とで構成されている。ＰＭＯＳトランジスタ
１９のゲート電極はＰＭＯＳトランジスタ１５のドレイ
ン電極に接続され、ソース電極は第２の電源２に接続さ
れている。ＮＭＯＳトランジスタ２０のゲート電極は、
第１の電源１に接続され、ドレイン電極はＰＭＯＳトラ
ンジスタ１９のドレイン電極に接続されている。ＰＭＯ
Ｓトランジスタ２１のゲート電極は、ＮＭＯＳトランジ
スタ２０のドレイン電極に接続されている。ＮＭＯＳト
ランジスタ２２のゲート電極はＰＭＯＳトランジスタ６
とＮＭＯＳトランジスタ７のドレイン電極に接続され、
ソース電極は接地され、ドレイン電極はＰＭＯＳトラン
ジスタ２１のドレイン電極に接続されている。
【００３１】第２の変換部Ｋ２の出力はＰＭＯＳトラン
ジスタ２３のゲート電極に入力され、ＰＭＯＳトランジ
スタ２３のソース電極は第２の電源２に接続され、ドレ
イン電極は出力端子５に接続されている。ＮＭＯＳトラ
ンジスタ２４のゲート電極はＰＭＯＳトランジスタ１０
とＮＭＯＳトランジスタ１１のドレイン電極に接続さ
れ、ソース電極は接地され、ドレイン電極は出力端子５
に接続されている。
【００３２】次に動作について説明する。ＰＭＯＳトラ
ンジスタ６とＮＭＯＳトランジスタ７、ＰＭＯＳトラン
ジスタ８とＮＭＯＳトランジスタ９及びＰＭＯＳトラン
ジスタ１０とＮＭＯＳトランジスタ１１の構成するＣＭ
ＯＳインバータ回路の論理しきい電圧をＶT とする。中
間電位発生回路Ｋ１は中間電位を発生し、即ちＰＭＯＳ
トランジスタ１７，２１のゲート電極に印加する電位Ｖ
g を発生する。この電位Ｖg は次式で示される。
【００３３】
【数１】
【００３４】ここで、ＶTN13，ＶTN14はＮＭＯＳトラン
ジスタ１３，１４のしきい電圧である。
【００３５】（１）ＶIN≦ＶT の場合について説明す
る。
【００３６】ＰＭＯＳトランジスタ６とＮＭＯＳトラン
ジスタ７、ＰＭＯＳトランジスタ８とＮＭＯＳトランジ
スタ９、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジ
スタ１１の構成するＣＭＯＳインバータ回路の出力電圧
Ｖa ，Ｖb ，Ｖc は、それぞれ、Ｖa ＝ＶDD1 ，Ｖb ＝
ＶSS，Ｖc ＝ＶSSである。したがって、ＮＭＯＳトラン
ジスタ１８，２４は遮断状態、ＮＭＯＳトランジスタ２
２は導通状態になる。ＮＭＯＳトランジスタ１８が遮断
状態になるので、ｅ点の電位は上昇する。ｅ点の電位が
次式の条件を満たした時、ＮＭＯＳトランジスタ１６は
遮断状態となる。
【００３７】
【数２】
【００３８】即ち、ｅ点の電位はＮＭＯＳトランジスタ
１６によって次式の範囲に制限されることになる。この
ことからＰＭＯＳトランジスタ１９のゲート電極の電位
はこのｅ点の電位を下回ることがなく、ＰＭＯＳトラン
ジスタ１９は保護される。
【００３９】
【数３】
【００４０】また、このときＮＭＯＳトランジスタ１８
が遮断状態にあるので、ｆ点の電位Ｖf は次式で与えら
れる。
【００４１】
【数４】
【００４２】ここで、ＶTP15はＰＭＯＳトランジスタ１
５のしきい電圧、ＶTN16はＮＭＯＳトランジスタ１６の
しきい電圧である（ＶTP15≦０、０≦ＶTN16）。
【００４３】ＰＭＯＳトランジスタ１９のゲート・ソー
ス間電圧はｆ点の電位と第２の電源２の電位ＶDD2 との
電位差Ｖf −ＶDD2 であるので、ＰＭＯＳトランジスタ
１９は弱い導通状態にある。また、ＮＭＯＳトランジス
タ２２が導通状態にあるのでｈ点の電位は減少する。ｈ
点の電位Ｖh が次式の条件を満たしたときＰＭＯＳトラ
ンジスタ２１が遮断状態となる。
【００４４】
【数５】
【００４５】即ち、ｈ点の電位はＰＭＯＳトランジスタ
２１によって次式の範囲に制限されることとなる。この
ことから、ｈ点の電位はこの電位を上回ることがなく、
ＮＭＯＳトランジスタ２２は保護されることとなる。
【００４６】
【数６】
【００４７】また、ＮＭＯＳトランジスタ２２は導通状
態にあるのでｊ点の電位Ｖj は次式で与えられる。
【００４８】
【数７】
【００４９】なお、ＶTP21はＰＭＯＳトランジスタ２１
のしきい電圧である（ＶTP21≦０）。
【００５０】ＰＭＯＳトランジスタ２３のゲート・ソー
ス間電圧はｊ点と第２の電源２の電位ＶDD2 との電位差
Ｖj −ＶDD2 であるので、強い導通状態にある。従っ
て、出力電圧ＶO は第２の電源２の電位ＶDD2 と接地電
位ＶSSとの電位差、つまりＶDD2 −ＶSSに等しい。
【００５１】（２）ＶT ≦ＶINの場合について説明す
る。
【００５２】ＰＭＯＳトランジスタ６とＮＭＯＳトラン
ジスタ７、ＰＭＯＳトランジスタ８とＮＭＯＳトランジ
スタ９及びＰＭＯＳトランジスタ１０とＮＭＯＳトラン
ジスタ１１の構成するＣＭＯＳインバータ回路の出力電
圧Ｖa ，Ｖb ，Ｖc は、それぞれ、Ｖa ＝ＶSS，Ｖb ＝
ＶDD，Ｖc ＝ＶDDである。したがって、ＮＭＯＳトラン
ジスタ２２は遮断状態、ＮＭＯＳトランジスタ１８，２
４は導通状態にある。ＮＭＯＳトランジスタ１８が導通
状態にあるのでｄ点の電位は減少する。ｄ点の電位が次
式の条件を満たしたときＰＭＯＳトランジスタ１７が遮
断状態となる。
【００５３】
【数８】
【００５４】即ち、ｄ点の電位はＰＭＯＳトランジスタ
１７によって次式の範囲に制限されることとなる。この
ことから、ｄ点の電位はこの電位を上回ることがなく、
ＮＭＯＳトランジスタ１８は保護されることとなる。
【００５５】
【数９】
【００５６】ＮＭＯＳトランジスタ１８が導通状態にあ
るので、ｆ点の電圧Ｖf は、次式で与えられる。
【００５７】
【数１０】
【００５８】ここでＰＭＯＳトランジスタ１９のゲート
・ソース間電圧はＶf −ＶDD2 であるので、ＰＭＯＳト
ランジスタ１９は強い導通状態にある。ＮＭＯＳトラン
ジスタ２２が遮断状態になるので、ｉ点の電位は上昇す
る。ｉ点の電位Ｖi が次式の条件を満たした時、ＮＭＯ
Ｓトランジスタ２０は遮断状態となる。
【００５９】
【数１１】
【００６０】即ち、ｉ点の電位はＮＭＯＳトランジスタ
２０によって次式の範囲に制限されることになる。この
ことからＰＭＯＳトランジスタ２３のゲート電極の電位
はこのｉ点の電位を下回ることがなく、ＰＭＯＳトラン
ジスタ２３は保護される。
【００６１】
【数１２】
【００６２】なお、ＶTP17はＰＭＯＳトランジスタ１７
のしきい電圧、ＶTN20はＮＭＯＳトランジスタ２０のし
きい電圧である（ＶTP17≦０、０≦ＶTN20）。
【００６３】また、ＮＭＯＳトランジスタ２２は遮断状
態にあるので、ｊ点の電位Ｖj は第２の電源２の電位Ｖ
DD2 に等しい。ところでＰＭＯＳトランジスタ２３とゲ
ート・ソース間電圧はｊ点の電位と第２の電源２の電位
との電位差Ｖj −ＶDD2 であるので、ＰＭＯＳトランジ
スタ２３は遮断状態にある。従って、出力電圧ＶO は０
Ｖである。
【００６４】このように上記の出力回路によれば入力信
号として第１の電源１の電位ＶDD1あるいは接地電位Ｖ
SSを入力し、出力信号として第２の電源２の電位ＶDD2
あるいは接地電位ＶSSに変換して出力する。
【００６５】＜実施例２＞次に、この発明の第２実施例
を図について説明する。図２はこの発明の第２実施例に
よる半導体集積回路装置の出力回路の構成を示す回路図
である。図２において、１は第１の電源、２は第２の電
源、３は接地、４は出力回路の入力端子、５は出力回路
の出力端子、２５は出力回路の制御端子、１０，１２，
１５，１７，１９，２３，２６，２８，２９，３２，３
３はＰＭＯＳトランジスタ、１１，１３，１４，１６，
１８，２０，２２，２４，２７，３０，３１，３４，３
５はＮＭＯＳトランジスタである。
【００６６】第１の電源１が出力する電位をＶDD1 、第
２の電源２が出力する電位をＶDD2、接地３の電位をＶ
SSとして、出力回路の入力端子４にＶIN、出力信号の制
御端子２５にＶCNで示される電圧が印加されているとす
る。第１の電源１の電位ＶDD1 は微細化ＭＯＳトランジ
スタの信頼性確保のため、外部への出力回路のための第
２の電源２の電位ＶDD2 より低くなっている。ＮＭＯＳ
トランジスタの基板電位は全てＶSSである。ＰＭＯＳト
ランジスタの基板電位は明示されている場合を除いてＶ
DD1 である。図２中の点ｂ，ｄ〜ｎの電圧をＶb ，Ｖd
〜Ｖn とし、また、出力回路の出力端子５からの出力電
圧をＶOUT とする。
【００６７】図２に示した半導体集積回路装置の出力回
路が図１に示した出力回路と異なる点は、第１の変換部
Ｋ２、第２の変換部Ｋ３及びＮＭＯＳトランジスタ２４
と入力端子４との間の構成である。第１の電源１にソー
ス電極を接続したＰＭＯＳトランジスタ２８，２９と、
ＰＭＯＳトランジスタ２８，２９のドレイン電極にドレ
イン電極を接続したＮＭＯＳトランジスタ３０と、ＮＭ
ＯＳトランジスタＮＭＯＳトランジスタ３０のソース電
極にドレイン電極を接続しソース電極を接地したＮＭＯ
Ｓトランジスタ３１とで構成されたＣＭＯＳ２入力ＮＯ
Ｒ論理回路の出力がＮＭＯＳトランジスタ１８のゲート
電極に接続されている。このＮＯＲ論理回路の入力には
それぞれ入力端子４と制御端子２５が接続されている。
また、このＮＯＲ回路の出力はＰＭＯＳトランジスタ３
６とＮＭＯＳトランジスタ３７とで構成されたＣＭＯＳ
インバータ回路を通してＮＭＯＳトランジスタ２２のゲ
ート電極に入力されている。
【００６８】また、第１の電源１にソース電極を接続し
たＰＭＯＳトランジスタ３２，３３と、ＰＭＯＳトラン
ジスタ３２，３３のドレイン電極にドレイン電極を接続
したＮＭＯＳトランジスタ３４と、ＮＭＯＳトランジス
タ３４のソース電極にドレイン電極を接続しソース電極
を接地したＮＭＯＳトランジスタ３５とで構成されたＣ
ＭＯＳ２入力ＮＯＲ論理回路の出力がＰＭＯＳトランジ
スタ１０とＮＭＯＳトランジスタ１１とで構成されたＣ
ＭＯＳインバータ回路を介してＮＭＯＳトランジスタ２
４のゲート電極に入力されている。このＮＡＮＤ論理回
路の一方の入力には制御端子２５が接続され、他方の入
力にはＰＭＯＳトランジスタ２６とＮＭＯＳトランジス
タ２７とで構成されたＣＭＯＳインバータ回路を介して
入力端子４から入力信号が入力される。その他の構成は
図１に示した第１実施例と同様の構成である。
【００６９】次に動作について説明する。ＣＭＯＳ論理
回路及びＣＭＯＳ２入力ＮＡＮＤ論理回路の論理しきい
電圧をＶT とする。ＰＭＯＳトランジスタ１２とＮＭＯ
Ｓトランジスタ１３，１４はＰＭＯＳトランジスタ１
７，２１のゲート電極に印加する中間電位Ｖg を発生
し、ｇ点の電位Ｖg は、数１で与えられる。
【００７０】（１）ＶCN≦ＶT の場合について説明す
る。
【００７１】ＰＭＯＳトランジスタ２８，２９とＮＭＯ
Ｓトランジスタ３０，３１の構成するＣＭＯＳ２入力Ｎ
ＡＮＤ論理回路の出力電圧Ｖl はＶDD1 、ＰＭＯＳトラ
ンジスタ３２，３３とＮＭＯＳトランジスタ３４，３５
の構成するＣＭＯＳ２入力ＮＡＮＤ論理回路の出力電圧
Ｖk はＶDD1 である。ＰＭＯＳトランジスタ１０，３６
とＮＭＯＳトランジスタ１１，３７の構成するＣＭＯＳ
インバータ回路の出力電圧Ｖm ，Ｖb は、それぞれ、Ｖ
m ＝ＶSS、Ｖb ＝ＶSSである。ＮＭＯＳトランジスタ２
２，２４は遮断状態、ＮＭＯＳトランジスタ１８は導通
状態にある。ＮＭＯＳトランジスタ１８が導通状態にあ
るので、ｆ点の電圧Ｖf は、ｇ点の電位Ｖg にほぼ等し
い。
【００７２】従って、ＰＭＯＳトランジスタ１９のゲー
ト・ソース間電圧はＶf −ＶDD2 なので、ＰＭＯＳトラ
ンジスタ１９は強い導通状態にある。また、ＮＭＯＳト
ランジスタ２２は遮断状態にあるので、ｊ点の電位Ｖj
はＶDD2 に等しい。そして、ＰＭＯＳトランジスタ２３
のゲート・ソース間電圧はＶj −ＶDD2 なので、ＰＭＯ
Ｓトランジスタ２３は遮断状態にある。ＰＭＯＳトラン
ジスタ２３とＮＭＯＳトランジスタ２４が共に遮断状態
になるので、出力端子５は高インピーダンス状態にな
る。
【００７３】この状態で出力端子５が第２の電源２の電
位ＶDD2 になったとしても、ＰＭＯＳトランジスタ２３
の基板電位はＶDD2 なので、出力端子５から第２の電源
２に向かって電流が逆向きにながれることはない。
【００７４】（２）ＶT ≦ＶCNかつＶT ≦ＶINの場合に
ついて説明する。
【００７５】ＰＭＯＳトランジスタ２６とＮＭＯＳトラ
ンジスタ２７の構成するＣＭＯＳインバータ回路の出力
電圧Ｖk はＶSSになる。したがって、ＰＭＯＳトランジ
スタ２８，２９とＮＭＯＳトランジスタ３０，３１の構
成するＣＭＯＳ２入力ＮＡＮＤ論理回路の出力電圧Ｖl
はＶSS、ＰＭＯＳトランジスタ３２，３３とＮＭＯＳト
ランジスタ３４，３５の構成するＣＭＯＳ２入力ＮＡＮ
Ｄ論理回路の出力電圧Ｖn はＶDD1 である。ＰＭＯＳト
ランジスタ１０とＮＭＯＳトランジスタ１１及びＰＭＯ
Ｓトランジスタ３６とＮＭＯＳトランジスタ３７の構成
するＣＭＯＳインバータ回路の出力電圧Ｖm ，Ｖb はそ
れぞれ、Ｖm ＝ＶDD1 、Ｖb ＝ＶSSである。ＮＭＯＳト
ランジスタ１８，２４は遮断状態にあるので、ｆ点の電
圧Ｖf は数４で与えられる。ここで、ＶTP15はＰＭＯＳ
トランジスタ１５のしきい電圧である（ＶTP15≦０）。
【００７６】ＰＭＯＳトランジスタ１９のゲート・ソー
ス間電圧はＶf −ＶDD2 であるので、弱い導通状態にあ
る。ＮＭＯＳトランジスタ２２は導通状態にあるのでｊ
点の電位Ｖj はｇ点の電位Ｖg にほぼ等しい。
【００７７】ＰＭＯＳトランジスタ２３のゲート・ソー
ス間電圧Ｖj はＶDD2 となり、ＰＭＯＳトランジスタ２
３は強い導通状態にある。したがって、出力電圧ＶO は
第２の電源２の電位ＶDD2 と接地電位ＶSSとの電位差Ｖ
DD2 −ＶSSで与えられる。
【００７８】（３）ＶT ≦ＶCNかつＶIN≦ＶT の場合に
ついて説明する。
【００７９】ＰＭＯＳトランジスタ２６とＮＭＯＳトラ
ンジスタ２７の構成するＣＭＯＳインバータ回路の出力
電圧Ｖk はＶDD1 である。したがって、ＰＭＯＳトラン
ジスタ２８，２９とＮＭＯＳトランジスタ３０，３１の
構成するＣＭＯＳ２入力ＮＡＮＤ論理回路の出力電圧Ｖ
l はＶDD1 、ＰＭＯＳトランジスタ３２，３３とＮＭＯ
Ｓトランジスタ３４，３５の構成するＣＭＯＳ２入力Ｎ
ＡＮＤ論理回路の出力電圧Ｖn はＶSSである。ＰＭＯＳ
トランジスタ１０とＮＭＯＳトランジスタ１１及びＰＭ
ＯＳトランジスタ３６とＮＭＯＳトランジスタ３７の構
成するＣＭＯＳインバータ回路の出力電圧Ｖm ，Ｖ
b は、それぞれ、Ｖm ＝ＶSS、Ｖb ＝ＶDD1である。Ｎ
ＭＯＳトランジスタ２２は遮断状態、ＮＭＯＳトランジ
スタ１８，２４は導通状態にある。ＮＭＯＳトランジス
タ１８が導通状態にあるので、ｆ点の電圧Ｖf は、ｇ点
の電位Ｖg にほぼ等しい。
【００８０】ＰＭＯＳトランジスタ１９のゲート・ソー
ス間電圧はＶf −ＶDD2 であるので、ＰＭＯＳトランジ
スタ１９は強い導通状態にある。ＮＭＯＳトランジスタ
２２は遮断状態にあるので、ｊ点の電位Ｖj はＶDD2 に
等しい。
【００８１】ＰＭＯＳトランジスタ２１のゲート・ソー
ス間電圧はＶj −ＶDD2 であるので、ＰＭＯＳトランジ
スタ２１は強い導通状態にある。したがって、出力電圧
ＶＯは０Ｖである。
【００８２】＜実施例３＞次にこの発明の第３実施例を
図について説明する。図３はこの発明の第３実施例によ
る半導体集積回路装置の出力回路の構成を示す回路図で
ある。図３は図２の出力回路のＰＭＯＳトランジスタ２
３のゲート電圧信号の生成回路の他の構成方法を示した
ものである。図３において、３８はＰＭＯＳトランジス
タであり、その他図２と同一符号は図２と同等の部分を
示す。
【００８３】図３に示した出力回路が図２に示した出力
回路と異なる点は、図２に示した第２の変換部Ｋ３に対
して図３の第２の変換部Ｋ４がレベルシフト回路として
ＰＭＯＳトランジスタ３８をさらに備えている点であ
る。ＰＭＯＳトランジスタ３８はゲート電極を第１の電
源１に接続しソース電極及び基板を第２の電源２に接続
しドレイン電極をＰＭＯＳトランジスタ１９のソース電
極に接続している。
【００８４】次に動作について説明する。図４はＭＯＳ
トランジスタのゲート・ソース間電圧ＶＧＳとドレイン
電流ＩDSの関係を示したものである。ＭＯＳトランジス
タのドレイン電流ＩDSはゲート・ソース間電圧ＶGSがＭ
ＯＳトランジスタのしきい電圧Ｖｔｈ以下ではゲート・
ソース間電圧ＶGSに対して指数関数的に減少する。
【００８５】いま、Ｖl ＝ＶSSであるとき、ＰＭＯＳト
ランジスタ３６とＮＭＯＳトランジスタ３７の構成する
ＣＭＯＳインバータ回路の出力電圧Ｖm はＶDD1 であ
る。ＮＭＯＳトランジスタ１８は遮断状態であるので、
ｆ点の電位Ｖf は、数８で与えられる。ＰＭＯＳトラン
ジスタ３８のゲート・ソース間電圧はＶDD1 −ＶDD2 な
ので、ＰＭＯＳトランジスタ３８は強い導通状態であ
る。ＰＭＯＳトランジスタ１９のゲート・ソース間電圧
はＶf −ＶDD2 であるので、ＰＭＯＳトランジスタ１９
は弱い導通状態にある。ＰＭＯＳトランジスタ２３のゲ
ート・ソース間電圧はｊ点と第２の電源２の電位ＶDD2
との電位差Ｖj −ＶDD2 であるので、強い導通状態にあ
る。従って、出力電圧ＶO は第２の電源２の電位ＶDD2
と接地電位Ｖ SSとの電位差、つまりＶDD2 −ＶSSに等し
い。ＮＭＯＳトランジスタ２２は導通状態にあるので第
２の電源ＶDD2 よりＰＭＯＳトランジスタ３８，１９，
２１、ＮＭＯＳトランジスタ２０，２２を経て接地電位
ＶSSに至る電流経路が存在する。このとき、ＰＭＯＳト
ランジスタ１９のソース電極と第２の電源２との間に挿
入されたＰＭＯＳトランジスタ３８の電圧降下分だけＰ
ＭＯＳトランジスタ１９のゲート・ソース間電圧が低下
する。図４からわかるように、第２の電源２の電位Ｖ
DD2 よりＰＭＯＳトランジスタ３８，１９，２１、ＮＭ
ＯＳトランジスタ２０，２２を経て接地電位ＶSSに至る
電流が指数関数的に減少し消費電力を低減する効果があ
る。
【００８６】次にＶl ＝ＶDD1 であるとき、ＰＭＯＳト
ランジスタ３６とＮＭＯＳトランジスタ３７の構成する
ＣＭＯＳインバータ回路の出力電圧Ｖm はＶDD1 であ
る。ＮＭＯＳトランジスタ１８は導通状態であるので、
ｆ点の電位Ｖf は、数４で与えられる。ＰＭＯＳトラン
ジスタ３８のゲート・ソース間電圧はＶDD1 −ＶDD2 な
ので、ＰＭＯＳトランジスタ３８は強い導通状態であ
る。また、ＰＭＯＳトランジスタ１９のゲート・ソース
間電圧はＶf −ＶDD2 であるので、ＰＭＯＳトランジス
タ１９は強い導通状態にある。従って、ＮＭＯＳトラン
ジスタ２２は遮断状態にあるのでｊ点の電位Ｖj は第２
の電源２の電位ＶDD2 に等しい。ところでＰＭＯＳトラ
ンジスタ２３とゲート・ソース間電圧はｊ点の電位と第
２の電源２の電位との電位差Ｖj −ＶDD2 であるので、
ＰＭＯＳトランジスタ２３は遮断状態にある。従って、
出力電圧ＶO は０Ｖである。
【００８７】＜実施例４＞実際の半導体集積回路装置の
出力回路では信号線を外部に導くための配線、電源線や
接地回路に寄生的に発生する抵抗、容量、インダクタン
スのために、出力信号を高速で変化させると大きな雑音
を電源線や接地回路に発生させる。この問題点を解消す
るため、第４実施例による半導体集積回路装置の出力回
路は、出力信号の時間当たりの変化率を制限する方法を
採用する。この発明の第４実施例を図について説明す
る。図５はこの発明の第４実施例による半導体集積回路
装置の出力回路を示す回路図である。図５において、３
９はＮＭＯＳトランジスタであり、その他の図２と同一
符号は図２と同等の部分を示す。
【００８８】いま、ｌ点の電位Ｖl がＶDD1 または、Ｖ
SSであるときは図２の動作の説明と同一であるので省略
する。ｌ点の電位Ｖl がＶDD1 からＶSSに変化したとき
を考えると、ＰＭＯＳトランジスタ３６とＮＭＯＳトラ
ンジスタ３７より構成されるＣＭＯＳインバータ回路の
出力はＶSSからＶDD1 に変化する。ＮＭＯＳトランジス
タ２２と３９は直列に接続されているので、図２のよう
に、ＮＭＯＳトランジスタ３９が無い場合よりもＰＭＯ
Ｓトランジスタ２３のゲート電圧Ｖj はＶDD2からＶSS
に緩慢に変化する。このため、ＰＭＯＳトランジスタ２
３は図２のように、ＮＭＯＳトランジスタ３９が無い場
合よりも強い導通状態に緩慢に変化するので、出力電圧
の急激な変化が抑制され、出力回路のインダクタンスに
誘導される雑音信号を低減することができる。
【００８９】＜実施例５＞この発明の第５実施例を図に
ついて説明する。図６はこの発明の第５実施例による半
導体集積回路装置の出力回路を示す回路図である。図６
は図２の出力回路のＰＭＯＳトランジスタ２３のゲート
電極に対して出力する第１の変換部の他の構成を示した
ものである。図６において、６０はＰＭＯＳトランジス
タであり、その他の図２と同一符号は図２と同等の部分
を示す。
【００９０】図６に示す出力回路が図２に示す出力回路
と異なる点は、図６に示す第１の変換部Ｋ６のＰＭＯＳ
トランジスタ６０のゲート電極がｊ点に接続されている
のに対して、ＰＭＯＳトランジスタ６０に対応する図２
に示した第１の変換部Ｋ２のＰＭＯＳトランジスタ１５
のゲート電極がｆ点に接続されている点が異なるだけで
ある。ＰＭＯＳトランジスタ６０はゲート電極に第２の
変換部Ｋ３の出力を入力することによって第２の変換部
Ｋ２の状態に応じてＰＭＯＳトランジスタ６０の抵抗値
を変化させることができる。
【００９１】次に動作について説明する。ＰＭＯＳトラ
ンジスタ３６とＮＭＯＳトランジスタ３７はＣＭＯＳイ
ンバータ回路を構成している。ＰＭＯＳトランジスタ１
２とＮＭＯＳトランジスタ１３，１４はＮＭＯＳトラン
ジスタ１７，２１のゲート電極に印加する電位Ｖg を発
生する回路を構成する。ｇ点の電位Ｖg は、数１で与え
られる。
【００９２】（１）Ｖ1 ≦ＶT の場合について説明す
る。
【００９３】ＰＭＯＳトランジスタ３６とＮＭＯＳトラ
ンジスタ３７の構成するＣＭＯＳインバータ回路の出力
電圧Ｖm はＶDD1 である。ＮＭＯＳトランジスタ２２は
遮断状態、１８は導通状態にある。ＮＭＯＳトランジス
タ１８が導通状態にあるので、ｆ点の電圧Ｖf は、ｇ点
の電位Ｖg にほぼ等しい。
【００９４】また、ＰＭＯＳトランジスタ１９のゲート
・ソース間電圧はＶf −ＶDD2 であるので、ＰＭＯＳト
ランジスタ１９は強い導通状態にある。ＮＭＯＳトラン
ジスタ２２は遮断状態にあるので、第２の電源２の電位
ＶDD2 よりＰＭＯＳトランジスタ１９，２１、ＮＭＯＳ
トランジスタ２０，２１を通って接地電位ＶSSに至る電
流は遮断される。この時ｊ点の電位Ｖj はＶDD2 に等し
い。
【００９５】そして、ＰＭＯＳトランジスタ６０のゲー
ト・ソース間電圧はＶj −ＶDD2 となり、ＰＭＯＳトラ
ンジスタ６０は遮断状態にある。このため第２の電源Ｖ
DD2よりＰＭＯＳトランジスタ６０，１７、ＮＭＯＳト
ランジスタ１６，１８を通って接地電位ＶSSに至る電流
は遮断される。ＰＭＯＳトランジスタ２３のゲート・ソ
ース間電圧はＶj −ＶDD2 であるので、ＰＭＯＳトラン
ジスタ２３は遮断状態になる。
【００９６】（２）ＶT ≦Ｖ1 の場合について説明す
る。
【００９７】ＰＭＯＳトランジスタ３６とＮＭＯＳトラ
ンジスタ３７の構成するＣＭＯＳインバータ回路の出力
電圧Ｖm はＶSSである。ＮＭＯＳトランジスタ２２は導
通状態、ＮＭＯＳトランジスタ１８は遮断状態にある。
ＮＭＯＳトランジスタ２２が導通状態にあるので、ｊ点
の電圧Ｖj はｇ点の電位Ｖg に等しい。
【００９８】また、ＮＭＯＳトランジスタ１８は遮断状
態にありＰＭＯＳトランジスタ６０のゲート・ソース間
電圧はＶj −ＶDD2 であるので、ＰＭＯＳトランジスタ
６０は強い導通状態にある。このため、ｆ点の電位Ｖf
は、第２の電源電位ＶDD2 に等しい。
【００９９】ＰＭＯＳトランジスタ１９のゲート・ソー
ス間電圧はＶf −ＶDD2 であるのでＰＭＯＳトランジス
タ１９は、強い導通状態になる。ＰＭＯＳトランジスタ
２３のゲート・ソース間電圧はＶj −ＶDD2 であるの
で、ＰＭＯＳトランジスタ２３は強い導通状態になる。
このため第２の電源２の電位ＶDD2 よりＰＭＯＳトラン
ジスタ６０，１７、ＮＭＯＳトランジスタ１６，１８を
通って接地電位ＶSSに至る電流、および、第２の電源２
の電位ＶDD2 よりＰＭＯＳトランジスタ１９，２１、Ｎ
ＭＯＳトランジスタ２０，２２を通って接地電位ＶSSに
至る電流はＮＭＯＳトランジスタ１８とＰＭＯＳトラン
ジスタ１９とによって遮断される。
【０１００】第５実施例による半導体集積回路装置の出
力回路は、第２の変換部Ｋ３の状態によって第１の変換
部Ｋ６に流れる電流を制御するように構成されており、
これによって第１の変換部Ｋ６で消費される電力を削減
することができる様になっている。従って、第２の変換
部Ｋ３の状態によって第１の変換部Ｋ６に流れる電流を
制御するような構成であれば他の構成であっても良く、
例えば図７乃至図１１に示す半導体集積回路装置の出力
回路のような構成であっても同様の効果を奏する。
【０１０１】図７は第５実施例の他の態様のによる半導
体集積回路装置の出力回路である。図７に示した出力回
路はＰＭＯＳトランジスタ７０によって第１の変換部Ｋ
７の電流を制御する。第１の変換部Ｋ７は、中間電位発
生回路Ｋ１の発生する中間電位を入力し、入力端子４に
入力される入力信号を、ＰＭＯＳトランジスタ６とＮＭ
ＯＳトランジスタ７及びＰＭＯＳトランジスタ８とＮＭ
ＯＳトランジスタ９とで構成されている２つのＣＭＯＳ
インバータ回路を介して、入力する。第１の変換部Ｋ７
は、第２の電源２と接地３との間に直列に接続されたＰ
ＭＯＳトランジスタ１５，１７，７０とＮＭＯＳトラン
ジスタ１６，１８とで構成されている。ＰＭＯＳトラン
ジスタ１５のゲート電極は自己のドレイン電極に接続さ
れ、ソース電極は第２の電源２に接続されている。ＮＭ
ＯＳトランジスタ１６のゲート電極は、第１の電源１に
接続され、ドレイン電極はＰＭＯＳトランジスタ１５の
ドレイン電極に接続されている。ＰＭＯＳトランジスタ
７０のゲート電極はＰＭＯＳトランジスタ１９のドレイ
ン電極に接続され、ソース電極はＮＭＯＳトランジスタ
１６のソース電極に接続されている。ＰＭＯＳトランジ
スタ１７のゲート電極はＮＭＯＳトランジスタ１３のド
レイン電極に接続され、ドレイン電極はＰＭＯＳトラン
ジスタ７０のドレイン電極に接続されている。ＮＭＯＳ
トランジスタ１８のゲート電極はＰＭＯＳトランジスタ
８とＮＭＯＳトランジスタ９のドレイン電極に接続さ
れ、ソース電極は接地され、ドレイン電極はＰＭＯＳト
ランジスタ１７のドレイン電極に接続されている。その
他図１と同一符号は図１と同等の部分を示す。
【０１０２】ＰＭＯＳトランジスタ７０はｊ点の電位Ｖ
j が第２の電源２の電位ＶDD2 に近くなると抵抗値が上
昇して第１の変換部Ｋ７に流れる電流を制限する。
【０１０３】図８は第５実施例の他の態様のによる半導
体集積回路装置の出力回路である。図８に示した出力回
路はＮＭＯＳトランジスタ８０によって第１の変換部Ｋ
８の電流を制御する。第１の変換部Ｋ８は、中間電位発
生回路Ｋ１の発生する中間電位を入力し、入力端子４に
入力される入力信号を、ＰＭＯＳトランジスタ６とＮＭ
ＯＳトランジスタ７及びＰＭＯＳトランジスタ８とＮＭ
ＯＳトランジスタ９とで構成されている２つのＣＭＯＳ
インバータ回路を介して、入力する。第１の変換部Ｋ８
は、第２の電源２と接地３との間に直列に接続されたＰ
ＭＯＳトランジスタ１５，１７とＮＭＯＳトランジスタ
８０，１８とで構成されている。ＰＭＯＳトランジスタ
１５のゲート電極は自己のドレイン電極に接続され、ソ
ース電極は第２の電源２に接続されている。ＮＭＯＳト
ランジスタ８０のゲート電極は、第１の電源１に接続さ
れ、ドレイン電極はＰＭＯＳトランジスタ１５のドレイ
ン電極に接続されている。ＰＭＯＳトランジスタ１７の
ゲート電極はＮＭＯＳトランジスタ１３のドレイン電極
に接続され、ドレイン電極はＮＭＯＳトランジスタ８０
のドレイン電極に接続されている。ＮＭＯＳトランジス
タ１８のゲート電極はＰＭＯＳトランジスタ８とＮＭＯ
Ｓトランジスタ９のドレイン電極に接続され、ソース電
極は接地され、ドレイン電極はＰＭＯＳトランジスタ１
７のドレイン電極に接続されている。その他図１と同一
符号は図１と同等の部分を示す。
【０１０４】ＮＭＯＳトランジスタ８０は入力信号がＶ
DD1 のとき、ゲート電極の電位が降下して抵抗値が上昇
し、第１の変換部Ｋ８に流れる電流を制限する。
【０１０５】図９は第５実施例の他の態様のによる半導
体集積回路装置の出力回路である。図９に示した出力回
路はＮＭＯＳトランジスタ９０によって第１の変換部Ｋ
９の電流を制御する。第１の変換部Ｋ９は、中間電位発
生回路Ｋ１の発生する中間電位を入力し、入力端子４に
入力される入力信号を、ＰＭＯＳトランジスタ６とＮＭ
ＯＳトランジスタ７及びＰＭＯＳトランジスタ８とＮＭ
ＯＳトランジスタ９とで構成されている２つのＣＭＯＳ
インバータ回路を介して、入力する。第１の変換部Ｋ９
は、第２の電源２と接地３との間に直列に接続されたＰ
ＭＯＳトランジスタ１５，１７とＮＭＯＳトランジスタ
９０，１８とで構成されている。ＰＭＯＳトランジスタ
１５のゲート電極は自己のドレイン電極に接続され、ソ
ース電極は第２の電源２に接続されている。ＰＭＯＳト
ランジスタ９１はソース電極を第１の電源１に接続され
ている。ＮＭＯＳトランジスタ９２はソース電極を接地
され、ドレイン電極をＰＭＯＳトランジスタ９１のゲー
ト電極及びドレイン電極に接続され、ゲート電極をｈ点
に接続されている。ＮＭＯＳトランジスタ９０のゲート
電極は、ＰＭＯＳトランジスタ９１のドレイン電極に接
続され、ドレイン電極はＰＭＯＳトランジスタ１５のド
レイン電極に接続されている。ＰＭＯＳトランジスタ１
７のゲート電極はＮＭＯＳトランジスタ１３のドレイン
電極に接続され、ドレイン電極はＮＭＯＳトランジスタ
９０のドレイン電極に接続されている。ＮＭＯＳトラン
ジスタ１８のゲート電極はＰＭＯＳトランジスタ８とＮ
ＭＯＳトランジスタ９のドレイン電極に接続され、ソー
ス電極は接地され、ドレイン電極はＰＭＯＳトランジス
タ１７のドレイン電極に接続されている。その他図１と
同一符号は図１と同等の部分を示す。
【０１０６】ＮＭＯＳトランジスタ９０は、ｈ点の電位
Ｖh が上昇するとＮＭＯＳトランジスタ９２が導通状態
となるので、抵抗値が上昇して第１の変換部Ｋ９に流れ
る電流を制限する。
【０１０７】図１０は第５実施例の他の態様のによる半
導体集積回路装置の出力回路である。図１０に示した出
力回路はＮＭＯＳトランジスタ１００によって第１の変
換部Ｋ１０の電流を制御する。第１の変換部Ｋ１０は、
中間電位発生回路Ｋ１の発生する中間電位を入力し、入
力端子４に入力される入力信号を、ＰＭＯＳトランジス
タ６とＮＭＯＳトランジスタ７及びＰＭＯＳトランジス
タ８とＮＭＯＳトランジスタ９とで構成されている２つ
のＣＭＯＳインバータ回路を介して、入力する。第１の
変換部Ｋ１０は、第２の電源２と接地３との間に直列に
接続されたＰＭＯＳトランジスタ１５，１７とＮＭＯＳ
トランジスタ１６，１８，１００とで構成されている。
ＰＭＯＳトランジスタ１５のゲート電極は自己のドレイ
ン電極に接続され、ソース電極は第２の電源２に接続さ
れている。ＮＭＯＳトランジスタ１６のゲート電極は、
第１の電源１に接続され、ドレイン電極はＰＭＯＳトラ
ンジスタ１５のドレイン電極に接続されている。ＰＭＯ
Ｓトランジスタ１７のゲート電極は、ＮＭＯＳトランジ
スタ１３のドレイン電極に接続されている。ＮＭＯＳト
ランジスタ１８のゲート電極はＰＭＯＳトランジスタ８
とＮＭＯＳトランジスタ９のドレイン電極に接続され、
ソース電極は接地され、ドレイン電極はＰＭＯＳトラン
ジスタ１７のドレイン電極に接続されている。ＮＭＯＳ
トランジスタ１００はＮＭＯＳトランジスタ１６と並列
に接続され、ゲート電極がｈ点に接続されている。その
他図１と同一符号は図１と同等の部分を示す。
【０１０８】ＮＭＯＳトランジスタ１００は、ｈ点の電
位Ｖh が上昇すると抵抗値が上昇して第１の変換部Ｋ１
０に流れる電流を制限する。
【０１０９】図１１は第５実施例の他の態様のによる半
導体集積回路装置の出力回路である。図１１に示した出
力回路はＰＭＯＳトランジスタ１１０によって第１の変
換部Ｋ１１の電流を制御する。第１の変換部Ｋ１１は、
中間電位発生回路Ｋ１の発生する中間電位を入力し、入
力端子４に入力される入力信号を、ＰＭＯＳトランジス
タ６とＮＭＯＳトランジスタ７及びＰＭＯＳトランジス
タ８とＮＭＯＳトランジスタ９とで構成されている２つ
のＣＭＯＳインバータ回路を介して、入力する。第１の
変換部Ｋ１１は、第２の電源２と接地３との間に直列に
接続されたＰＭＯＳトランジスタ１５，１７とＮＭＯＳ
トランジスタ１６，１８，１１０とで構成されている。
ＰＭＯＳトランジスタ１５のゲート電極は自己のドレイ
ン電極に接続され、ソース電極は第２の電源２に接続さ
れている。ＮＭＯＳトランジスタ１６のゲート電極は、
第１の電源１に接続され、ドレイン電極はＰＭＯＳトラ
ンジスタ１５のドレイン電極に接続されている。ＰＭＯ
Ｓトランジスタ１７のゲート電極は、ＮＭＯＳトランジ
スタ１３のドレイン電極に接続されている。ＮＭＯＳト
ランジスタ１８のゲート電極はＰＭＯＳトランジスタ８
とＮＭＯＳトランジスタ９のドレイン電極に接続され、
ソース電極は接地され、ドレイン電極はＰＭＯＳトラン
ジスタ１７のドレイン電極に接続されている。ＮＭＯＳ
トランジスタ１１０はＮＭＯＳトランジスタ１６と並列
に接続され、ゲート電極がＰＭＯＳトランジスタ６とＮ
ＭＯＳトランジスタ７のドレイン電極に接続されてい
る。その他図１と同一符号は図１と同等の部分を示す。
【０１１０】ＮＭＯＳトランジスタ１１０は、入力信号
がＶDD1 のとき、抵抗値が上昇して第１の変換部Ｋ１１
に流れる電流を制限する。
【０１１１】
【発明の効果】以上のように、この発明の請求項１記載
の半導体集積回路装置の出力回路によれば、第１の電位
と該第１の電位より低い第２の電位との間の電位で振幅
する入力信号と、該入力信号の反転論理とを入力し、か
つ第１の電位よりも高い第３の電位に接続され、入力信
号と反転論理とに応じて、第３の電位と第２の電位より
高い第４の電位との間で振幅する信号を出力する、複数
の絶縁ゲート型トランジスタで構成された入力信号電位
変換回路を備えるとともに、複数の絶縁ゲート型トラン
ジスタの各々の基板と制御電極間にかかる電圧は第２の
電位と第３の電位との電位差よりも小さく設定されて構
成されているので、絶縁ゲート型トランジスタの信頼性
を損なうことなく、入力回路の信号振幅よりも大きな振
幅を持った出力信号を出力することができるという効果
がある。このことから入力信号に係わらず出力回路の出
力端子を共通に接続することができるという効果があ
る。
【０１１２】この発明の請求項２記載の半導体集積回路
装置の出力回路によれば、入力信号電位変換回路は、第
１の電位と第２の電位との間の中間電位を出力する中間
電位発生回路と、第２の電位及び第３の電位に接続さ
れ、かつ中間電位発生回路の出力する中間電位と、入力
信号とを入力して、中間電位発生回路の出力する中間電
位を用いて、入力信号に応じて第３の電位に近い第５の
電位と第５の電位より低い第６の電位との間で振幅する
信号を生成して出力する第１の変換部と、第２の電位及
び第３の電位に接続され、かつ中間電位発生回路の出力
する中間電位と、入力信号の反転論理と、第１の変換部
の出力とを入力して、中間電位発生回路の出力する中間
電位を用いて入力信号の反転論理及び第１の変換部の出
力に応じて第３の電位あるいは第４の電位を第１の絶縁
ゲート型トランジスタの制御電極へ出力する第２の変換
部とを備えて構成されているので、絶縁ゲート型トラン
ジスタの信頼性を損なうことなく、入力回路の信号振幅
よりも大きな振幅を持った出力信号を出力する半導体集
積回路装置の出力回路を容易に実現することができると
いう効果がある。
【０１１３】この発明の請求項３記載の半導体集積回路
装置の出力回路によれば、第２の電位に一方電流電極を
接続し、出力端子に他方電流電極を接続した第２導電型
の第２の絶縁ゲート型トランジスタを備えて構成されて
いるので、入力する２値の入力信号に応じて２値の出力
信号を出力することができるという効果がある。
【０１１４】この発明の請求項４記載の半導体集積回路
装置の出力回路によれば、入力信号電位変換回路の前段
に設けられ、入力信号と、制御信号とを入力し、制御信
号の制御によって、入力信号に応じて第１あるいは第２
の絶縁ゲート型トランジスタのいずれか一方が遮断状態
となるか、あるいは入力信号によらず第１及び第２の絶
縁ゲート型トランジスタが同時に遮断状態となるよう入
力信号電位変換回路及び第２の絶縁ゲート型トランジス
タに対して信号を出力する制御回路を備えて構成されて
いるので、入力信号に応じた論理を出力する状態あるい
は出力端子を高インピーダンス状態とすることができ、
出力として３つの状態をとる出力回路が得られるという
効果がある。
【０１１５】この発明の請求項５記載の半導体集積回路
装置の出力回路によれば、第１の変換部は、電圧降下手
段の他方端に一方電流電極を接続し、第１の電位に制御
電極を接続した第２導電型の第３の絶縁ゲート型トラン
ジスタと、第３の絶縁ゲート型トランジスタの他方電流
電極に一方電流電極を接続し、中間電位発生回路が出力
する中間電位を制御電極に入力する第１導電型の第４の
絶縁ゲート型トランジスタとを備え、第２の変換部は、
第３の電位に一方電流電極を接続し、電圧降下手段の他
方端に制御電極を接続した第１導電型の第６の絶縁ゲー
ト型トランジスタと、第６の絶縁ゲート型トランジスタ
の他方電流電極に一方電流電極を接続し、第１の電位に
制御電極を接続した第２導電型の第７の絶縁ゲート型ト
ランジスタと、第７の絶縁ゲート型トランジスタの他方
電流電極に一方電流電極を接続し、中間電位発生回路が
出力する中間電位を制御電極に入力する第１導電型の第
８の絶縁ゲート型トランジスタとを備えて構成されてい
るので、絶縁ゲート型トランジスタの信頼性を損なうこ
とのない半導体集積回路装置の出力回路を容易に構成す
ることができるという効果がある。
【０１１６】この発明の請求項６記載の半導体集積回路
装置の出力回路によれば、第２の変換部は、第６の絶縁
ゲート型トランジスタの一方電流電極と第３の電位との
間に接続され、第６の絶縁ゲート型トランジスタの制御
電極と一方電流電極との間の電位差が減少して第６の絶
縁ゲート型トランジスタが遮断状態に移行するときに第
２の電位と第６の絶縁ゲート型トランジスタの一方電流
電極との間の電圧降下を大きくするレベルシフト回路を
備えて構成されいるので、絶縁ゲート型トランジスタの
信頼性を損なうことなく、入力回路の信号振幅よりも大
きな振幅を持った出力信号を出力する半導体集積回路装
置の出力回路においてその消費電力を削減することがで
きるという効果がある。
【０１１７】この発明の請求項７記載の半導体集積回路
装置の出力回路によれば、電圧降下手段は、第３の電位
に一方電流電極を接続し、第３の絶縁ゲート型トランジ
スタの一方電流電極に制御電極及び他方電流電極を接続
した第１導電型の第１０の絶縁ゲート型トランジスタを
含み、第６の絶縁ゲート型トランジスタは、第１０の絶
縁ゲート型トランジスタよりもしきい電圧の高い絶縁ゲ
ート型トランジスタを含むように構成されているので、
絶縁ゲート型トランジスタの信頼性を損なうことなく、
入力回路の信号振幅よりも大きな振幅を持った出力信号
を出力する半導体集積回路装置の出力回路においてその
消費電力を削減することができるという効果がある。
【０１１８】この発明の請求項８記載の半導体集積回路
装置の出力回路によれば、第２の変換部は、第８の絶縁
ゲート型トランジスタの他方電流電極に一方端を接続
し、第９の絶縁ゲート型トランジスタの一方電流電極に
他方端を接続した抵抗手段を備えて構成されているの
で、雑音信号を低減して信頼性の高い半導体集積回路装
置の出力回路を得ることができるという効果がある。
【０１１９】この発明の請求項９記載の半導体集積回路
装置の出力回路によれば、入力信号電位変換回路は、第
１の電位と第２の電位との間の中間電位を出力する中間
電位発生回路と、第２の電位及び第３の電位に接続さ
れ、かつ中間電位発生回路の出力する中間電位と、入力
信号とを入力して、中間電位発生回路の出力する中間電
位を用いて、入力信号に応じて第３の電位に近い第５の
電位と第５の電位より低い第６の電位との間で振幅する
信号を生成して出力する第１の変換部と、第２の電位及
び第３の電位に接続され、かつ中間電位発生回路の出力
する中間電位と、入力信号の反転論理と、第１の変換部
の出力とを入力して、中間電位発生回路の出力する中間
電位を用いて入力信号の反転論理及び第１の変換部の出
力に応じて第３の電位あるいは第４の電位を第１の絶縁
ゲート型トランジスタの制御電極へ出力する第２の変換
部とを備え、第１の変換部は、第３の電位と第２の電位
との間に接続された直列回路体と、直列回路体に直列に
挿入され、第２の変換部の出力する論理あるいは反転論
理を入力し、論理あるいは前記反転論理に応じて電流を
制限する回路とを備えて構成されているので、絶縁ゲー
ト型トランジスタの信頼性を損なうことなく、入力回路
の信号振幅よりも大きな振幅を持った出力信号を出力す
る半導体集積回路装置の出力回路においてその消費電力
を削減することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の第１実施例による半導体集積回路装
置の出力回路を示す図である。
【図２】この発明の第２実施例による半導体集積回路装
置の出力回路を示す図である。
【図３】この発明の第３実施例による半導体集積回路装
置の出力回路を示す図である。
【図４】ＭＯＳトランジスタのゲート電圧・ドレイン電
流特性を説明する図である。
【図５】この発明の第５実施例による半導体集積回路装
置の出力回路を示す図である。
【図６】この発明の第６実施例による半導体集積回路装
置の出力回路を示す図である。
【図７】この発明の第６実施例による半導体集積回路装
置の出力回路の他の態様を示す図である。
【図８】この発明の第６実施例による半導体集積回路装
置の出力回路の他の態様を示す図である。
【図９】この発明の第６実施例による半導体集積回路装
置の出力回路の他の態様を示す図である。
【図１０】この発明の第６実施例による半導体集積回路
装置の出力回路の他の態様を示す図である。
【図１１】この発明の第６実施例による半導体集積回路
装置の出力回路の他の態様を示す図である。
【図１２】従来の半導体集積回路装置の出力回路を示す
図である。
【図１３】従来の半導体集積回路装置の出力回路を示す
図である。
【図１４】従来の半導体集積回路装置の出力回路の他の
態様を示す図である。
【符号の説明】
１ 第１の電源 ２ 第２の電源 ４ 入力端子 ５ 出力端子 ２５ 制御端子 Ｋ１ 中間電位発生回路 Ｋ２，Ｋ６〜Ｋ１１ 第１の変換部 Ｋ３，Ｋ４，Ｋ５ 第２の変換部
【手続補正書】
【提出日】平成６年１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の出力回路の構成に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】微細化されたＭＯＳ半導体集積回路装置で
はＭＯＳトランジスタを構成するゲート絶縁膜が１０ｎ
ｍから１４ｎｍ程度と極めて薄い。したがって、ゲート
絶縁膜の絶縁破壊防止やＭＯＳトランジスタが動作中に
発生するホットエレクトロンがゲート絶縁膜に注入され
て絶縁膜中に固定電荷として残留しＭＯＳトランジスタ
のしきい電圧が変動することを防止するために、微細化
されたＭＯＳ半導体集積回路装置に印加される電源電圧
ＶDD1 は従来のＭＯＳ半導体集積回路装置の場合より低
くなっている。図１２で示される半導体集積回路装置の
出力回路の出力電圧ＶOUT 、ＶSS≦ＶOUT ≦ＶDD1 であ
る。図１３で示されるように半導体集積回路装置の出力
回路の出力端子を第２の電源２の電位ＶDD2 へプルアッ
プ抵抗４２を介して接続する使用法をとる場合、ＶDD1
≦ＶDD2 であるとき、ＰＭＯＳトランジスタ４０のソー
ス電極のＰ型半導体とＮ型基板が順バイアスされるので
使用できない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】第５の発明に係る半導体集積回路装置の出
力回路は、第３の発明の半導体集積回路装置の出力回路
において、前記第１の変換部は、前記第３の電位に一方
端を接続した電圧降下手段と、前記電圧降下手段の他方
端に一方電流電極を接続し、前記第１の電位に制御電極
を接続した第２導電型の第３の絶縁ゲート型トランジス
タと、前記第３の絶縁ゲート型トランジスタの他方電流
電極に一方電流電極を接続し、前記中間電位発生回路が
出力する前記中間電位を制御電極に入力する第１導電型
の第４の絶縁ゲート型トランジスタと、前記第２の電位
に一方電流電極を接続し、前記第４の絶縁ゲート型トラ
ンジスタの他方電流電極に他方電流電極を接続し、前記
入力信号を制御電極に入力する第２導電型の第５の絶縁
ゲート型トランジスタとを備え、前記第２の変換部は、
前記第３の電位に一方電流電極を接続し、前記電圧降下
手段の他方端に制御電極を接続した第１導電型の第６の
絶縁ゲート型トランジスタと、前記第６の絶縁ゲート型
トランジスタの他方電流電極に一方電流電極を接続し、
前記第１の電位に制御電極を接続した第２導電型の第７
の絶縁ゲート型トランジスタと、前記第７の絶縁ゲート
型トランジスタの他方電流電極に一方電流電極を接続
し、前記中間電位発生回路が出力する前記中間電位を制
御電極に入力する第１導電型の第８の絶縁ゲート型トラ
ンジスタと、前記第２の電位と前記第８の絶縁ゲート型
トランジスタの他方電流電極との間に直列に接続され、
前記入力信号の反転論理を制御電極入力する第２導電型
の第９の絶縁ゲート型トランジスタとを備えて構成され
いてる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】図２に示した半導体集積回路装置の出力回
路が図１に示した出力回路と異なる点は、第１の変換部
Ｋ２、第２の変換部Ｋ３及びＮＭＯＳトランジスタ２４
と入力端子４との間の構成である。第１の電源１にソー
ス電極を接続したＰＭＯＳトランジスタ２８，２９と、
ＰＭＯＳトランジスタ２８，２９のドレイン電極にドレ
イン電極を接続したＮＭＯＳトランジスタ３０と、ＮＭ
ＯＳトランジスタＮＭＯＳトランジスタ３０のソース電
極にドレイン電極を接続しソース電極を接地したＮＭＯ
Ｓトランジスタ３１とで構成されたＣＭＯＳ２入力ＮＡ
ＮＤ論理回路の出力がＮＭＯＳトランジスタ１８のゲー
ト電極に接続されている。このＮＡＮＤ論理回路の入力
にはそれぞれ入力端子４と制御端子２５が接続されてい
る。また、このＮＡＮＤ論理回路の出力はＰＭＯＳトラ
ンジスタ３６とＮＭＯＳトランジスタ３７とで構成され
たＣＭＯＳインバータ回路を通してＮＭＯＳトランジス
タ２２のゲート電極に入力されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】また、第１の電源１にソース電極を接続し
たＰＭＯＳトランジスタ３２，３３と、ＰＭＯＳトラン
ジスタ３２，３３のドレイン電極にドレイン電極を接続
したＮＭＯＳトランジスタ３４と、ＮＭＯＳトランジス
タ３４のソース電極にドレイン電極を接続しソース電極
を接地したＮＭＯＳトランジスタ３５とで構成されたＣ
ＭＯＳ２入力ＮＡＮＤ論理回路の出力がＰＭＯＳトラン
ジスタ１０とＮＭＯＳトランジスタ１１とで構成された
ＣＭＯＳインバータ回路を介してＮＭＯＳトランジスタ
２４のゲート電極に入力されている。このＮＡＮＤ論理
回路の一方の入力には制御端子２５が接続され、他方の
入力にはＰＭＯＳトランジスタ２６とＮＭＯＳトランジ
スタ２７とで構成されたＣＭＯＳインバータ回路を介し
て入力端子４から入力信号が入力される。その他の構成
は図１に示した第１実施例と同様の構成である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正内容】
【００８６】次にＶl ＝ＶDD1 であるとき、ＰＭＯＳト
ランジスタ３６とＮＭＯＳトランジスタ３７の構成する
ＣＭＯＳインバータ回路の出力電圧Ｖm はＶDD1 であ
る。ＮＭＯＳトランジスタ１８は導通状態であるので、
ｆ点の電位Ｖf は、数４で与えられる。ＰＭＯＳトラン
ジスタ３８のゲート・ソース間電圧はＶDD1 −ＶDD2 な
ので、ＰＭＯＳトランジスタ３８は強い導通状態であ
る。また、ＰＭＯＳトランジスタ１９のゲート・ソース
間電圧はＶf −ＶDD2 であるので、ＰＭＯＳトランジス
タ１９は強い導通状態にある。従って、ＮＭＯＳトラン
ジスタ２２は遮断状態にあるのでｊ点の電位Ｖj は第２
の電源２の電位ＶDD2 に等しい。ところでＰＭＯＳトラ
ンジスタ２３とゲート・ソース間電圧はｊ点の電位と第
２の電源２の電位との電位差Ｖj −ＶDD2 であるので、
ＰＭＯＳトランジスタ２３は遮断状態にある。従って、
出力電圧ＶOUT ０Ｖである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正内容】
【００９０】図６に示す出力回路が図２に示す出力回路
と異なる点は、図６に示す第１の変換部Ｋ６のＰＭＯＳ
トランジスタ６０のゲート電極がｊ点に接続されている
のに対して、ＰＭＯＳトランジスタ６０に対応する図２
に示した第１の変換部Ｋ２のＰＭＯＳトランジスタ１５
のゲート電極がｆ点に接続されている点が異なるだけで
ある。ＰＭＯＳトランジスタ６０はゲート電極に第２の
変換部Ｋ３の出力を入力することによって第２の変換部
Ｋ３の状態に応じてＰＭＯＳトランジスタ６０の抵抗値
を変化させることができる。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１の電位と該第１の電位より低い第２
    の電位との間の電位で振幅する入力信号と、該入力信号
    の反転論理とを入力し、かつ前記第１の電位よりも高い
    第３の電位に接続され、前記入力信号と前記反転論理と
    に応じて、前記第３の電位と前記第２の電位より高い第
    ４の電位との間で振幅する信号を出力する、複数の絶縁
    ゲート型トランジスタで構成された入力信号電位変換回
    路を備え、 前記複数の絶縁ゲート型トランジスタの各々の基板と制
    御電極間にかかる電圧は前記第２の電位と前記第３の電
    位との電位差よりも小さく設定され、 前記入力信号電位変換回路の出力信号を制御電極に入力
    し、前記第３の電位に一方電流電極を接続し、他方電流
    電極を出力端子に接続し、基板電位を前記第３の電位と
    した第１導電型の第１の絶縁ゲート型トランジスタをさ
    らに備える、半導体集積回路装置の出力回路。
  2. 【請求項２】 前記入力信号電位変換回路は、 前記第１の電位と前記第２の電位との間の中間電位を出
    力する中間電位発生回路と、 前記第２の電位及び前記第３の電位に接続され、かつ前
    記中間電位発生回路の出力する前記中間電位と、前記入
    力信号とを入力して、前記中間電位発生回路の出力する
    前記中間電位を用いて、前記入力信号に応じて前記第３
    の電位に近い第５の電位と前記第５の電位より低い第６
    の電位との間で振幅する信号を生成して出力する第１の
    変換部と、 前記第２の電位及び前記第３の電位に接続され、かつ前
    記中間電位発生回路の出力する前記中間電位と、前記入
    力信号の反転論理と、前記第１の変換部の出力とを入力
    して、前記中間電位発生回路の出力する前記中間電位を
    用いて前記入力信号の反転論理及び前記第１の変換部の
    出力に応じて前記第３の電位あるいは前記第４の電位を
    前記第１の絶縁ゲート型トランジスタの制御電極へ出力
    する第２の変換部と、 を備える請求項１記載の半導体集積回路装置の出力回
    路。
  3. 【請求項３】 前記第２の電位に一方電流電極を接続
    し、前記出力端子に他方電流電極を接続した第２導電型
    の第２の絶縁ゲート型トランジスタをさらに備える、請
    求項２記載の半導体集積回路装置の入力回路。
  4. 【請求項４】 前記入力信号電位変換回路の前段に設け
    られ、前記入力信号と、制御信号とを入力し、前記制御
    信号の制御によって、前記入力信号に応じて第１あるい
    は第２の絶縁ゲート型トランジスタのいずれか一方が遮
    断状態となるか、あるいは前記入力信号によらず前記第
    １及び第２の絶縁ゲート型トランジスタが同時に遮断状
    態となるよう前記入力信号電位変換回路及び前記第２の
    絶縁ゲート型トランジスタに対して信号を出力する制御
    回路をさらに備える、請求項３記載の半導体集積回路装
    置の出力回路。
  5. 【請求項５】 前記第１の変換部は、 前記第３の電位に一方端を接続した電圧降下手段と、 前記電圧降下手段の他方端に一方電流電極を接続し、前
    記第１の電位に制御電極を接続した第２導電型の第３の
    絶縁ゲート型トランジスタと、 前記第３の絶縁ゲート型トランジスタの他方電流電極に
    一方電流電極を接続し、前記中間電位発生回路が出力す
    る前記中間電位を制御電極に入力する第１導電型の第４
    の絶縁ゲート型トランジスタと、 前記第２の電位に一方電流電極を接続し、前記第４の絶
    縁ゲート型トランジスタの他方電流電極に他方電流電極
    を接続し、前記入力信号を制御電極に入力する第２導電
    型の第５の絶縁ゲート型トランジスタとを備え、 前記第２の変換部は、 前記第３の電位に一方電流電極を接続し、前記電圧降下
    手段の他方端に制御電極を接続した第１導電型の第６の
    絶縁ゲート型トランジスタと、 前記第６の絶縁ゲート型トランジスタの他方電流電極に
    一方電流電極を接続し、前記第１の電位に制御電極を接
    続した第２導電型の第７の絶縁ゲート型トランジスタ
    と、 前記第７の絶縁ゲート型トランジスタの他方電流電極に
    一方電流電極を接続し、前記中間電位発生回路が出力す
    る前記中間電位を制御電極に入力する第１導電型の第８
    の絶縁ゲート型トランジスタと、 前記第２の電位と前記第８の絶縁ゲート型トランジスタ
    の他方電流電極との間に直列に接続され、前記入力信号
    を制御電極入力する第２導電型の第９の絶縁ゲート型ト
    ランジスタとを備える、請求項２記載の半導体集積回路
    装置の出力回路。
  6. 【請求項６】 前記第２の変換部は、 前記第６の絶縁ゲート型トランジスタの一方電流電極と
    前記第３の電位との間に接続され、前記第６の絶縁ゲー
    ト型トランジスタの制御電極と一方電流電極との間の電
    位差が減少して前記第６の絶縁ゲート型トランジスタが
    遮断状態に移行するときに前記第２の電位と前記第６の
    絶縁ゲート型トランジスタの一方電流電極との間の電圧
    降下を大きくするレベルシフト回路をさらに備える、請
    求項５記載の半導体集積回路装置の出力回路。
  7. 【請求項７】 前記電圧降下手段は、 前記第３の電位に一方電流電極を接続し、前記第３の絶
    縁ゲート型トランジスタの前記一方電流電極に制御電極
    及び他方電流電極を接続した第１導電型の第１０の絶縁
    ゲート型トランジスタを含み、 前記第６の絶縁ゲート型トランジスタは、 前記第１０の絶縁ゲート型トランジスタよりもしきい電
    圧の高い絶縁ゲート型トランジスタを含む、請求項５記
    載の半導体集積回路装置の出力回路。
  8. 【請求項８】 前記第２の変換部は、 前記第８の絶縁ゲート型トランジスタの前記他方電流電
    極に一方端を接続し、前記第９の絶縁ゲート型トランジ
    スタの前記一方電流電極に他方端を接続した抵抗手段を
    さらに備える、請求項５記載の半導体集積回路装置の出
    力回路。
  9. 【請求項９】 前記入力信号電位変換回路は、 前記第１の電位と前記第２の電位との間の中間電位を出
    力する中間電位発生回路と、 前記第２の電位及び前記第３の電位に接続され、かつ前
    記中間電位発生回路の出力する前記中間電位と、前記入
    力信号とを入力して、前記中間電位発生回路の出力する
    前記中間電位を用いて、前記入力信号に応じて前記第３
    の電位に近い第５の電位と前記第５の電位より低い第６
    の電位との間で振幅する信号を生成して出力する第１の
    変換部と、 前記第２の電位及び前記第３の電位に接続され、かつ前
    記中間電位発生回路の出力する前記中間電位と、前記入
    力信号の反転論理と、前記第１の変換部の出力とを入力
    して、前記中間電位発生回路の出力する前記中間電位を
    用いて前記入力信号の前記反転論理及び前記第１の変換
    部の出力に応じて前記第３の電位あるいは前記第４の電
    位を前記第１の絶縁ゲート型トランジスタの制御電極へ
    出力する第２の変換部とを備え、 前記第１の変換部は、 前記第３の電位と前記第２の電位との間に接続された直
    列回路体と、 前記直列回路体に直列に挿入され、前記第２の変換部の
    出力する論理あるいは前記反転論理を入力し、前記論理
    あるいは前記反転論理に応じて電流を制限する回路とを
    備える、請求項１記載の半導体集積回路装置の出力回
    路。
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