JPH1185295A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 互いに異なる大きさの電位を印加する複数の
電源を備えていても、入力端子に、保護回路の電源入力
端子が接続している電源が印加する電位以上の電位の信
号を入力することはできないという課題があった。 【解決手段】 互いに異なる大きさの電位を印加する２
つの電源が印加する電位の大きさを比較する電源比較回
路１２と、電源比較回路１２の比較結果に基づいて、２
つの電源のうち大きな電位を印加する電源を選択する電
源切換回路１３とから構成される電源比較切換回路４を
備え、電源比較切換回路４で選択された電源を保護回路
３の第１の電源入力端子１０が接続する電源として用い
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＭＯＳ構造の
保護回路を備えた半導体集積回路に関するものである。

【０００２】

【従来の技術】

従来例１．図４は従来例１のＣＭＯＳ構造の保護回路を
備えた半導体集積回路の構成を示す回路図である。図４
において、１０１は外部からの信号が入力する入力端
子、１０２は入力端子１０１に入力した信号が出力する
出力端子、１０３は入力端子１０１から出力端子１０２
に到る経路に設けられたＣＭＯＳ構造の保護回路、１０
４は出力端子１０２に接続されたＡ−Ｄ変換器である。
保護回路１０３において、１０５はＰチャネルトランジ
スタ、１０６はＮチャネルトランジスタ、１０７は第１
のダイオード、１０８は第２のダイオード、１０９はＶ
ＣＣ１電位を印加する電源に接続された第１の電源入力
端子、１１０は接地電位が印加される接地端子である。
Ａ−Ｄ変換器１０４において、１１１はＶＣＣ２電位を
印加する電源に接続された第２の電源入力端子である。

【０００３】Ｐチャネルトランジスタ１０５のゲート、
ソースおよび基板は第１の電源入力端子１０９に接続さ
れ、ドレインは入力端子１０１から出力端子１０２に到
る経路に接続されている。

【０００４】Ｎチャネルトランジスタ１０６のゲート、
ソースおよび基板は接地端子１１０に接続され、ドレイ
ンは入力端子１０１から出力端子１０２に到る経路に接
続されている。

【０００５】第１のダイオード１０７のカソードは第１
の電源入力端子１０９に接続され、アノードは入力端子
１０１から出力端子１０２に到る経路に接続されてい
る。第１のダイオード１０７はＰチャネルトランジスタ
１０５のＮ型半導体から成る基板とＰ型半導体から成る
ドレインとで構成されている。

【０００６】第２のダイオード１０８のカソードは入力
端子１０１から出力端子１０２に到る経路に接続され、
アノードは接地端子１１０に接続されている。第２のダ
イオード１０８はＮチャネルトランジスタ１０６のＮ型
半導体から成るドレインとＰ型半導体から成る基板とで
構成されている。

【０００７】なお、図４中には、第１の電源入力端子１
０９の電位をＶＣＣ１と示し、第２の電源入力端子１１
１の電位をＶＣＣ２と示している。

【０００８】次に動作について説明する。ＶＣＣ１電位
以上の電位のサージが入力端子１０１に入力すると、第
１のダイオード１０７が順方向になり、第１のダイオー
ド１０７に電流が流れることにより、出力端子１０２に
接続されたＡ−Ｄ変換器１０４が保護される。また、接
地電位以下の電位のサージが入力端子１０１に入力する
と、第２のダイオード１０８が順方向となり、第２のダ
イオード１０８に電流が流れることにより、出力端子１
０２に接続されたＡ−Ｄ変換器１０４が保護される。

【０００９】従来例２．図５は従来例２のＣＭＯＳ構造
の保護回路を備えた半導体集積回路の構成を示す回路図
である。図５において、１２１は外部からの信号が入力
し、内部からの信号が出力する入出力端子、１２２は入
出力端子１２１に入力した信号が出力する出力端子、１
２３は入出力端子１２１から出力端子１２２に到る経路
に設けられたＣＭＯＳ構造の保護回路、１２４は入出力
端子１２１を外部からの信号が入力する入力端子として
用いるか、内部からの信号が出力する出力端子として用
いるかを制御するポート出力制御回路、１２５は出力端
子１２２に接続されたＡ−Ｄ変換器である。保護回路１
２３において、１２６はＰチャネルトランジスタ、１２
７はＮチャネルトランジスタ、１２８は第１のダイオー
ド、１２９は第２のダイオード、１３０はＶＣＣ１電位
を印加する電源に接続された第１の電源入力端子、１３
１は接地電位が印加される接地端子である。ポート出力
制御回路１２４において、１３２はＮＡＮＤ回路、１３
３はＮＯＲ回路、１３４はＮＯＴ回路である。Ａ−Ｄ変
換器１２５において、１３５はＶＣＣ２電位を印加する
電源に接続された第２の電源入力端子である。

【００１０】Ｐチャネルトランジスタ１２６のゲートは
ＮＡＮＤ回路１３２の出力に接続され、ソースおよび基
板は第１の電源入力端子１３０に接続され、ドレインは
入出力端子１２１から出力端子１２２に到る経路に接続
されている。

【００１１】Ｎチャネルトランジスタ１２７のゲートは
ＮＯＲ回路１３３の出力に接続され、ソースおよび基板
は接地端子１３１に接続され、ドレインは入出力端子１
２１から出力端子１２２に到る経路に接続されている。

【００１２】第１のダイオード１２８のカソードは第１
の電源入力端子１３０に接続され、アノードは入出力端
子１２１から出力端子１２２に到る経路に接続されてい
る。第１のダイオード１２８はＰチャネルトランジスタ
１２６のＮ型半導体から成る基板とＰ型半導体から成る
ドレインとで構成されている。

【００１３】第２のダイオード１２９のカソードは入出
力端子１２１から出力端子１２２に到る経路に接続さ
れ、アノードは接地端子１３１に接続されている。第２
のダイオード１２９はＮチャネルトランジスタ１２７の
Ｎ型半導体から成るドレインとＰ型半導体から成る基板
とで構成されている。

【００１４】ＮＡＮＤ回路１３２の出力はＰチャネルト
ランジスタ１２６のゲートに接続され、一方の入力はデ
ータラッチに接続され、他方の入力は方向レジスタに接
続されている。ＮＡＮＤ回路１３２の図示していない電
源入力端子はＶＣＣ１電位を印加する電源に接続されて
いる。

【００１５】ＮＯＲ回路１３３の出力はＮチャネルトラ
ンジスタ１２７のゲートに接続され、一方の入力はデー
タラッチに接続され、他方の入力はＮＯＴ回路１３４の
出力に接続されている。ＮＯＲ回路１３３の図示してい
ない電源入力端子はＶＣＣ１電位を印加する電源に接続
されている。

【００１６】ＮＯＴ回路１３４の出力はＮＯＲ回路１３
３の他方の入力に接続され、入力は方向レジスタに接続
されている。ＮＯＴ回路１３４の図示していない電源入
力端子はＶＣＣ１電位を印加する電源に接続されてい
る。

【００１７】なお、図５中には、第１の電源入力端子１
３０の電位をＶＣＣ１と示し、第２の電源入力端子１３
５の電位をＶＣＣ２と示している。

【００１８】次に動作について説明する。方向レジスタ
の出力が“Ｌ”のとき、ＮＡＮＤ回路１３２の出力は
“Ｈ”となるため、Ｐチャネルトランジスタ１２６はＯ
ＦＦとなる。また、方向レジスタの出力が“Ｌ”のと
き、ＮＯＴ回路１３４の出力は“Ｈ”となり、ＮＯＲ回
路１３３の出力は“Ｌ”となるため、Ｎチャネルトラン
ジスタ１２７はＯＦＦとなる。このように、方向レジス
タの出力が“Ｌ”のとき、Ｐチャネルトランジスタ１２
６はＯＦＦとなり、Ｎチャネルトランジスタ１２７はＯ
ＦＦとなるため、入出力端子１２１はハイインピーダン
ス状態となり、入出力端子１２１は外部からの信号が入
力する入力端子として用いられる。

【００１９】入出力端子１２１が入力端子として用いら
れているとき、ＶＣＣ１電位以上の電位のサージが入出
力端子１２１に入力すると、第１のダイオード１２８が
順方向になり、第１のダイオード１２８に電流が流れる
ことにより、出力端子１２２に接続されたＡ−Ｄ変換器
１２５が保護される。また、接地電位以下の電位のサー
ジが入出力端子１２１に入力すると、第２のダイオード
１２９が順方向となり、第２のダイオード１２９に電流
が流れることにより、出力端子１２２に接続されたＡ−
Ｄ変換器１２５が保護される。

【００２０】

【発明が解決しようとする課題】従来例１の半導体集積
回路は以上のように構成されているので、入力端子１０
１に、ＶＣＣ１電位以上の電位の信号を入力すると、第
１のダイオード１０７が順方向となり、第１のダイオー
ド１０７に電流が流れてしまう。従って、互いに異なる
大きさの電位を印加する複数の電源を備えていても、入
力端子１０１に、保護回路１０３の第１の電源入力端子
１０９が接続している電源が印加するＶＣＣ１電位以上
の電位の信号を入力することはできないという課題があ
った。

【００２１】すなわち、Ａ−Ｄ変換器１０４の第２の電
源入力端子１１１はＶＣＣ２電位を印加する電源に接続
しているので、本来、Ａ−Ｄ変換器１０４は接地電位か
らＶＣＣ２電位までＡ−Ｄ変換可能であるが、ＶＣＣ２
電位がＶＣＣ１電位より高い場合、ＶＣＣ１電位以上の
電位の信号を入力端子１０１に入力することができない
ため、Ａ−Ｄ変換器１０４の変換可能範囲は実質的に狭
くなる。

【００２２】また、保護回路１０３の第１の電源入力端
子１０９が接続している電源からの電位の供給が停止し
た場合、保護回路１０３を構成するＰチャネルトランジ
スタ１０５のソースおよび基板がオープン状態となる。
従って、第１のダイオード１０７が動作しなくなり、保
護回路１０３が動作しなくなるという課題があった。

【００２３】また、従来例２の半導体集積回路は以上の
ように構成されているので、入出力端子１２１を入力端
子として用いる場合に、従来例１と同様の課題があっ
た。

【００２４】この発明は上記のような課題を解決するた
めになされたもので、互いに異なる大きさの電位を印加
する複数の電源のうち最も大きな電位を印加する電源を
保護回路の電源入力端子が接続する電源として用いる構
成の半導体集積回路を得ることを目的とする。

【００２５】また、この発明は複数の電源のうちのある
電源からの電位の供給が停止した場合でも保護回路が動
作しなくなることのない半導体集積回路を得ることを目
的とする。

【００２６】

【課題を解決するための手段】この発明に係る半導体集
積回路は、互いに異なる大きさの電位を印加する２つの
電源が印加する電位の大きさを比較する電源比較回路
と、電源比較回路の比較結果に基づいて、２つの電源の
うち大きな電位を印加する電源を選択する電源切換回路
とから構成される電源比較切換回路を備え、電源比較切
換回路で選択された電源を保護回路の電源入力端子が接
続する電源として用いるものである。

【００２７】この発明に係る半導体集積回路は、互いに
異なる大きさの電位を印加する３以上の電源のうち２つ
の電源が印加する電位の大きさを比較する電源比較回路
と、電源比較回路の比較結果に基づいて、２つの電源の
うち大きな電位を印加する電源を選択する電源切換回路
とから構成される電源比較切換回路を複数段備え、前段
の電源比較切換回路で選択された電源を後段の電源比較
切換回路で比較する２つの電源のうちの一方の電源と
し、最終段の電源比較切換回路で選択された電源を保護
回路の電源入力端子が接続する電源として用いるもので
ある。

【００２８】この発明に係る半導体集積回路は、互いに
異なる大きさの電位を印加する２つの電源が印加する電
位の大きさを比較する電源比較回路と、電源比較回路の
比較結果に基づいて、２つの電源のうち大きな電位を印
加する電源を選択する電源切換回路とから構成される電
源比較切換回路を備え、電源比較切換回路で選択された
電源を保護回路およびポート出力制御回路の電源入力端
子が接続する電源として用いるものである。

【００２９】この発明に係る半導体集積回路は、互いに
異なる大きさの電位を印加する３以上の電源のうち２つ
の電源が印加する電位の大きさを比較する電源比較回路
と、電源比較回路の比較結果に基づいて、２つの電源の
うち大きな電位を印加する電源を選択する電源切換回路
とから構成される電源比較切換回路を複数段備え、前段
の電源比較切換回路で選択された電源を後段の電源比較
切換回路で比較する２つの電源のうちの一方の電源と
し、最終段の電源比較切換回路で選択された電源を保護
回路およびポート出力制御回路の電源入力端子が接続す
る電源として用いるものである。

【００３０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＣ
ＭＯＳ構造の保護回路を備えた半導体集積回路の構成を
示す回路図である。図１において、１は外部からの信号
が入力する入力端子、２は入力端子１に入力した信号が
出力する出力端子、３は入力端子１から出力端子２に到
る経路に設けられたＣＭＯＳ構造の保護回路、４は互い
に異なる大きさの電位を印加する２つの電源が印加する
電位の大きさを比較し、２つの電源のうち大きな電位を
印加する電源を選択する電源比較切換回路、５は出力端
子２に接続されたＡ−Ｄ変換器である。

【００３１】保護回路３において、６は第１のＰチャネ
ルトランジスタ、７は第１のＮチャネルトランジスタ、
８は第１のダイオード、９は第２のダイオード、１０は
後述する第１の電源出力端子３８に接続された第１の電
源入力端子（電源入力端子）、１１は接地電位が印加さ
れる第１の接地端子である。

【００３２】電源比較切換回路４において、１２は互い
に異なる大きさの電位を印加する２つの電源が印加する
電位の大きさを比較する電源比較回路、１３は電源比較
回路１２の比較結果に基づいて、２つの電源のうち大き
な電位を印加する電源を選択する電源切換回路である。
電源比較回路１２において、１４は比較器、１５は第１
の抵抗、１６は第２の抵抗、１７は第３の抵抗、１８は
第４の抵抗、１９はＶＣＣ２電位を印加する電源に接続
された第２の電源入力端子、２０はＶＣＣ１電位を印加
する電源に接続された第３の電源入力端子、２１は接地
電位が印加される第２の接地端子、２２は接地電位が印
加される第３の接地端子である。電源切換回路１３にお
いて、２３は第２のＰチャネルトランジスタ、２４は第
３のＰチャネルトランジスタ、２５は第４のＰチャネル
トランジスタ、２６は第５のＰチャネルトランジスタ、
２７は第２のＮチャネルトランジスタ、２８は第３のＮ
チャネルトランジスタ、２９は第３のダイオード、３０
は第４のダイオード、３１はＮＯＴ回路、３２はＶＣＣ
１電位を印加する電源に接続された第４の電源入力端
子、３３はＶＣＣ２電位を印加する電源に接続された第
５の電源入力端子、３４はＶＣＣ１電位を印加する電源
に接続された第６の電源入力端子、３５はＶＣＣ２電位
を印加する電源に接続された第７の電源入力端子、３６
は接地電位が印加される第４の接地端子、３７は接地電
位が印加される第５の接地端子、３８は第１の電源出力
端子、３９は第２の電源出力端子である。

【００３３】Ａ−Ｄ変換器５において、４０はＶＣＣ２
電位を印加する電源に接続された第８の電源入力端子で
ある。

【００３４】第１のＰチャネルトランジスタ６のゲー
ト、ソースおよび基板は第１の電源入力端子１０に接続
され、ドレインは入力端子１から出力端子２に到る経路
に接続されている。

【００３５】第１のＮチャネルトランジスタ７のゲー
ト、ソースおよび基板は第１の接地端子１１に接続さ
れ、ドレインは入力端子１から出力端子２に到る経路に
接続されている。

【００３６】第１のダイオード８のカソードは第１の電
源入力端子１０に接続され、アノードは入力端子１から
出力端子２に到る経路に接続されている。第１のダイオ
ード８は第１のＰチャネルトランジスタ６のＮ型半導体
から成る基板とＰ型半導体から成るドレインとで構成さ
れている。

【００３７】第２のダイオード９のカソードは入力端子
１から出力端子２に到る経路に接続され、アノードは第
１の接地端子１１に接続されている。第２のダイオード
９は第１のＮチャネルトランジスタ７のＮ型半導体から
成るドレインとＰ型半導体から成る基板とで構成されて
いる。

【００３８】比較器１４の出力は第３のＮチャネルトラ
ンジスタ２８のゲートおよびＮＯＴ回路３１の入力に接
続され、プラス側の入力は第１の抵抗１５と第２の抵抗
１６との接続点に接続され、マイナス側の入力は第３の
抵抗１７と第４の抵抗１８との接続点に接続されてい
る。比較器１４の図示していない電源入力端子は第２の
電源出力端子３９に接続されている。

【００３９】第１の抵抗１５と第２の抵抗１６とは直列
に接続され、第１の抵抗１５の第２の抵抗１６と接続す
る側と反対側の端部は第２の電源入力端子１９に接続さ
れ、第２の抵抗１６の第１の抵抗１５と接続する側と反
対側の端部は第２の接地端子２１に接続され、第１の抵
抗１５と第２の抵抗１６との接続点は比較器１４のプラ
ス側の入力に接続されている。

【００４０】第３の抵抗１７と第４の抵抗１８とは直列
に接続され、第３の抵抗１７の第４の抵抗１８と接続す
る側と反対側の端部は第３の電源入力端子２０に接続さ
れ、第４の抵抗１８の第３の抵抗１７と接続する側と反
対側の端部は第３の接地端子２２に接続され、第３の抵
抗１７と第４の抵抗１８との接続点は比較器１４のマイ
ナス側の入力に接続されている。

【００４１】第１の抵抗１５の抵抗値と第３の抵抗１７
の抵抗値は同じ値であり、第２の抵抗１６の抵抗値と第
４の抵抗１８の抵抗値は同じ値である。

【００４２】第２のＰチャネルトランジスタ２３のゲー
トは第４のＰチャネルトランジスタ２５のドレイン、第
５のＰチャネルトランジスタ２６のゲートおよび第２の
Ｎチャネルトランジスタ２７のドレインに接続され、ソ
ースおよび基板は第４の電源入力端子３２に接続され、
ドレインは第３のＰチャネルトランジスタ２４のドレイ
ンおよび第１の電源出力端子３８に接続されている。

【００４３】第３のＰチャネルトランジスタ２４のゲー
トは第４のＰチャネルトランジスタ２５のゲート、第５
のＰチャネルトランジスタ２６のドレインおよび第３の
Ｎチャネルトランジスタ２８のドレインに接続され、ソ
ースおよび基板は第５の電源入力端子３３に接続され、
ドレインは第２のＰチャネルトランジスタ２３のドレイ
ンおよび第１の電源出力端子３８に接続されている。

【００４４】第４のＰチャネルトランジスタ２５のゲー
トは第３のＰチャネルトランジスタ２４のゲート、第５
のＰチャネルトランジスタ２６のドレインおよび第３の
Ｎチャネルトランジスタ２８のドレインに接続され、ソ
ースおよび基板は第５のＰチャネルトランジスタ２６の
ソースおよび基板、第３のダイオード２９のカソード、
第４のダイオード３０のカソード並びに第２の電源出力
端子３９に接続され、ドレインは第２のＰチャネルトラ
ンジスタ２３のゲート、第５のＰチャネルトランジスタ
２６のゲートおよび第２のＮチャネルトランジスタ２７
のドレインに接続されている。

【００４５】第５のＰチャネルトランジスタ２６のゲー
トは第２のＰチャネルトランジスタ２３のゲート、第４
のＰチャネルトランジスタ２５のドレインおよび第２の
Ｎチャネルトランジスタ２７のドレインに接続され、ソ
ースおよび基板は第４のＰチャネルトランジスタ２５の
ソースおよび基板、第３のダイオード２９のカソード、
第４のダイオード３０のカソード並びに第２の電源出力
端子３９に接続され、ドレインは第３のＰチャネルトラ
ンジスタ２４のゲート、第４のＰチャネルトランジスタ
２５のゲートおよび第３のＮチャネルトランジスタ２８
のドレインに接続されている。

【００４６】第２のＮチャネルトランジスタ２７のゲー
トはＮＯＴ回路３１の出力に接続され、ソースおよび基
板は第４の接地端子３６に接続され、ドレインは第２の
Ｐチャネルトランジスタ２３のゲート、第４のＰチャネ
ルトランジスタ２５のドレインおよび第５のＰチャネル
トランジスタ２６のゲートに接続されている。

【００４７】第３のＮチャネルトランジスタ２８のゲー
トは比較器１４の出力に接続され、ソースおよび基板は
第５の接地端子３７に接続され、ドレインは第３のＰチ
ャネルトランジスタ２４のゲート、第４のＰチャネルト
ランジスタ２５のゲートおよび第５のＰチャネルトラン
ジスタ２６のドレインに接続されている。

【００４８】第３のダイオード２９のカソードは第４の
Ｐチャネルトランジスタ２５のソースおよび基板、第５
のＰチャネルトランジスタ２６のソースおよび基板、第
４のダイオード３０のカソード並びに第２の電源出力端
子３９に接続され、アノードは第６の電源入力端子３４
に接続されている。

【００４９】第４のダイオード３０のカソードは第４の
Ｐチャネルトランジスタ２５のソースおよび基板、第５
のＰチャネルトランジスタ２６のソースおよび基板、第
３のダイオード２９のカソード並びに第２の電源出力端
子３９に接続され、アノードは第７の電源入力端子３５
に接続されている。

【００５０】ＮＯＴ回路３１の出力は第２のＮチャネル
トランジスタ２７のゲートに接続され、入力は比較器１
４の出力に接続されている。ＮＯＴ回路３１の図示して
いない電源入力端子は第２の電源出力端子３９に接続さ
れている。

【００５１】なお、図１中には、第１の電源入力端子１
０の電位をＶＣＣ３と示し、第２の電源入力端子１９の
電位をＶＣＣ２と示し、第３の電源入力端子２０の電位
をＶＣＣ１と示し、第４の電源入力端子３２の電位をＶ
ＣＣ１と示し、第５の電源入力端子３３の電位をＶＣＣ
２と示し、第６の電源入力端子３４の電位をＶＣＣ１と
示し、第７の電源入力端子３５の電位をＶＣＣ２と示
し、第８の電源入力端子４０の電位をＶＣＣ２と示し、
第１の電源出力端子３８の電位をＶＣＣ３と示し、第２
の電源出力端子３９の電位をＶＣＣ４と示している。

【００５２】次に動作について説明する。電源比較回路
１２の動作について説明する。比較器１４のプラス側の
入力に、第２の電源入力端子１９が接続している電源が
印加するＶＣＣ２電位を第１および第２の抵抗１５およ
び１６により分割して得られる値の電位が印加され、マ
イナス側の入力に、第３の電源入力端子２０が接続して
いる電源が印加するＶＣＣ１電位を第３および第４の抵
抗１７および１８により分割して得られる値の電位が印
加される。

【００５３】ＶＣＣ２電位がＶＣＣ１電位より高い場
合、比較器１４のプラス側の入力に印加される電位がマ
イナス側の入力に印加される電位より高くなるため、比
較器１４の出力は“Ｈ”となる。一方、ＶＣＣ２電位が
ＶＣＣ１電位より低い場合、比較器１４のプラス側の入
力に印加される電位がマイナス側の入力に印加される電
位より低くなるため比較器１４の出力は“Ｌ”となる。

【００５４】このように、電源比較回路１２では、第２
の電源入力端子１９が接続している電源が印加するＶＣ
Ｃ２電位の大きさと第３の電源入力端子２０が接続して
いる電源が印加するＶＣＣ１電位の大きさとが比較され
る。すなわち、ＶＣＣ２電位がＶＣＣ１電位より高い場
合、比較結果である比較器１４の出力が“Ｈ”となり、
ＶＣＣ２電位がＶＣＣ１電位より低い場合、比較結果で
ある比較器１４の出力が“Ｌ”となる。

【００５５】電源切換回路１３の動作について説明す
る。ＶＣＣ２電位がＶＣＣ１電位より高い場合、比較器
１４の出力は“Ｈ”となるため、第３のＮチャネルトラ
ンジスタ２８はＯＮとなる。また、ＮＯＴ回路３１の出
力は“Ｌ”となるため、第２のＮチャネルトランジスタ
２７はＯＦＦとなる。

【００５６】また、この場合、第３のＮチャネルトラン
ジスタ２８はＯＮとなるため、第３および第４のＰチャ
ネルトランジスタ２４および２５のゲート電極に接地電
位が印加され、第３および第４のＰチャネルトランジス
タ２４および２５はＯＮとなる。

【００５７】さらに、この場合、第４のＰチャネルトラ
ンジスタ２５はＯＮとなるため、第２および第５のＰチ
ャネルトランジスタ２３および２６のゲート電極に第３
および第４のダイオード２９および３０のカソード側の
電位が印加される。ＶＣＣ２電位がＶＣＣ１電位より高
いので、第３および第４のダイオード２９および３０の
カソード側の電位は、ＶＣＣ２電位から第４のダイオー
ド３０のしきい値ＶＴだけ低い値（ＶＣＣ２−ＶＴ）と
なるため、第２および第５のＰチャネルトランジスタ２
３および２６はＯＦＦとなる。

【００５８】結局、ＶＣＣ２電位がＶＣＣ１電位より高
い場合、第２のＰチャネルトランジスタ２３はＯＦＦ、
第３のＰチャネルトランジスタ２４はＯＮとなるため、
第１の電源出力端子３８の電位はＶＣＣ２となる。ま
た、第２の電源出力端子３９の電位はＶＣＣ２−ＶＴと
なる。

【００５９】一方、ＶＣＣ２電位がＶＣＣ１電位より低
い場合、比較器１４の出力は“Ｌ”となるため、第３の
Ｎチャネルトランジスタ２８はＯＦＦとなる。また、Ｎ
ＯＴ回路３１の出力は“Ｈ”となるため、第２のＮチャ
ネルトランジスタ２７はＯＮとなる。

【００６０】また、この場合、第２のＮチャネルトラン
ジスタ２７はＯＮとなるため、第２および第３のＰチャ
ネルトランジスタ２３および２６のゲート電極に接地電
位が印加され、第２および第５のＰチャネルトランジス
タ２３および２６はＯＮとなる。

【００６１】さらに、この場合、第５のＰチャネルトラ
ンジスタ２６はＯＮとなるため、第３および第４のＰチ
ャネルトランジスタ２４および２５のゲート電極に第３
および第４のダイオード２９および３０のカソード側の
電位が印加される。ＶＣＣ２電位がＶＣＣ１電位より低
いので、第３および第４のダイオード２９および３０の
カソード側の電位は、ＶＣＣ１電位から第３のダイオー
ド２９のしきい値ＶＴだけ低い値（ＶＣＣ１−ＶＴ）と
なるため、第３および第４のＰチャネルトランジスタ２
４および２５はＯＦＦとなる。

【００６２】結局、ＶＣＣ２電位がＶＣＣ１電位より低
い場合、第２のＰチャネルトランジスタ２３はＯＮ、第
３のＰチャネルトランジスタ２４はＯＦＦとなるため、
第１の電源出力端子３８の電位はＶＣＣ１となる。ま
た、第２の電源出力端子３９の電位はＶＣＣ１−ＶＴと
なる。

【００６３】このように、電源切換回路１３では、電源
比較回路１２の比較結果である比較器１４の出力に基づ
いて、ＶＣＣ１電位を印加する電源およびＶＣＣ２電位
を印加する電源のうち大きな電位を印加する電源が選択
される。すなわち、ＶＣＣ２電位がＶＣＣ１電位より高
い場合、電源比較回路１２の比較結果である比較器１４
の出力“Ｈ”に基づいて、第２のＰチャネルトランジス
タ２３がＯＦＦ、第３のＰチャネルトランジスタ２４が
ＯＮとなるため、ＶＣＣ１電位を印加する電源およびＶ
ＣＣ２電位を印加する電源のうちＶＣＣ２電位を印加す
る電源が選択され、第１の電源出力端子３８の電位はＶ
ＣＣ２となる。一方、ＶＣＣ２電位がＶＣＣ１電位より
低い場合、電源比較回路１２の比較結果である比較器１
４の出力“Ｌ”に基づいて、第２のＰチャネルトランジ
スタ２３がＯＮ、第３のＰチャネルトランジスタ２４が
ＯＦＦとなるため、ＶＣＣ１電位を印加する電源および
ＶＣＣ２電位を印加する電源のうちＶＣＣ１電位を印加
する電源が選択され、第１の電源出力端子３８の電位は
ＶＣＣ１となる。

【００６４】保護回路３の動作について説明する。ＶＣ
Ｃ２電位がＶＣＣ１電位より高い場合、第１の電源出力
端子３８の電位はＶＣＣ２となるため、第１の電源出力
端子３８に接続している保護回路３の第１の電源入力端
子１０の電位はＶＣＣ２となる。

【００６５】一方、ＶＣＣ２電位がＶＣＣ１電位より低
い場合、第１の電源出力端子３８の電位はＶＣＣ１とな
るため、第１の電源出力端子３８に接続している保護回
路３の第１の電源入力端子１０の電位はＶＣＣ１とな
る。

【００６６】このように、保護回路３では、電源比較切
換回路４で選択された電源が保護回路３の第１の電源入
力端子１０が接続する電源として用いられる。すなわ
ち、ＶＣＣ２電位がＶＣＣ１電位より高い場合、第１の
電源出力端子３８の電位はＶＣＣ２となるため、電源比
較切換回路４で選択されたＶＣＣ２電位を印加する電源
が、保護回路３の第１の電源入力端子１０が接続する電
源として用いられ、保護回路３の第１の電源入力端子１
０の電位はＶＣＣ２となる。一方、ＶＣＣ２電位がＶＣ
Ｃ１電位より低い場合、第１の電源出力端子３８の電位
はＶＣＣ１となるため、電源比較切換回路４で選択され
たＶＣＣ１電位を印加する電源が、保護回路３の第１の
電源入力端子１０が接続する電源として用いられ、保護
回路３の第１の電源入力端子１０の電位はＶＣＣ１とな
る。

【００６７】以上のように、この実施の形態１によれ
ば、半導体集積回路が備えている２つの電源である、Ｖ
ＣＣ１電位を印加する電源およびＶＣＣ２電位を印加す
る電源のうち大きな電位を印加する電源を保護回路３の
第１の電源入力端子１０に接続する電源として用いる。
従って、ＶＣＣ２電位がＶＣＣ１電位より高い場合であ
っても、入力端子１にＶＣＣ２電位までの電位の信号を
入力することができ、接地電位からＶＣＣ２電位までの
Ａ−Ｄ変換器５のＡ−Ｄ変換可能範囲をすべて利用する
ことが可能となる効果が得られる。

【００６８】また、この実施の形態１によれば、ＶＣＣ
１電位を印加する電源からの電位の供給が停止した場合
でも、比較器１４のプラス側の入力に印加される電位が
マイナス側の入力に印加される電位より高くなり、比較
器１４の出力は“Ｈ”となるため、上記したＶＣＣ２電
位がＶＣＣ１電位より高い場合と同様に動作し、また、
ＶＣＣ２電位を印加する電源からの電位の供給が停止し
た場合でも、比較器１４のマイナス側の入力に印加され
る電位がプラス側の入力に印加される電位より高くな
り、比較器１４の出力は“Ｌ”となるため、上記したＶ
ＣＣ２電位がＶＣＣ１電位より低い場合と同様に動作す
る。従って、半導体集積回路が備えている２つの電源で
ある、ＶＣＣ１電位を印加する電源およびＶＣＣ２電位
を印加する電源のうち一方の電源からの電位の供給が停
止した場合でも、保護回路３が動作しなくなることはな
いという効果が得られる。

【００６９】実施の形態２．図２はこの発明の実施の形
態２によるＣＭＯＳ構造の保護回路を備えた半導体集積
回路の構成を示す回路図である。図２において、５１は
外部からの信号が入力し、内部からの信号が出力する入
出力端子、５２は入出力端子５１に入力した信号が出力
する出力端子、５３は入出力端子５１から出力端子５２
に到る経路に設けられたＣＭＯＳ構造の保護回路、５４
は入出力端子５１を外部からの信号が入力する入力端子
として用いるか、内部からの信号が出力する出力端子と
して用いるかを制御するポート出力制御回路、５５は出
力端子５２に接続されたＡ−Ｄ変換器である。保護回路
５３において、５６は第１のＰチャネルトランジスタ、
５７は第１のＮチャネルトランジスタ、５８は第１のダ
イオード、５９は第２のダイオード、６０は第１の電源
出力端子３８に接続された第１の電源入力端子（電源入
力端子）、６１は接地電位が印加される第１の接地端子
である。ポート出力制御回路５４において、６２はＮＡ
ＮＤ回路、６３はＮＯＲ回路、６４はＮＯＴ回路であ
る。Ａ−Ｄ変換器５５において、６５はＶＣＣ２電位を
印加する電源に接続された第８の電源入力端子である。
なお、その他の構成要素は実施の形態１と同一あるいは
同等であるため、その詳細な説明は省略する。

【００７０】第１のＰチャネルトランジスタ５６のゲー
トはＮＡＮＤ回路６２の出力に接続され、ソースおよび
基板は第１の電源入力端子６０に接続され、ドレインは
入出力端子５１から出力端子５２に到る経路に接続され
ている。

【００７１】第１のＮチャネルトランジスタ５７のゲー
トはＮＯＲ回路６３の出力に接続され、ソースおよび基
板は第１の接地端子６１に接続され、ドレインは入出力
端子５１から出力端子５２に到る経路に接続されてい
る。

【００７２】第１のダイオード５８のカソードは第１の
電源入力端子６０に接続され、アノードは入出力端子５
１から出力端子５２に到る経路に接続されている。第１
のダイオード５８は第１のＰチャネルトランジスタ５６
のＮ型半導体から成る基板とＰ型半導体から成るドレイ
ンとで構成されている。

【００７３】第２のダイオード５９のカソードは入出力
端子５１から出力端子５２に到る経路に接続され、アノ
ードは第１の接地端子６１に接続されている。第２のダ
イオード５９は第１のＮチャネルトランジスタ５７のＮ
型半導体から成るドレインとＰ型半導体から成る基板と
で構成されている。

【００７４】ＮＡＮＤ回路６２の出力は第１のＰチャネ
ルトランジスタ５６のゲートに接続され、一方の入力は
データラッチに接続され、他方の入力は方向レジスタに
接続されている。ＮＡＮＤ回路６２の図示していない電
源入力端子は第１の電源出力端子３８に接続されてい
る。

【００７５】ＮＯＲ回路６３の出力は第１のＮチャネル
トランジスタ５７のゲートに接続され、一方の入力はデ
ータラッチに接続され、他方の入力はＮＯＴ回路６４の
出力に接続されている。ＮＯＲ回路６３の図示していな
い電源入力端子は第１の電源出力端子３８に接続されて
いる。

【００７６】ＮＯＴ回路６４の出力はＮＯＲ回路６３の
他方の入力に接続され、入力は方向レジスタに接続され
ている。ＮＯＴ回路６４の図示していない電源入力端子
は第１の電源出力端子３８に接続されている。

【００７７】なお、図２中には、第１の電源入力端子６
０の電位をＶＣＣ３と示し、第２の電源入力端子１９の
電位をＶＣＣ２と示し、第３の電源入力端子２０の電位
をＶＣＣ１と示し、第４の電源入力端子３２の電位をＶ
ＣＣ１と示し、第５の電源入力端子３３の電位をＶＣＣ
２と示し、第６の電源入力端子３４の電位をＶＣＣ１と
示し、第７の電源入力端子３５の電位をＶＣＣ２と示
し、第８の電源入力端子６５の電位をＶＣＣ２と示し、
第１の電源出力端子３８の電位をＶＣＣ３と示し、第２
の電源出力端子３９の電位をＶＣＣ４と示している。

【００７８】次に動作について説明する。電源比較切換
回路４の動作は実施の形態１と同一あるいは同等である
ため、その詳細な説明は省略する。

【００７９】方向レジスタの出力が“Ｌ”のとき、ＮＡ
ＮＤ回路６２の出力は“Ｈ”となるため、第１のＰチャ
ネルトランジスタ５６はＯＦＦとなる。また、方向レジ
スタの出力が“Ｌ”のとき、ＮＯＴ回路６４の出力は
“Ｈ”となりＮＯＲ回路６３の出力は“Ｌ”となるた
め、第１のＮチャネルトランジスタ５７はＯＦＦとな
る。このように、方向レジスタの出力が“Ｌ”のとき、
第１のＰチャネルトランジスタ５６はＯＦＦ、第１のＮ
チャネルトランジスタ５７はＯＦＦとなるため、入出力
端子５１はハイインピーダンス状態となり、入出力端子
５１は外部からの信号が入力する入力端子として用いら
れる。

【００８０】入出力端子５１が入力端子として用いられ
るとき、実施の形態１で説明したように、半導体集積回
路が備えている２つの電源である、ＶＣＣ１電位を印加
する電源およびＶＣＣ２電位を印加する電源のうち大な
電位を印加する電源が保護回路５３の第１の電源入力端
子６０に接続する電源として用いられる。

【００８１】方向レジスタの出力が“Ｈ”、データラッ
チの出力が“Ｈ”のとき、ＮＡＮＤ回路６２の出力は
“Ｌ”となるため、第１のＰチャネルトランジスタ５６
はＯＮとなる。また、方向レジスタの出力が“Ｈ”、デ
ータラッチの出力が“Ｈ”のとき、ＮＯＴ回路６４の出
力は“Ｈ”となりＮＯＲ回路６３の出力は“Ｌ”となる
ため、第１のＮチャネルトランジスタ５７はＯＦＦとな
る。このように、方向レジスタの出力が“Ｈ”、データ
ラッチの出力が“Ｈ”のとき、第１のＰチャネルトラン
ジスタ５６はＯＮ、第１のＮチャネルトランジスタ５７
はＯＦＦとなるため、入出力端子５１は内部からの信号
が出力する出力端子として用いられ、第１の電源入力端
子６０に接続する電源が印加する電位の信号が入出力端
子５１から出力する。実施の形態１で説明したように、
半導体集積回路が備えている２つの電源である、ＶＣＣ
１電位を印加する電源およびＶＣＣ２電位を印加する電
源のうち大きな電位を印加する電源が保護回路５３の第
１の電源入力端子６０に接続する電源として用いられ
る。従って、ＶＣＣ１電位を印加する電源およびＶＣＣ
２電位を印加する電源のうち大きい方の電位を印加する
電源が印加する電位の信号が入出力端子５１から出力す
る。すなわち、入出力端子５１からの出力は“Ｈ”とな
る。

【００８２】方向レジスタの出力が“Ｈ”、データラッ
チの出力が“Ｌ”のとき、ＮＡＮＤ回路６２の出力は
“Ｈ”となるため、第１のＰチャネルトランジスタ５６
はＯＦＦとなる。また、方向レジスタの出力が“Ｈ”、
データラッチの出力が“Ｌ”のとき、ＮＯＴ回路６４の
出力は“Ｌ”となりＮＯＲ回路６３の出力は“Ｈ”とな
るため、第１のＮチャネルトランジスタ５７はＯＮとな
る。このように、方向レジスタの出力が“Ｈ”、データ
ラッチの出力が“Ｌ”のとき、第１のＰチャネルトラン
ジスタ５６はＯＦＦ、第１のＮチャネルトランジスタ５
７はＯＮとなるため、入出力端子５１は内部からの信号
が出力する出力端子として用いられ、接地電位の信号が
入出力端子５１から出力する。すなわち、入出力端子５
１からの出力は“Ｌ”となる。

【００８３】以上のように、この実施の形態２によれ
ば、実施の形態１の場合と同様に、半導体集積回路が備
えている２つの電源である、ＶＣＣ１電位を印加する電
源およびＶＣＣ２電位を印加する電源のうち大きな電位
を印加する電源を保護回路５３の第１の電源入力端子６
０に接続する電源として用いる。従って、入出力端子５
１を入力端子として用いるとき、ＶＣＣ２電位がＶＣＣ
１電位より高い場合であっても、入出力端子５１にＶＣ
Ｃ２電位までの電位の信号を入力することができ、接地
電位からＶＣＣ２電位までのＡ−Ｄ変換器５５のＡ−Ｄ
変換可能範囲をすべて利用することが可能となる効果が
得られる。

【００８４】また、この実施の形態２によれば、実施の
形態１の場合と同様に、ＶＣＣ１電位を印加する電源か
らの電位の供給が停止した場合でも、比較器１４のプラ
ス側の入力に印加される電位がマイナス側の入力に印加
される電位より高くなり、比較器１４の出力は“Ｈ”と
なるため、上記したＶＣＣ２電位がＶＣＣ１電位より高
い場合と同様に動作し、また、ＶＣＣ２電位を印加する
電源からの電位の供給が停止した場合でも、比較器１４
のマイナス側の入力に印加される電位がプラス側の入力
に印加される電位より高くなり、比較器１４の出力は
“Ｌ”となるため、上記したＶＣＣ２電位がＶＣＣ１電
位より低い場合と同様に動作する。従って、半導体集積
回路が備えている２つの電源である、ＶＣＣ１電位を印
加する電源およびＶＣＣ２電位を印加する電源のうち一
方の電源からの電位の供給が停止した場合でも、保護回
路５３が動作しなくなることはない効果が得られる。

【００８５】実施の形態３．実施の形態１および実施の
形態２では、電源比較回路と電源切換回路とから構成さ
れる電源比較切換回路を１段備え、半導体集積回路が備
えている２つの電源のうち大きな電位を印加する電源を
保護回路の第１の電源入力端子に接続する電源として用
いる場合について説明した。この実施の形態３では、電
源比較回路と電源切換回路とから構成される電源比較切
換回路を２段備え、半導体集積回路が備えている３つの
電源のうち最も大きな電位を印加する電源を保護回路の
第１の電源入力端子に接続する電源として用いる場合に
ついて説明する。

【００８６】図３はこの発明の実施の形態３による電源
比較切換回路が２段組合わさって構成された回路の構成
を示す回路図である。図３において、４ａは互いに異な
る大きさの電位を印加する２つの電源が印加する電位の
大きさを比較し、２つの電源が印加する電位のうち大き
い方の電位を印加する電源を選択する第１段の電源比較
切換回路（前段の電源比較切換回路）、４ｂは互いに異
なる大きさの電位を印加する２つの電源が印加する電位
の大きさを比較し、２つの電源が印加する電位のうち大
きい方の電位を印加する電源を選択する第２段の電源比
較切換回路（後段の電源比較切換回路、最終段の電源比
較切換回路）である。

【００８７】第１段の電源比較切換回路４ａにおいて、
１２ａは互いに異なる大きさの電位を印加する２つの電
源が印加する電位の大きさを比較する電源比較回路、１
３ａは電源比較回路１２ａの比較結果に基づいて、２つ
の電源のうち大きな電位を印加する電源を選択する電源
切換回路である。電源比較回路１２ａにおいて、１４ａ
は比較器、１５ａは第１の抵抗、１６ａは第２の抵抗、
１７ａは第３の抵抗、１８ａは第４の抵抗、１９ａはＶ
ＣＣ２電位を印加する電源に接続された第２の電源入力
端子、２０ａはＶＣＣ１電位を印加する電源に接続され
た第３の電源入力端子、２１ａは接地電位が印加される
第２の接地端子、２２ａは接地電位が印加される第３の
接地端子である。電源切換回路１３ａにおいて、２３ａ
は第２のＰチャネルトランジスタ、２４ａは第３のＰチ
ャネルトランジスタ、２５ａは第４のＰチャネルトラン
ジスタ、２６ａは第５のＰチャネルトランジスタ、２７
ａは第２のＮチャネルトランジスタ、２８ａは第３のＮ
チャネルトランジスタ、２９ａは第３のダイオード、３
０ａは第４のダイオード、３１ａはＮＯＴ回路、３２ａ
はＶＣＣ１電位を印加する電源に接続された第４の電源
入力端子、３３ａはＶＣＣ２電位を印加する電源に接続
された第５の電源入力端子、３４ａはＶＣＣ１電位を印
加する電源に接続された第６の電源入力端子、３５ａは
ＶＣＣ２電位を印加する電源に接続された第７の電源入
力端子、３６ａは接地電位が印加される第４の接地端
子、３７ａは接地電位が印加される第５の接地端子、３
８ａは第１の電源出力端子、３９ａは第２の電源出力端
子である。なお、比較器１４ａおよびＮＯＴ回路３１ａ
の図示していない電源出力端子は第２の電源出力端子３
９ａに接続されている。

【００８８】第２段の電源比較切換回路４ｂにおいて、
１２ｂは互いに異なる大きさの電位を印加する２つの電
源が印加する電位の大きさを比較する電源比較回路、１
３ｂは電源比較回路１２ｂの比較結果に基づいて、２つ
の電源のうち大きな電位を印加する電源を選択する電源
切換回路である。電源比較回路１２ｂにおいて、１４ｂ
は比較器、１５ｂは第１の抵抗、１６ｂは第２の抵抗、
１７ｂは第３の抵抗、１８ｂは第４の抵抗、１９ｂは第
１段の電源比較切換回路４ａの第１の電源出力端子３８
ａに接続された第２の電源入力端子、２０ｂはＶＣＣ５
電位を印加する電源に接続された第３の電源入力端子、
２１ｂは接地電位が印加される第２の接地端子、２２ｂ
は接地電位が印加される第３の接地端子である。電源切
換回路１３ｂにおいて、２３ｂは第２のＰチャネルトラ
ンジスタ、２４ｂは第３のＰチャネルトランジスタ、２
５ｂは第４のＰチャネルトランジスタ、２６ｂは第５の
Ｐチャネルトランジスタ、２７ｂは第２のＮチャネルト
ランジスタ、２８ｂは第３のＮチャネルトランジスタ、
２９ｂは第３のダイオード、３０ｂは第４のダイオー
ド、３１ｂはＮＯＴ回路、３２ｂはＶＣＣ５電位を印加
する電源に接続された第４の電源入力端子、３３ｂは第
１段の電源比較切換回路４ａの第１の電源出力端子３８
ａに接続された第５の電源入力端子、３４ｂはＶＣＣ１
電位を印加する電源に接続された第６の電源入力端子、
３５ｂは第１段の電源比較切換回路４ａの第１の電源出
力端子３８ａに接続された第７の電源入力端子、３６ｂ
は接地電位が印加される第４の接地端子、３７ｂは接地
電位が印加される第５の接地端子、３８ｂは第１の電源
出力端子、３９ｂは第２の電源出力端子である。なお、
比較器１４ｂおよびＮＯＴ回路３１ｂの図示していない
電源出力端子は第２の電源出力端子３９ｂに接続されて
いる。

【００８９】図３に示す回路を実施の形態１の半導体集
積回路に適用する場合、保護回路の第１の電源入力端子
は第２段の電源比較切換回路４ｂの第１の電源出力端子
３８ｂに接続される。

【００９０】図３に示す回路を実施の形態２の半導体集
積回路に適用した場合、保護回路の第１の電源入力端子
は第２段の電源比較切換回路４ｂの第１の電源出力端子
３８ｂに接続され、ＮＡＮＤ回路、ＮＯＲ回路およびＮ
ＯＴ回路の電源入力端子は第２段の電源比較切換回路４
ｂの第２の電源出力端子３９ｂに接続される。

【００９１】なお、図３中には、第１段の電源比較切換
回路４ａの第２の電源入力端子１９ａの電位をＶＣＣ２
と示し、第３の電源入力端子２０ａの電位をＶＣＣ１と
示し、第４の電源入力端子３２ａの電位をＶＣＣ１と示
し、第５の電源入力端子３３ａの電位をＶＣＣ２と示
し、第６の電源入力端子３４ａの電位をＶＣＣ１と示
し、第７の電源入力端子３５ａの電位をＶＣＣ２と示
し、第１の電源出力端子３８ａの電位をＶＣＣ３と示
し、第２の電源出力端子３９ａの電位をＶＣＣ４と示し
ている。また、第２段の電源比較切換回路４ｂの第２の
電源入力端子１９ｂの電位をＶＣＣ３と示し、第３の電
源入力端子２０ｂの電位をＶＣＣ５と示し、第４の電源
入力端子３２ｂの電位をＶＣＣ５と示し、第５の電源入
力端子３３ｂの電位をＶＣＣ３と示し、第６の電源入力
端子３４ｂの電位をＶＣＣ５と示し、第７の電源入力端
子３５ｂの電位をＶＣＣ３と示し、第１の電源出力端子
３８ｂの電位をＶＣＣ６と示し、第２の電源出力端子３
９ｂの電位をＶＣＣ７と示している。

【００９２】次に動作について説明する。第１段の電源
比較切換回路４ａの電源切換回路１３ａでは、ＶＣＣ１
電位を印加する電源およびＶＣＣ２電位を印加する電源
のうち大きな電位を印加する電源が選択される。すなわ
ち、ＶＣＣ２電位がＶＣＣ１電位より高い場合、ＶＣＣ
１電位を印加する電源およびＶＣＣ２電位を印加する電
源のうちＶＣＣ２電位を印加する電源が選択され、第１
の電源出力端子３８ａの電位はＶＣＣ２となる。一方、
ＶＣＣ２電位がＶＣＣ１電位より低い場合、ＶＣＣ１電
位を印加する電源およびＶＣＣ２電位を印加する電源の
うちＶＣＣ１電位を印加する電源が選択され、第１の電
源出力端子３８ａの電位はＶＣＣ１となる。

【００９３】ＶＣＣ２電位がＶＣＣ１電位より高い場合
について説明する。ＶＣＣ２電位がＶＣＣ１電位より高
い場合、第１段の電源比較切換回路４ａの第１の電源出
力端子３８ａの電位はＶＣＣ２となるため、第１段の電
源比較切換回路４ａの第１の電源出力端子３８ａに接続
している第２段の電源比較切換回路４ｂの第２の電源入
力端子１９ｂの電位および第５の電源入力端子３３ｂの
電位はＶＣＣ２となる。従って、第２段の電源比較切換
回路４ｂの電源比較回路１２ｂでは、ＶＣＣ２電位の大
きさと第３の電源入力端子２０ｂが接続している電源が
印加するＶＣＣ５電位の大きさとが比較され、第２段の
電源比較切換回路４ｂの電源比較回路１２ｂでは、ＶＣ
Ｃ２電位を印加する電源およびＶＣＣ５電位を印加する
電源のうち大きな電位を印加する電源が選択される。Ｖ
ＣＣ２電位がＶＣＣ５電位より高い場合、第２段の電源
比較切換回路４ｂの第１の電源出力端子３８ｂの電位は
ＶＣＣ２となるため、第２段の電源比較切換回路４ｂの
第１の電源出力端子３８ｂに接続している保護回路の第
１の電源入力端子の電位はＶＣＣ２となりる。一方、Ｖ
ＣＣ２電位がＶＣＣ５電位より低い場合、第２段の電源
比較切換回路４ｂの第１の電源出力端子３８ｂの電位は
ＶＣＣ５となるため、第２段の電源比較切換回路４ｂの
第１の電源出力端子３８ｂに接続している保護回路の第
１の電源入力端子の電位はＶＣＣ５となる。

【００９４】ＶＣＣ２電位がＶＣＣ１電位より低い場合
について説明する。ＶＣＣ２電位がＶＣＣ１電位より低
い場合、第１段の電源比較切換回路４ａの第１の電源出
力端子３８ａの電位はＶＣＣ１となるため、第１段の電
源比較切換回路４ａの第１の電源出力端子３８ａに接続
している第２段の電源比較切換回路４ｂの第２の電源入
力端子１９ｂの電位および第５の電源入力端子３３ｂの
電位はＶＣＣ１となる。従って、第２段の電源比較切換
回路４ｂの電源比較回路１２ｂでは、ＶＣＣ１電位の大
きさと第３の電源入力端子２０ｂが接続している電源が
印加するＶＣＣ５電位の大きさとが比較され、第２段の
電源比較切換回路４ｂの電源比較回路１２ｂでは、ＶＣ
Ｃ１電位を印加する電源およびＶＣＣ５電位を印加する
電源のうち大きな電位を印加する電源が選択される。Ｖ
ＣＣ１電位がＶＣＣ５電位より高い場合、第２段の電源
比較切換回路４ｂの第１の電源出力端子３８ｂの電位は
ＶＣＣ１となるため、第２段の電源比較切換回路４ｂの
第１の電源出力端子３８ｂに接続している保護回路の第
１の電源入力端子の電位はＶＣＣ１となる。一方、ＶＣ
Ｃ１電位がＶＣＣ５電位より低い場合、第２段の電源比
較切換回路４ｂの第１の電源出力端子３８ｂの電位はＶ
ＣＣ５となるため、第２段の電源比較切換回路４ｂの第
１の電源出力端子３８ｂに接続している保護回路の第１
の電源入力端子の電位はＶＣＣ５となる。

【００９５】このように、第２段の電源比較切換回路４
ｂでは、第１段の電源比較切換回路４ａで選択された電
源が第２段の電源比較切換回路４ｂで比較する２つの電
源のうち一方の電源となる。また、保護回路では、第２
段の電源比較切換回路４ｂで選択された電源が保護回路
の第１の電源入力端子が接続する電源として用いられ
る。

【００９６】以上のように、この実施の形態３によれ
ば、半導体集積回路が備えている３つの電源である、Ｖ
ＣＣ１電位を印加する電源、ＶＣＣ２電位を印加する電
源およびＶＣＣ５電位を印加する電源のうち最も大きな
電位を印加する電源を保護回路の第１の電源入力端子に
接続する電源として用いることができる効果が得られ
る。

【００９７】なお、上記の各実施の形態では、出力端子
にＡ−Ｄ変換器が接続する場合について説明したが、こ
れに限定されることなく、他の周辺機器が接続する場合
であっても本発明を適用することができる。

【００９８】

【発明の効果】以上のように、この発明によれば、互い
に異なる大きさの電位を印加する２つの電源が印加する
電位の大きさを比較する電源比較回路と、電源比較回路
の比較結果に基づいて、２つの電源のうち大きな電位を
印加する電源を選択する電源切換回路とから構成される
電源比較切換回路を備え、電源比較切換回路で選択され
た電源を保護回路の電源入力端子が接続する電源として
用いるように構成したので、互いに異なる大きさの電位
を印加する２つの電源のうち大きな電位を印加する電源
を保護回路の電源入力端子が接続する電源として用いる
ことができ、入力端子から入力することができる信号の
許容範囲が広がるという効果がある。また、２つの電源
のうちの一方の電源からの電位の供給が停止した場合で
も保護回路が動作しなくなることはないので、信頼性が
高いという効果がある。

【００９９】また、この発明によれば、互いに異なる大
きさの電位を印加する３以上の電源のうち２つの電源が
印加する電位の大きさを比較する電源比較回路と、電源
比較回路の比較結果に基づいて、２つの電源のうち大き
な電位を印加する電源を選択する電源切換回路とから構
成される電源比較切換回路を複数段備え、前段の電源比
較切換回路で選択された電源を後段の電源比較切換回路
で比較する２つの電源のうちの一方の電源とし、最終段
の電源比較切換回路で選択された電源を保護回路の電源
入力端子が接続する電源として用いるように構成したの
で、互いに異なる大きさの電位を印加する３以上の電源
のうち最も大きな電位を印加する電源を保護回路の電源
入力端子が接続する電源として用いることができ、入力
端子から入力することができる信号の許容範囲が広がる
という効果がある。

【０１００】さらに、この発明によれば、互いに異なる
大きさの電位を印加する２つの電源が印加する電位の大
きさを比較する電源比較回路と、電源比較回路の比較結
果に基づいて、２つの電源のうち大きな電位を印加する
電源を選択する電源切換回路とから構成される電源比較
切換回路を備え、電源比較切換回路で選択された電源を
保護回路およびポート出力制御回路の電源入力端子が接
続する電源として用いるように構成したので、互いに異
なる大きさの電位を印加する２つの電源のうち大きな電
位を印加する電源を保護回路の電源入力端子が接続する
電源として用いることができ、入出力端子を入力端子と
して用いるとき、入出力端子から入力することができる
信号の許容範囲が広がるという効果がある。また、２つ
の電源のうちの一方の電源からの電位の供給が停止した
場合でも保護回路が動作しなくなることはないので、信
頼性が高いという効果がある。

【０１０１】さらに、この発明によれば、互いに異なる
大きさの電位を印加する３以上の電源のうち２つの電源
が印加する電位の大きさを比較する電源比較回路と、電
源比較回路の比較結果に基づいて、２つの電源のうち大
きな電位を印加する電源を選択する電源切換回路とから
構成される電源比較切換回路を複数段備え、前段の電源
比較切換回路で選択された電源を後段の電源比較切換回
路で比較する２つの電源のうちの一方の電源とし、最終
段の電源比較切換回路で選択された電源を保護回路およ
びポート出力制御回路の電源入力端子が接続する電源と
して用いるように構成したので、互いに異なる大きさの
電位を印加する３以上の電源のうち最も大きな電位を印
加する電源を保護回路の電源入力端子が接続する電源と
して用いることができ、入出力端子を入力端子として用
いるとき、入出力端子から入力することができる信号の
許容範囲が広がるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＣＭＯＳ構造
の保護回路を備えた半導体集積回路の構成を示す回路図
である。

【図２】 この発明の実施の形態２によるＣＭＯＳ構造
の保護回路を備えた半導体集積回路の構成を示す回路図
である。

【図３】 この発明の実施の形態３による電源比較切換
回路が２段組合わさって構成された回路の構成を示す回
路図である。

【図４】 従来例１のＣＭＯＳ構造の保護回路を備えた
半導体集積回路の構成を示す回路図である。

【図５】 従来例２のＣＭＯＳ構造の保護回路を備えた
半導体集積回路の構成を示す回路図である。

【符号の説明】

１ 入力端子、２，５２ 出力端子、３，５３ 保護回
路、４ 電源比較切換回路、４ａ 第１段の電源比較切
換回路（前段の電源比較切換回路）、４ｂ 第２段の電
源比較切換回路（後段の電源比較切換回路、最終段の電
源比較切換回路）、１０ 第１の電源入力端子（電源入
力端子）、１２，１２ａ，１２ｂ 電源比較回路、１
３，１３ａ，１３ｂ 電源切換回路、５１ 入出力端
子、５４ ポート出力制御回路、６０ 第１の電源入力
端子（電源入力端子）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 17/693 Ｈ０１Ｌ 27/06 ３１１Ｃ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部からの信号が入力する入力端子と、
   該入力端子に入力した信号が出力する出力端子と、上記
   入力端子から上記出力端子に到る経路に設けられたＣＭ
   ＯＳ構造の保護回路とを備えた半導体集積回路におい
   て、 互いに異なる大きさの電位を印加する２つの電源が印加
   する電位の大きさを比較する電源比較回路と、該電源比
   較回路の比較結果に基づいて、上記２つの電源のうち大
   きな電位を印加する電源を選択する電源切換回路とから
   構成される電源比較切換回路を備え、 上記電源比較切換回路で選択された電源を上記保護回路
   の電源入力端子が接続する電源として用いることを特徴
   とする半導体集積回路。
2. 【請求項２】 外部からの信号が入力する入力端子と、
   該入力端子に入力した信号が出力する出力端子と、上記
   入力端子から上記出力端子に到る経路に設けられたＣＭ
   ＯＳ構造の保護回路とを備えた半導体集積回路におい
   て、 互いに異なる大きさの電位を印加する３以上の電源のう
   ち２つの電源が印加する電位の大きさを比較する電源比
   較回路と、該電源比較回路の比較結果に基づいて、上記
   ２つの電源のうち大きな電位を印加する電源を選択する
   電源切換回路とから構成される電源比較切換回路を複数
   段備え、 前段の電源比較切換回路で選択された電源を後段の電源
   比較切換回路で比較する２つの電源のうちの一方の電源
   とし、最終段の電源比較切換回路で選択された電源を上
   記保護回路の電源入力端子が接続する電源として用いる
   ことを特徴とする半導体集積回路。
3. 【請求項３】 外部からの信号が入力し、内部からの信
   号が出力する入出力端子と、該入出力端子に入力した信
   号が出力する出力端子と、上記入出力端子から上記出力
   端子に到る経路に設けられたＣＭＯＳ構造の保護回路
   と、上記入出力端子を外部からの信号が入力する入力端
   子として用いるか、内部からの信号が出力する出力端子
   として用いるかを制御するポート出力制御回路とを備え
   た半導体集積回路において、 互いに異なる大きさの電位を印加する２つの電源が印加
   する電位の大きさを比較する電源比較回路と、該電源比
   較回路の比較結果に基づいて、上記２つの電源のうち大
   きな電位を印加する電源を選択する電源切換回路とから
   構成される電源比較切換回路を備え、 上記電源比較切換回路で選択された電源を上記保護回路
   および上記ポート出力制御回路の電源入力端子が接続す
   る電源として用いることを特徴とする半導体集積回路。
4. 【請求項４】 外部からの信号が入力し、内部からの信
   号が出力する入出力端子と、該入出力端子に入力した信
   号が出力する出力端子と、上記入出力端子から上記出力
   端子に到る経路に設けられたＣＭＯＳ構造の保護回路
   と、上記入出力端子を外部からの信号が入力する入力端
   子として用いるか、内部からの信号が出力する出力端子
   として用いるかを制御するポート出力制御回路とを備え
   た半導体集積回路において、 互いに異なる大きさの電位を印加する３以上の電源のう
   ち２つの電源が印加する電位の大きさを比較する電源比
   較回路と、該電源比較回路の比較結果に基づいて、上記
   ２つの電源のうち大きな電位を印加する電源を選択する
   電源切換回路とから構成される電源比較切換回路を複数
   段備え、 前段の電源比較切換回路で選択された電源を後段の電源
   比較切換回路で比較する２つの電源のうちの一方の電源
   とし、最終段の電源比較切換回路で選択された電源を上
   記保護回路および上記ポート出力制御回路の電源入力端
   子が接続する電源として用いることを特徴とする半導体
   集積回路。