KR101122161B1 - 3볼트 어시스트를 갖는 5볼트 허용 집적회로 신호 패드 - Google Patents

3볼트 어시스트를 갖는 5볼트 허용 집적회로 신호 패드 Download PDF

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Abstract

3볼트의 초기 패스트 풀-업을 가지며 출력을 약 3볼트에서 약 5볼트로 풀업시키기 위한 외부 저항을 갖는 오픈 드레인 출력으로서 동작하는 5볼트 허용 집적회로 신호 패드가 개시된다. 초기 패스트(액티브) 풀-업은 로직 0에서 로직 1로 천이할 때 새로운 기술(낮은 동작전압)의 집적회로 출력의 전체 풀-업 시간을 줄이는 액티브 디바이스들로 달성된다. 집적회로 출력 드라이버의 회로들은 집적회로의 동작 전압보다 큰 양의 전압인 신호패드의 전압을 초래하는 과잉 전압 및 누설 전류로부터 내부 동작 회로 노드들을 보호한다.

Description

3볼트 어시스트를 갖는 5볼트 허용 집적회로 신호 패드{FIVE VOLT TOLERANT INTEGRATED CIRCUIT SIGNAL PAD WITH THREE VOLT ASSIST}
본 발명은 집적회로 입/출력들(I/Os)을 위한 레벨 시프팅에 관한 것으로, 특히 3볼트 어시스트를 갖는 5볼트 허용 I/O 신호 패드에 관한 것이다.
집적회로들은 사용되는 제조 프로세스들 및 집적회로의 의도 목적에 따라 서로 다른 동작전압들로 동작할 수 있다. 전형적으로 레거시 집적회로 입/출력들(I/Os)은 약 0 볼트 또는 약 5 볼트(예를 들면, 로직 0 및 로직 1)로 동작한다. 하지만, 전형적으로 새롭고 작은 프로세스 기술의 집적회로들은, 새로운 고회로밀도 제조 프로세스가 3.3 볼트 VDD 이상에서 안전하게 동작할 수 없는 트랜지스터들을 생산하기 때문에 약 0 볼트 또는 약 3 볼트(예를 들면, 약 3.3볼트의 VDD)로 동작한다.
5볼트 레거시 집적회로 디바이스들이 새로운 기술의 3.3 볼트 디바이스들과 인터페이싱할 때, 외부 전압 레벨 시프터들 또는 오픈 드레인 출력들이 사용될 수 있다. 외부 전압 레벨 시프터들은 비용과 복잡성을 더하며, 또한 인쇄회로기판에서 공간을 차지한다. 종래의 오픈 드레인 출력들은 각 오픈 드레인 출력의 고유 회로 용량과 공동으로 풀-업 저항에 의해 제한되는 동작 성능을 갖는다.
따라서, 3볼트의 초기 패스트 풀-업을 가지며 출력을 약 3볼트에서 약 5볼트로 풀업시키기 위한 외부 저항을 갖는 오픈 드레인 출력으로서 동작하는 5볼트 허용 집적회로 출력에 대한 요구가 있다. 약 3 볼트의 초기 패스트(액티브) 풀-업은 로직 0에서 로직 1로 천이할 때 새로운 기술의 집적회로 출력의 전체 풀-업 시간을 줄인다.
본 발명의 일실시예에 따르면, 집적회로는, 집적회로 신호 패드; 상기 집적회로 신호 패드에 연결된 드레인과, 동작 전압에 연결된 게이트를 갖는 제1 NMOS 트랜지스터(142); 접지전원에 연결된 소스와, 상기 제1 NMOS 트랜지스터(142)의 소스에 연결된 드레인을 갖는 제2 NMOS 트랜지스터(128); 상기 집적회로 신호 패드 및 상기 제2 NMOS 트랜지스터(128)의 상기 드레인에 연결된 드레인을 갖는 제1 PMOS 트랜지스터(126); 상기 제1 PMOS 트랜지스터(126)의 소스에 연결된 드레인과, 상기 동작 전압에 연결된 소스를 갖는 제2 PMOS 트랜지스터(124); 상기 집적회로 신호 패드에 연결된 드레인과, 상기 제2 PMOS 트랜지스터(124)의 게이트에 연결된 소스를 갖는 제3 PMOS 트랜지스터(122); 상기 제2 PMOS 트랜지스터(124)의 상기 게이트 및 상기 제3 PMOS 트랜지스터(122)의 상기 소스에 연결된 드레인과, 5볼트 제어 신호에 연결된 소스를 갖는 제4 PMOS 트랜지스터(114); 상기 제2 PMOS 트랜지스터(124)의 상기 게이트 및 상기 제3 PMOS 트랜지스터(122)의 상기 소스에 연결된 드레인과, 상기 동작 전압에 연결된 게이트와, 상기 5볼트 제어 신호에 연결된 소스를 갖는 제3 NMOS 트랜지스터(116); 상기 집적회로 신호 패드에 연결된 소스와, 상기 동작전압에 연결된 게이트를 갖는 제4 NMOS 트랜지스터(120); 및 상기 집적회로 신호 패드에 연결된 소스와, 상기 동작전압에 연결된 게이트를 갖는 제5 PMOS 트랜지스터(118)를 포함하고, 상기 제4 NMOS 트랜지스터(120) 및 상기 제5 PMOS 트랜지스터(118)의 드레인들이 상기 제4 PMOS 트랜지스터(114)의 게이트에 연결되고, 상기 제1 PMOS 트랜지스터(126)의 게이트가 데이터 출력 신호에 연결되고, 상기 제2 NMOS 트랜지스터(128)의 게이트가 데이터 출력 인에이블 신호에 연결되고, 제1 기생 다이오드(132)가 상기 제1 PMOS 트랜지스터(126)의 상기 소스와 상기 드레인 사이에 형성되고, 제2 기생 다이오드(134)가 상기 제2 PMOS 트랜지스터(124)의 상기 소스와 상기 드레인 사이에 형성되고, 상기 5볼트 제어 신호가 로직 1에 있으면 상기 제2 기생 다이오드(134)를 지나는 전류 흐름은 상기 집적회로 신호 패드를 상기 동작전압으로 드라이브시키고 상기 집적회로 신호 패드가 상기 동작 전압보다 큰 양의 전압에 있으면 상기 제2 기생 다이오드(134)는 상기 집적회로 신호 패드에서 상기 동작전압으로의 전류흐름을 막는다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있다.
도 1은 본 발명의 일실시예에 따른 집적회로 I/O 패드(외부 집적회로 I/O 연결부)에 연결된 5볼트 허용 입/출력(I/O) 회로의 회로도이다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.
도 1은 본 발명의 일실시예에 따른 집적회로 I/O 패드(외부 집적회로 I/O 연결부)에 연결된 5볼트 허용 입/출력(I/O) 회로의 회로도이다. 전체적으로 참조부호 (100)으로 나타낸 5 볼트 허용 I/O 회로는 집적회로 외부 연결 I/O 패드(140)에 연결된다. I/O 패드(140)는 5볼트 소스(136)에 연결될 수 있는 풀-업 저항(138)에 연결될 수 있다. I/O 패드(140)는 양방향 동작(예를 들면, 입력 및 출력)이 가능하다.
PMOS(P-channel metal oxide semiconductor) 트랜지스터(126), NMOS(N-channel metal oxide semiconductor) 트랜지스터(142) 및 NMOS(N-channel metal oxide semiconductor) 트랜지스터(128)는 출력 드라이버를 형성한다. PMOS 트랜지스터(126)는 개선된 ESD(electrostatic discharge)와 내전압 보호를 위해 PMOS 트랜지스터(124)의 게이트 산화막보다 두꺼운 게이트 산화막으로 제조될 수 있다. NMOS 트랜지스터(142)는 개선된 ESD와 내전압 보호를 위해 NMOS 트랜지스터(142)의 게이트 산화막보다 두꺼운 게이트 산화막으로 제조될 수 있으며, 여기에 참조로서 포함된 미국특허출원 제11/215,775호 "Output Structure Having ESD and Increased Voltage Withstand Protection By Using Different Thickness Gate Oxides"(2005년 8월 30일 출원)에 보다 상세히 기재되어 있다.
PMOS 트랜지스터(124)는 PMOS 트랜지스터(126) 및 NMOS 트랜지스터(128)와 직렬로 배치되어 있고, I/O 패드(140)에서의 전압이 VDD 보다 크면, 예를 들어 3.3 볼트보다 크면 기생 다이오드(134)는 I/O 패드(140)에서 VDD로의 원치 않는 전류 흐름을 실질적으로 막는다. 5볼트 제어(108)가 로직 1에 있으면, I/O 패드(140)에서 3볼트 어시스트 패스트 풀-업 출력을 인에이블시킬 것이다. 5볼트 제어(108)는 여기에 기재된 로직 회로들과 공동으로 사용되어 원치 않는 누설전류 경로들을 효과적으로 막으면서 5볼트 동작동안 통상의 입/출력 기능을 유지하고, I/O 패드(140)는 3볼트 동작(예를 들면, 5 볼트 제어(108)가 로직 0)동안 출력으로서 작용할 수 있다.
5볼트 제어(108)가 로직 1에 있으면, I/O 패드(140)는 5볼트 허용 입력으로서, 혹은 외부 5볼트 풀-업 저항(138)을 갖는 5볼트 출력으로서 작용한다. 예를 들면, 내부 다이오드(예를 들면, 기생 다이오드(134))를 초기화시켜 VDD로의 풀-업을 어시스트하기 위해, 데이터 출력(110) 및 데이터 출력 인에이블(112)은 로직 1에 있게 되어 PMOS 트랜지스터(126)의 게이트는 로직 1이 될 것이다. 기생 다이오드(134)는 노드(150)를 VDD로 빠르게 드라이브한다. 노드(150)는 PMOS 트랜지스 터(126)의 소스에 연결된다. PMOS 트랜지스터(126)의 게이트가 로직 1에서 로직 0이 되면, 예를 들어 공통 전원(130)과 실질적으로 동 전위가 되면, PMOS 트랜지스터(126) 소스-드레인 경로는 전도성 경로가 되어 I/O 패드(140)를 VDD(예를 들면, 3.3볼트)로 빠르게 풀업시킬 것이다. 그 후, 풀-업 저항(138)은 I/O 패드(140)를 5볼트 소스(136)로 풀업시킬 것이다.
I/O 패드(140)의 전압이 VDD 보다 큰 양의 전압이면, 노드(150)는 (도전 상태인) 기생 다이오드(132)를 통해 I/O 패드(140)의 전압을 따를 것이다. 하지만, 다이오드(134)는 (VDD 보다 큰) I/O 패드(140)에서 내부 VDD로의 어떠한 전류흐름도 실질적으로 막을 것이다. I/O 패드(140)가 VDD+Vtp 보다 큰 양의 전압이 되면, PMOS 트랜지스터(122)는 도전되어 PMOS 트랜지스터(124)의 게이트는 I/O 패드(140)의 전압과 실질적으로 동일한 전압이 될 것이다. 따라서, PMOS 트랜지스터(124)가 완전히 오프되어 어떠한 누설전류도 막게 된다.
노드(150)의 전압은 순방향 바이어스된 다이오드(132)로 인해 I/O 패드(140)의 전압을 실질적으로 따르기 때문에, PMOS 트랜지스터(126)를 통한 누설 전류는 실질적으로 없다. I/O 패드(140)의 전압이 VDD+Vtp 보다 큰 양의 전압이면, PMOS 트랜지스터(118)가 도전되어 PMOS 트랜지스터(114)의 게이트는 I/O 패드(140)의 전압과 실질적으로 동일한 전압이 된다. 5볼트 레벨이 버퍼(102)의 출력에 도달하여 아마도 손상을 일으키는 것을 회피하기 위하여 PMOS 트랜지스터(114)는 완전히 오프 된다.
데이터 출력(110) 및 데이터 출력 인에이블(112)이 로직 1이 되어야 하는 I/O 패드(140)에서의 로직 0에서 VDD로의 초기 패스트 풀-업을 제외하고, 상술한 바와 같이 NMOS 트랜지스터(128)는 5볼트 제어(108)에 의해 언제나 오프되고, PMOS 트랜지스터(124)는 (예를 들면, I/O 패드(140)의 전압이 VDD+VTP 이하이면) 5볼트 제어(108)에 의해 또는 (예를 들면, I/O 패드(140)의 전압이 VDD+VTP 보다 크면) 도전되는 PMOS 트랜지스터(122)에 의해 오프되기 때문에, 데이터 출력(110) 및 데이터 출력 인에이블(112)의 로직 상태는 차이가 없다. 따라서, 노드(150)는 I/O 패드(140)의 전압을 언제나 따를 것이고, PMOS 트랜지스터(126)는 실질적으로 전류 흐름이 없을 것이다. PMOS 트랜지스터(114,118,122,124,126)의 N-웰은 패드(140)의 전압이 VDD 보다 큰 양의 전압일 때 동일한 전압 레벨을 유지하여 이들 트랜지스터의 순방향 바이어스를 회피하기 위해 모두 노드(150)에 연결될 수 있다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims (14)

  1. 집적회로 신호 패드;
    상기 집적회로 신호 패드에 연결된 드레인과, 동작 전압에 연결된 게이트를 갖는 제1 NMOS 트랜지스터(142);
    접지전원에 연결된 소스와, 상기 제1 NMOS 트랜지스터(142)의 소스에 연결된 드레인을 갖는 제2 NMOS 트랜지스터(128);
    상기 집적회로 신호 패드 및 상기 제2 NMOS 트랜지스터(128)의 상기 드레인에 연결된 드레인을 갖는 제1 PMOS 트랜지스터(126);
    상기 제1 PMOS 트랜지스터(126)의 소스에 연결된 드레인과, 상기 동작 전압에 연결된 소스를 갖는 제2 PMOS 트랜지스터(124);
    상기 집적회로 신호 패드에 연결된 드레인과, 상기 제2 PMOS 트랜지스터(124)의 게이트에 연결된 소스를 갖는 제3 PMOS 트랜지스터(122);
    상기 제2 PMOS 트랜지스터(124)의 상기 게이트 및 상기 제3 PMOS 트랜지스터(122)의 상기 소스에 연결된 드레인과, 상기 집적회로 신호 패드(140)의 5볼트 동작을 나타내는 5볼트 제어 신호(108)인 제어 신호에 연결된 소스를 갖는 제4 PMOS 트랜지스터(114);
    상기 제2 PMOS 트랜지스터(124)의 상기 게이트 및 상기 제3 PMOS 트랜지스터(122)의 상기 소스에 연결된 드레인과, 상기 동작 전압에 연결된 게이트와, 상기 제어 신호에 연결된 소스를 갖는 제3 NMOS 트랜지스터(116);
    상기 집적회로 신호 패드에 연결된 소스와, 상기 동작전압에 연결된 게이트를 갖는 제4 NMOS 트랜지스터(120); 및
    상기 집적회로 신호 패드에 연결된 소스와, 상기 동작전압에 연결된 게이트를 갖는 제5 PMOS 트랜지스터(118)를 포함하고,
    상기 제4 NMOS 트랜지스터(120) 및 상기 제5 PMOS 트랜지스터(118)의 드레인들이 상기 제4 PMOS 트랜지스터(114)의 게이트에 연결되고,
    상기 제1 PMOS 트랜지스터(126)의 게이트가 데이터 출력 신호에 연결되고,
    상기 제2 NMOS 트랜지스터(128)의 게이트가 데이터 출력 인에이블 신호에 연결되고,
    제1 기생 다이오드(132)가 상기 제1 PMOS 트랜지스터(126)의 상기 소스와 상기 드레인 사이에 형성되고,
    제2 기생 다이오드(134)가 상기 제2 PMOS 트랜지스터(124)의 상기 소스와 상기 드레인 사이에 형성되고,
    상기 5볼트 제어 신호가 로직 1에 있으면 상기 제2 기생 다이오드(134)를 지나는 전류 흐름은 상기 집적회로 신호 패드를 상기 동작전압으로 구동시키고 상기 집적회로 신호 패드가 상기 동작 전압보다 큰 양의 전압에 있으면 상기 제2 기생 다이오드(134)는 상기 집적회로 신호 패드에서 상기 동작전압으로의 전류흐름을 막는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서,
    상기 데이터 출력 인에이블 신호가 로직 0에 있고 상기 5볼트 제어가 로직 1에 있으면, 상기 집적회로 신호 패드는 입력 패드인 것을 특징으로 하는 집적회로.
  3. 제1항에 있어서,
    상기 데이터 출력 인에이블 신호가 로직 1에 있고 상기 5볼트 제어가 로직 0에 있으면, 상기 집적회로 신호 패드는 출력 패드인 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서,
    상기 데이터 출력 신호가 로직 0에 있고 상기 데이터 출력 인에이블 신호가 로직 1에 있고 상기 5볼트 제어가 로직 0에 있으면, 상기 집적회로 신호 패드는 로직 0에 있는 것을 특징으로 하는 집적회로.
  5. 제1항에 있어서,
    상기 데이터 출력 신호가 로직 1에 있고 상기 데이터 출력 인에이블 신호가 로직 1에 있고 상기 5볼트 제어가 로직 0에 있으면, 상기 집적회로 신호 패드는 로직 1에 있는 것을 특징으로 하는 집적회로.
  6. 제1항에 있어서,
    상기 집적회로 신호 패드 및 상기 동작전압보다 큰 양의 전압에 연결된 풀- 업 저항을 더 포함하는 것을 특징으로 하는 집적회로.
  7. 제6항에 있어서,
    상기 5볼트 제어신호가 로직 1에 있고 상기 데이터 출력 신호가 로직 1에 있고 상기 데이터 출력 인에이블 신호가 로직 1에 있으면, 상기 집적회로 신호 패드는 상기 동작전압 보다 큰 양의 전압에 있는 것을 특징으로 하는 집적회로.
  8. 집적회로 신호 패드(140);
    상기 집적회로 신호 패드(140)에 연결된 드레인과, 동작 전압(VDD)에 연결된 게이트를 갖는 제1 NMOS 트랜지스터(142);
    접지전원(130)에 연결된 소스와, 상기 제1 NMOS 트랜지스터(142)의 소스에 연결된 드레인을 갖는 제2 NMOS 트랜지스터(128);
    상기 집적회로 신호 패드(140) 및 상기 제2 NMOS 트랜지스터(128)의 상기 드레인에 연결된 드레인을 갖는 제1 PMOS 트랜지스터(126);
    상기 제1 PMOS 트랜지스터(126)의 소스에 연결된 드레인과, 상기 동작 전압(VDD)에 연결된 소스를 갖는 제2 PMOS 트랜지스터(124);
    상기 집적회로 신호 패드(140)에 연결된 드레인과, 상기 제2 PMOS 트랜지스터(124)의 게이트에 연결된 소스를 갖는 제3 PMOS 트랜지스터(122);
    상기 제2 PMOS 트랜지스터(124)의 상기 게이트 및 상기 제3 PMOS 트랜지스터(122)의 상기 소스에 연결된 드레인과, 5볼트 제어 신호(108)에 연결된 소스를 갖는 제4 PMOS 트랜지스터(114);
    상기 제2 PMOS 트랜지스터(124)의 상기 게이트 및 상기 제3 PMOS 트랜지스터(122)의 상기 소스에 연결된 드레인과, 상기 동작 전압에 연결된 게이트와, 상기 5볼트 제어 신호(108)에 연결된 소스를 갖는 제3 NMOS 트랜지스터(116);
    상기 집적회로 신호 패드(140)에 연결된 소스와, 상기 동작전압(VDD)에 연결된 게이트를 갖는 제4 NMOS 트랜지스터(120); 및
    상기 집적회로 신호 패드에 연결된 소스와, 상기 동작전압(VDD)에 연결된 게이트를 갖는 제5 PMOS 트랜지스터(118)를 포함하고,
    상기 제4 NMOS 트랜지스터(120) 및 상기 제5 PMOS 트랜지스터(118)의 드레인들이 상기 제4 PMOS 트랜지스터(114)의 게이트에 연결되고,
    상기 제1 PMOS 트랜지스터(126)의 게이트가 데이터 출력 신호(110)에 연결되고,
    상기 제2 NMOS 트랜지스터(128)의 게이트가 데이터 출력 인에이블 신호(112)에 연결되고,
    제1 기생 다이오드(132)가 상기 제1 PMOS 트랜지스터(126)의 상기 소스와 상기 드레인 사이에 형성되고,
    제2 기생 다이오드(134)가 상기 제2 PMOS 트랜지스터(124)의 상기 소스와 상기 드레인 사이에 형성된 집적회로의 동작 방법에 있어서,
    상기 5볼트 제어 신호(108)로 로직 1을 인가하면, 상기 제2 기생 다이오드(134)를 지나는 전류 흐름이 상기 집적회로 신호 패드(140)를 상기 동작전압(VDD)으로 구동시키는 단계; 및
    상기 집적회로 신호 패드(140)에 상기 동작 전압(VDD)보다 큰 양의 전압을 인가하면, 상기 제2 기생 다이오드(134)가 상기 집적회로 신호 패드(140)에서 상기 동작전압(VDD)으로의 전류흐름을 막는 단계를 포함하는 것을 특징으로 하는 집적회로 동작 방법.
  9. 제8항에 있어서,
    상기 데이터 출력 인에이블 신호(112)가 로직 0에 있고 상기 5볼트 제어(108)가 로직 1에 있으면, 상기 집적회로 신호 패드(140)는 입력 패드인 것을 특징으로 하는 집적회로 동작 방법.
  10. 제8항에 있어서,
    상기 데이터 출력 인에이블 신호(112)가 로직 1에 있고 상기 5볼트 제어(108)가 로직 0에 있으면, 상기 집적회로 신호 패드(140)는 출력 패드인 것을 특징으로 하는 집적회로 동작 방법.
  11. 제8항에 있어서,
    상기 데이터 출력 신호(110)가 로직 0에 있고 상기 데이터 출력 인에이블 신호(112)가 로직 1에 있고 상기 5볼트 제어(108)가 로직 0에 있으면, 상기 집적회로 신호 패드(140)는 로직 0에 있는 것을 특징으로 하는 집적회로 동작 방법.
  12. 제8항에 있어서,
    상기 데이터 출력 신호가 로직 1에 있고 상기 데이터 출력 인에이블 신호(112)가 로직 1에 있고 상기 5볼트 제어(108)가 로직 0에 있으면, 상기 집적회로 신호 패드(140)는 로직 1에 있는 것을 특징으로 하는 집적회로 동작 방법.
  13. 제8항에 있어서,
    상기 집적회로 신호 패드(140) 및 상기 동작전압(VDD)보다 큰 양의 전압(136)에 연결된 풀-업 저항(138)을 더 포함하는 것을 특징으로 하는 집적회로 동작 방법.
  14. 제13항에 있어서,
    상기 5볼트 제어신호(108)가 로직 1에 있고 상기 데이터 출력 신호(110)가 로직 1에 있고 상기 데이터 출력 인에이블 신호(112)가 로직 1에 있으면, 상기 집적회로 신호 패드(140)는 상기 동작전압(VDD)보다 큰 양의 전압(136)에 있는 것을 특징으로 하는 집적회로 동작 방법.
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