TWI382664B - 具有３伏特輔助的５伏特容限積體電路信號墊 - Google Patents

具有３伏特輔助的５伏特容限積體電路信號墊 Download PDF

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Description

具有3伏特輔助的5伏特容限積體電路信號墊
本發明係有關用於積體電路輸入/輸出(I/O)之位準偏移，且尤其係有關具有3伏特輔助的5伏特容限I/O信號墊。
由Yach等人於2005年8月30日申請之同在申請中且共同擁有的名為「具有靜電放電(ESD)及藉由使用不同厚度的閘極氧化物增加耐壓保護之輸出結構(Output Structure Having ESD and Increased Voltage Withstand Protection By Using Different Thickness Gate Oxides(修訂))」之美國專利申請案第11/215,775號，為了所有目的，其以引用之方式併入本文中。
取決於積體電路所使用的製造過程及想要的目的，積體電路可用不同的操作電壓運作。傳統積體電路輸入/輸出(I/O)通常以大約零或大約5伏特操作，例如，邏輯0與邏輯1。然而，因為新型之高電路密度製程產生之電晶體不能以超過3.3伏特之VDD 安全地操作，所以較新且較小製程技術之積體電路通常以大約零或大約3伏特操作，例如，大約3.3伏特之VDD 。
當介面連接5伏特傳統積體電路裝置於較新技術之3.3伏特裝置上時，可使用外部電壓位準偏移器或開路汲極輸出。外部電壓位準偏移器增加費用、複雜性且在印刷電路板上佔據空間。傳統的開路汲極輸出具有受拉升電阻器限 制之操作效能，該拉升電阻器與每一開路汲極輸出之固有電路電容相結合。
因此，需要一種5伏特容限積體電路輸出，其具有至3伏特之初始快速拉升，然後連同外部電阻器操作為開路汲極輸出，以用於將輸出自大約3伏特拉升至大約5伏特。當自邏輯0轉變至邏輯1時，至大約3伏特之初始快速(主動)拉升縮短新技術積體電路輸出之總拉升時間。
根據本發明之一具體示範實施例，一種具有耦合於其上且具有較低電壓輔助之較高電壓容限之信號墊及電路的積體電路可包括：積體電路信號墊；第一N通道金屬氧化物半導體(NMOS)電晶體(142)，其具有耦合至積體電路信號墊之汲極及耦合至操作電壓之閘極；第二NMOS電晶體(128)，其具有耦合至共同電源之源極及耦合第一NMOS電晶體(142)之源極的汲極；第一P通道金屬氧化物半導體(PMOS)電晶體(126)，其具有耦合至積體電路信號墊及第二NMOS電晶體(128)之汲極之汲極；第二PMOS電晶體(124)，其具有耦合至第一PMOS電晶體(126)之源極之汲極，且第二PMOS電晶體(124)之源極耦合至操作電壓；第三PMOS電晶體(122)，其具有耦合至積體電路信號墊之汲極及耦合至第二PMOS電晶體(124)之閘極之源極；第四PMOS電晶體(114)，其具有耦合至第二PMOS電晶體(124)之閘極及第三PMOS電晶體(122)之源極之汲極，第四PMOS電晶體(114)具有耦合至5伏特控制信號之源極；第 三NMOS電晶體(116)，其具有耦合至第二PMOS電晶體(124)之閘極及第三PMOS電晶體(122)之源極的汲極，第三NMOS電晶體(116)具有耦合至操作電壓之閘極及耦合至5伏特控制之源極；第四NMOS電晶體(120)，其具有耦合至積體電路信號墊之源極及耦合至操作電壓之閘極；第五PMOS電晶體(118)，其具有耦合至積體電路信號墊之源極及耦合至操作電壓之閘極；第四NMOS電晶體(120)及第五PMOS電晶體(118)之汲極被耦合至第四PMOS電晶體(114)之閘極；第一PMOS電晶體(126)之一閘極被耦合至資料輸出信號；第二NMOS電晶體(128)之閘極被耦合至資料輸出啟用信號；第一寄生二極體(132)，該第一寄生二極體(132)形成於第一PMOS電晶體(126)之源極與汲極之間；及第二寄生二極體(134)，該第二寄生二極體(134)形成於第二PMOS電晶體(124)之源極與汲極之間，其中當5伏特控制信號處於邏輯1時，通過第二寄生二極體(134)之電流驅動積體電路信號墊大體上至操作電壓，且當積體電路信號墊處於比該操作電壓高之正值之電壓時，第二寄生二極體(134)大體上防止電流自積體電路信號墊流至操作電壓。
現參閱圖式，其概略例示具體示範實施例之細節。圖式中相同元件將由相同數字表示，且類似元件將由具有不同小寫字母下標的相同數字表示。
參閱圖1，所描述的係根據本發明之具體示範實施例之耦合至積體電路I/O墊(外部積體電路I/O連接)之5伏特容限 輸入/輸出(I/O)電路之示意圖。5伏特容限I/O電路，通常由數字100表示，被耦合至積體電路外接I/O墊140。I/O墊140可被耦合至拉升電阻器138，該拉升電阻器138亦可被耦合至5伏特電源136。I/O墊140可具有雙向操作，例如，輸入及輸出之能力。
P通道金屬氧化物半導體(PMOS)電晶體126、N通道金屬氧化物半導體(NMOS)電晶體142及N通道金屬氧化物半導體(NMOS)電晶體128形成輸出驅動器。PMOS電晶體126可由比PMOS電晶體124之閘極氧化物更厚之閘極氧化物製造以加強靜電放電(ESD)及耐壓保護。NMOS電晶體142可由比NMOS電晶體128之閘極氧化物更厚之閘極氧化物製造以加強靜電放電(ESD)及耐壓保護，更完全如在由Yach等人於2005年8月30日申請之同在申請中且共同擁有的名為「具有靜電放電(ESD)及藉由使用不同厚度的閘極氧化物增加耐壓保護之輸出結構(Output Structure Having ESD and Increased Voltage Withstand Protection By Using Different Thickness Gate Oxides(修訂))」之美國專利申請案第11/215,775號中所描述，且為了所有目的，其以引用之方式幷入本文中。
PMOS電晶體124被放置成串聯於PMOS電晶體126及NMOS電晶體128，且當其上之電壓大於VDD (例如，大於3.3伏特)時，寄生二極體134大體上防止不需要的電流自I/O墊140流至VDD 。當5伏特控制108處於邏輯1，將使得3伏特輔助快速拉升在I/O墊140之輸出。5伏特控制108可與 文中所描述之邏輯電路結合使用以有效防止不需要的洩漏電流通路，同時在5伏特操作期間維持正規輸入/輸出功能，且在3伏特操作期間I/O墊140作為輸出(例如，5伏特控制108處於邏輯0)。
當5伏特控制108處於邏輯1時，I/O墊140作用為5伏特容限輸入或與外部5伏特拉升電阻器138一起作用為5伏特輸出。例如，為起始內部二極體(例如，寄生二極體134)輔助以拉升至VDD ，資料輸出110及資料輸出啟用112將處於邏輯0，且將促使PMOS電晶體126之閘極處於邏輯1。寄生二極體134快速驅動節點150至VDD 。節點150被耦合至PMOS電晶體126之源極。當PMOS電晶體126之閘極自邏輯1轉變至邏輯0(例如，與共同電源130大體上在相同的電位)時，PMOS電晶體126源極-汲極通道變得導通且將快速拉升I/O墊140至VDD ，例如，3.3伏特。其後，拉升電阻器138將繼續拉升I/O墊140至5伏特電源136。
當在I/O墊140上之電壓之正值高於VDD 時，節點150將通跟隨過寄生二極體132在I/O墊140上之電壓(在導通狀態)。然而，二極體134將大體上防止任何電流自I/O墊140(大於VDD )流動至內部VDD 。一旦I/O墊140變得比VDD +Vtp高之正值，PMOS電晶體122將導通且PMOS電晶體124之閘極將與在I/O墊140上之電壓處於大體上相同的電壓。因此，PMOS電晶體124將被完全關閉，從而防止任何洩漏電流通過。
因為由於二極體132被正向偏壓，在節點150之電壓大體 上沿在I/O墊140上之電壓之路徑，所以大體上沒有洩露電流通過PMOS電晶體126。當在I/O墊140上之電壓之正值高於VDD ＋Vtp時，PMOS電晶體118導通且PMOS電晶體114之閘極處於與在I/O墊140上之電壓大體上相同之電壓。PMOS電晶體114被完全關閉以便避免5伏特位準到達緩衝器102之輸出且可能對其造成之損害。
除在I/O墊140自邏輯0初始快速拉升至VDD ，其要求資料輸出110及資料輸出啟用112處於邏輯1以外，資料輸出110與資料輸出啟用112之邏輯狀態並無差別，因為NMOS電晶體128始終被5伏特控制108關閉，且PMOS電晶體124係由5伏特控制108(例如，當在I/O墊140之電壓小於或等於VDD ＋VTP 時)或由處於導通的PMOS電晶體122(例如，當在I/O墊140之電壓大於VDD ＋VTP 時)關閉，如上所述。因此，節點150將始終係沿在I/O墊140上電壓之路徑，且PMOS電晶體126將大體上沒有電流流過。PMOS電晶體114，118，122，124及126之N井可全部被繫結在節點150上以便在墊140上之電壓之正值高於VDD 時保持相同的電壓位準且避免該等電晶體之正向偏壓。
雖然已圖示、描述本發明之實施例，且藉由參考本發明之示範實施例定義，該等參考並未暗示本發明之限制，且不應推斷該等限制。所揭示之標的能夠具有相當程度的修改、變更及在形式及功能上之相等物，如有關技術中之一般技術者將想到的且具有本發明之利益。本發明之所圖示及所描述之實施例僅為範例，且非本發明之徹底之範疇。
100‧‧‧5伏特容限I/O電路
102‧‧‧緩衝器
108‧‧‧5伏特控制
110‧‧‧資料輸出
112‧‧‧資料輸出啟用
114‧‧‧PMOS電晶體
116‧‧‧第三NMOS電晶體
118‧‧‧第五PMOS電晶體
120‧‧‧第四NMOS電晶體
122‧‧‧第三PMOS電晶體
124‧‧‧第二PMOS電晶體
126‧‧‧第一PMOS電晶體
128‧‧‧第二NMOS電晶體
130‧‧‧共同電源
132‧‧‧第一寄生二極體
134‧‧‧第二寄生二極體
136‧‧‧5伏特電源
138‧‧‧拉升電阻器
140‧‧‧I/O墊
142‧‧‧第一NMOS電晶體
150‧‧‧節點
本發明其中之更全面性之瞭解可藉由結合附圖參閱以下描述獲得，其中：圖1例示根據本發明之一具體的示範實施例之一耦合至一積體電路I/O墊(外部積體電路I/O連接)之5伏特容限輸入/輸出(I/O)電路之示意圖。
雖然本發明可被做各種修改及替換形式，其具體示範實施例已顯示在圖式中且在文中被詳細描述。然而，應瞭解文中描述之具體示範實施例並無意於限制對文中所揭示之特定形式之揭示，相反地，本發明應涵蓋藉由後附請求項所定義之修改及對等物。
100‧‧‧5伏特容限I/O電路
102‧‧‧緩衝器
108‧‧‧5伏特控制
110‧‧‧資料輸出
112‧‧‧資料輸出啟用
114‧‧‧PMOS電晶體
116‧‧‧第三NMOS電晶體
118‧‧‧第五PMOS電晶體
120‧‧‧第四NMOS電晶體
122‧‧‧第三PMOS電晶體
124‧‧‧第二PMOS電晶體
126‧‧‧第一PMOS電晶體
128‧‧‧第二NMOS電晶體
130‧‧‧共同電源
132‧‧‧第一寄生二極體
134‧‧‧第二寄生二極體
136‧‧‧5伏特電源
138‧‧‧拉升電阻器
140‧‧‧I/O墊
142‧‧‧第一NMOS電晶體
150‧‧‧節點

Claims (7)

  1. 一種具有耦合於其上且具有較低電壓輔助之較高電壓容限之一信號墊及電路之積體電路，其包括：一積體電路信號墊；一第一N通道金屬氧化物半導體(NMOS)電晶體(142)，其具有一耦合至該積體電路信號墊之汲極及一耦合至一操作電壓之閘極；一第二NMOS電晶體(128)，其具有一耦合至一共同電源之源極及一耦合該第一NMOS電晶體(142)之一源極的汲極；一第一P通道金屬氧化物半導體(PMOS)電晶體(126)，其具有一耦合至該積體電路信號墊及該第二NMOS電晶體(128)之該汲極之汲極；一第二PMOS電晶體(124)，其具有一耦合至該第一PMOS電晶體(126)之一源極之汲極，且該第二PMOS電晶體(124)之一源極耦合至該操作電壓；一第三PMOS電晶體(122)，其具有一耦合至該積體電路信號墊之汲極及一耦合至該第二PMOS電晶體(124)之一閘極之源極；一第四PMOS電晶體(114)，其具有一耦合至該第二PMOS電晶體(124)之該閘極及該第三PMOS電晶體(122)之該源極之汲極，該第四PMOS電晶體(114)具有一耦合至一5伏特控制信號之源極；一第三NMOS電晶體(116)，其具有一耦合至該第二 PMOS電晶體(124)之該閘極及該第三PMOS電晶體(122)之該源極的汲極，該第三NMOS電晶體(116)具有一耦合至該操作電壓之閘極及一耦合至該5伏特控制之源極；一第四NMOS電晶體(120)，其具有一耦合至該積體電路信號墊之源極及一耦合至該操作電壓之閘極；一第五PMOS電晶體(118)，其具有一耦合至該積體電路信號墊之源極及一耦合至該操作電壓之閘極；該第四NMOS電晶體(120)及該第五PMOS電晶體(118)之汲極被耦合至該第四PMOS電晶體(114)之一閘極；該第一PMOS電晶體(126)之一閘極被耦合至一資料輸出信號；該第二NMOS電晶體(128)之一閘極被耦合至一資料輸出啟用信號；一第一寄生二極體(132)，該第一寄生二極體(132)形成於該第一PMOS電晶體(126)之該源極與該汲極之間；及一第二寄生二極體(134)，該第二寄生二極體(134)形成於該第二PMOS電晶體(124)之該源極與該汲極之間，其中當該5伏特控制信號處於邏輯1時，通過該第二寄生二極體(134)之電流驅動該積體電路信號墊大體上至該操作電壓，且當該積體電路信號墊處於比該操作電壓高之正值之一電壓時，該第二寄生二極體(134)大體上防止電流自該積體電路信號墊至該操作電壓。
  2. 如請求項1之積體電路，其中當該資料輸出啟用信號處於邏輯0且該5伏特控制處於邏輯1時，該積體電路信號 墊係一輸入墊。
  3. 如請求項1之積體電路，其中當該資料輸出啟用信號處於邏輯1且該5伏特控制處於邏輯0時，該積體電路信號墊係一輸出墊。
  4. 如請求項1之積體電路，其中當該資料輸出信號處於邏輯0、該資料輸出啟用信號處於邏輯1且該5伏特控制處於邏輯0時，該積體電路信號墊係處於邏輯0。
  5. 如請求項1之積體電路，其中當該資料輸出信號處於邏輯1、該資料輸出啟用信號處於邏輯1且該5伏特控制處於邏輯0時，該積體電路信號墊係處於邏輯1。
  6. 如請求項1之積體電路，其進一步包括一拉升電阻器，該拉升電阻器耦合至該積體電路信號墊及比該操作電壓高之正值之該電壓。
  7. 如請求項6之積體電路，其中當該5伏特控制信號處於邏輯1、該資料輸出信號處於邏輯1且該資料輸出啟用信號處於邏輯1時，該積體電路信號墊大體上處於比該操作電壓高之正值的該電壓。
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