TWI425768B - 可避免輸出電壓產生壓降之高壓選擇電路 - Google Patents

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可避免輸出電壓產生壓降之高壓選擇電路
本發明係有關於一種高壓選擇電路，尤指一種可避免輸出電壓產生壓降之高壓選擇電路。
請參考第1圖。第1圖為說明先前技術之高壓選擇電路100之示意圖。高壓選擇電路100包含選擇P型金氧半導體(P-channel Metal-Oxide Semiconductor,PMOS)電晶體QPS1 與QPS2 。選擇PMOS電晶體QPS1 包含一源極、一汲極、一閘極，以及一井極(well)。選擇PMOS電晶體QPS1 之源極接收輸入電壓VIN1 ，選擇PMOS電晶體QPS1 之閘極接收輸入電壓VIN2 ，選擇PMOS電晶體QPS1 之井極耦接至選擇PMOS電晶體QPS1 之汲極。選擇PMOS電晶體QPS2 包含一源極、一汲極、一閘極，以及一井極。選擇PMOS電晶體QPS2 之源極接收輸入電壓VIN2 ，選擇PMOS電晶體QPS2 之閘極接收輸入電壓VIN1 ，選擇PMOS電晶體QPS2 之井極耦接至選擇PMOS電晶體QPS2 之汲極，選擇PMOS電晶體QPS1 之汲極耦接至選擇PMOS電晶體QPS1 之汲極，以產生輸出電壓VOUT 。
高壓選擇電路100用來接收輸入電壓VIN1 與VIN2 ，且在輸入電壓VIN1 與VIN2 中，選擇具有較高電位的輸入電壓，以產生輸出電壓VOUT 。舉例而言，假設輸入電壓VIN1 之電位固定，且輸入電壓VIN1 之電位等於電源電壓VDD 之電位(約為3.3伏特)。當輸入電壓VIN2 大約為6~7.5伏特時(也就是說，當輸入電壓VIN2 之電位高於輸入電壓VIN1 時)，選擇PMOS電晶體QPS1 關閉，且選擇PMOS電晶體QPS2 開啟(導通)。因此，此時選擇PMOS電晶體QPS2 之汲極上之電壓之電位等於選擇PMOS電晶體QPS2 之源極上之電壓之電位。如此一來，輸出電壓VOUT 之電位等於輸入電壓VIN2 之電位。換句話說，此時高壓選擇電路100選擇了具有較高電位(6~7.5伏特)之輸入電壓VIN2 作為輸出電壓VOUT 。當輸入電壓VIN2 大約為0伏特時(也就是說，當輸入電壓VIN1 之電位高於輸入電壓VIN2 時)，選擇PMOS電晶體QPS2 關閉，且選擇PMOS電晶體QPS1 開啟。因此，此時選擇PMOS電晶體QPS1 之汲極上之電壓之電位等於選擇PMOS電晶體QPS1 之源極上之電壓之電位。如此一來，輸出電壓VOUT 之電位等於輸入電壓VIN1 之電位。換句話說，此時高壓選擇電路100選擇了具有較高電位(3.3伏特)之輸入電壓VIN1 作為輸出電壓VOUT 。
然而，如第2圖所示，當輸入電壓VIN2 為3.3伏特時(也就是說，當輸入電壓VIN1 之電位等於輸入電壓VIN2 時)，選擇PMOS電晶體QPS1 與QPS2 皆為關閉。此時，選擇PMOS電晶體QPS1 之寄生二極體DPS1 與選擇PMOS電晶體QPS2 之寄生二極體DPS2 開啟，而使得輸出電壓VOUT 之電位等於輸入電壓VIN1 (或VIN2 )減掉寄生二極體DPS1 (或DPS2 )的順向導通電壓(forward voltage)VFW1 (或VFW2 )。舉例而言，若順向導通電壓VFW1 與VFW2 為0.7伏特，則輸出電壓VOUT 為2.6伏特。由於輸入電壓VIN1 與VIN2 皆為3.3伏特，因此高壓選擇電路100理論上應該要產生3.3伏特的輸出電壓VOUT 。然而，此時輸出電壓VOUT 卻為2.6伏特。換句話說，當輸入電壓VIN1 與VIN2 皆為3.3伏特時，先前技術之高壓選擇電路100之輸出電壓VOUT 產生壓降，而使得先前技術之高壓選擇電路100產生錯誤的輸出電壓VOUT 。
更明確地說，當輸入電壓VIN1 與VIN2 之電位相等時，高壓選擇電路100之輸出電壓VOUT (2.6伏特)無法達到所需的電位(3.3伏特)。若此時輸出電壓VOUT (2.6伏特)輸入至如第3圖中耦接於電源電壓VDD (3.3伏特)與地端(0伏特)之反相器101，則反相器101之PMOS電晶體QINVP 與NMOS電晶體QINVN 皆會導通，如此會產生一漏電流ILEAK 從電源電壓VDD 流至地端，而導致浪費電能，甚至損壞電路，造成使用者極大的不便。
本發明提供一種可避免輸出電壓產生壓降之高壓選擇電路。該高壓選擇電路包含一第一選擇P型金氧半導體(P-channel Metal-Oxide Semiconductor,PMOS)電晶體、一第二選擇PMOS電晶體，以及一第一輔助N型金氧半導體(N-channel Metal-Oxide Semiconductor,NMOS)電晶體。該第一選擇PMOS電晶體包含一源極、一汲極，以及一閘極。該第一選擇PMOS電晶體之該源極用來接收一第一輸入電壓。該第二選擇PMOS電晶體包含一源極、一汲極，以及一閘極。該第二選擇PMOS電晶體之該源極用來接收一第二輸入電壓，該第二選擇PMOS電晶體之該汲極耦接至該第一選擇PMOS電晶體之該汲極，該第二選擇PMOS電晶體之該閘極耦接至該第一選擇PMOS電晶體之該源極。該第一輔助NMOS電晶體包含一源極、一汲極，以及一閘極。該第一輔助NMOS電晶體之該源極耦接至該第一選擇PMOS電晶體之該閘極，該第一輔助NMOS電晶體之該汲極用來接收該第二輸入電壓，該第一輔助NMOS電晶體之該閘極用來接收該第一輸入電壓。
請參考第4圖。第4圖為說明根據本發明之第一實施例之高壓選擇電路300之示意圖。高壓選擇電路300包含選擇PMOS電晶體QPS1 與QPS2 ，以及一輔助NMOS電晶體QNA1 。選擇PMOS電晶體QPS1 與QPS2 ，以及輔助NMOS電晶體QNA1 皆包含一源極、一汲極、一閘極，以及一井極。選擇PMOS電晶體QPS1 之源極接收輸入電壓VIN1 ，選擇PMOS電晶體QPS1 之閘極耦接至輔助NMOS電晶體QNA1 之源極，選擇PMOS電晶體QPS1 之汲極耦接至選擇PMOS電晶體QPS2 之汲極，以產生輸出電壓VOUT ，選擇PMOS電晶體QPS1 之井極耦接至選擇PMOS電晶體QPS1 之汲極。選擇PMOS電晶體QPS2 之源極接收輸入電壓VIN2 ，選擇PMOS電晶體QPS2 之閘極接收輸入電壓VIN1 ，選擇PMOS電晶體QPS2 之井極耦接至選擇PMOS電晶體QPS2 之汲極。輔助NMOS電晶體QNA1 之閘極接收輸入電壓VIN1 。輔助NMOS電晶體QNA1 之汲極接收輸入電壓VIN2 。輔助NMOS電晶體QNA1 之井極耦接至地端。
為了方便說明高壓選擇電路300之工作原理，以下假設輸入電壓VIN1 為固定電位且其電位等於電源電壓VDD 之電位(約為3.3伏特)。
當輸入電壓VIN2 之電位高於輸入電壓VIN1 時(舉例而言，輸入電壓VIN2 約為6~7.5伏特)，選擇PMOS電晶體QPS2 開啟。因此，此時選擇PMOS電晶體QPS2 之汲極上之電壓之電位等於選擇PMOS電晶體QPS2 之源極上之電壓之電位。如此，輸出電壓VOUT 之電位等於輸入電壓VIN2 之電位(6~7.5伏特)。也就是說，此時高壓選擇電路300選擇了具有較高電位(6~7.5伏特)之輸入電壓VIN2 作為輸出電壓VOUT 。
當輸入電壓VIN1 之電位高於輸入電壓VIN2 時(舉例而言，輸入電壓VIN2 之大約為0伏特)，選擇PMOS電晶體QPS2 關閉，且輔助NMOS電晶體QNA1 開啟，而使得輔助NMOS電晶體QNA1 將選擇PMOS電晶體QPS1 之閘極電壓VG_PS1 拉至與輸入電壓VIN2 (0伏特)相等。因此，選擇PMOS電晶體QPS1 開啟。此時選擇PMOS電晶體QPS1 之汲極上之電壓之電位等於選擇PMOS電晶體QPS1 之源極上之電壓之電位。如此，輸出電壓VOUT 之電位等於輸入電壓VIN1 之電位(3.3伏特)。也就是說，當輸入電壓VIN1 之電位(3.3伏特)高於輸入電壓VIN2 (0伏特)時，高壓選擇電路300選擇了具有較高電位(3.3伏特)之輸入電壓VIN1 作為輸出電壓VOUT 。
當輸入電壓VIN1 之電位等於輸入電壓VIN2 時(舉例而言，輸入電壓VIN2 之大約為3.3伏特)，輔助NMOS電晶體QNA1 開啟，而使得輔助NMOS電晶體QNA1 將選擇PMOS電晶體QPS1 之閘極電壓VG_PS1 之電位拉至等於輔助NMOS電晶體QNA1 之閘極電壓(VIN1 )減掉輔助NMOS電晶體QNA1 之臨界電壓(threshold voltage)VTH_NA1 (其中NMOS電晶體QNA1 之臨界電壓意指當輔助NMOS電晶體QNA1 之閘極與源極之間的電壓差大於臨界電壓VTH_NA1 時，輔助NMOS電晶體QNA1 即開啟)。由於輔助NMOS電晶體QNA1 之井極耦接至地端，因此輔助NMOS電晶體QNA1 之基板效應(body effect)變得更為顯著，而使輔助NMOS電晶體QNA1 之臨界電壓VTH_NA1 大於選擇PMOS電晶體QPS1 之臨界電壓VTH_PS1 。因此，輸入電壓VIN1 與閘極電壓VG_PS1 (=3.3-VTH_NA1 )之間的電壓差大於選擇PMOS電晶體QPS1 之臨界電壓VTH_PS1 ，而使得選擇PMOS電晶體QPS1 開啟。如此一來，選擇PMOS電晶體QPS1 將選擇PMOS電晶體QPS1 之汲極上之電壓之電位拉至與選擇PMOS電晶體QPS1 之源極上之電壓之電位相等。也就是說，此時輸出電壓VOUT 之電位等於輸入電壓VIN1 。因此相較於先前技術之高壓選擇電路100，當輸入電壓VIN1 之電位等於輸入電壓VIN2 時，高壓選擇電路300藉由輔助NMOS電晶體QNA1 降低選擇PMOS電晶體QPS1 之閘極電壓VG_PS1 ，以開啟選擇PMOS電晶體QPS1 。如此，高壓選擇電路300可避免輸出電壓VOUT 產生壓降，而正確地產生電位為3.3伏特的輸出電壓VOUT 。
請參考第5圖。第5圖為說明根據本發明之第二實施例之高壓選擇電路400之示意圖。相較於高壓選擇電路300，高壓選擇電路400另包含一輔助PMOS電晶體QPA1 。輔助PMOS電晶體QPA1 包含一源極、一汲極、一閘極，以及一井極。輔助PMOS電晶體QPA1 之源極接收輸入電壓VIN2 ，輔助PMOS電晶體QPA1 之閘極接收輸入電壓VIN1 ，輔助PMOS電晶體QPA1 之汲極耦接至選擇PMOS電晶體QPS1 之閘極，輔助PMOS電晶體QPA1 之井極耦接至輔助PMOS電晶體QPA1 之源極(換句話說，如第5圖所示，輔助PMOS電晶體QPA1 之井極接收輸入電壓VIN2 )。
在第4圖所示之高壓選擇電路300中，當輸入電壓VIN2 之電位高於輸入電壓VIN1 時(舉例而言，輸入電壓VIN2 約為6~7.5伏特)，輔助NMOS電晶體QNA1 將閘極電壓VG_PS1 之電位拉至等於輔助NMOS電晶體QNA1 之閘極電壓(VIN1 )減掉輔助NMOS電晶體QNA1 之臨界電壓VTH_NA1 。因此，此時選擇PMOS電晶體QPS1 開啟。如此，由於選擇PMOS電晶體QPS1 與QPS2 同時開啟，因此如第6圖所示，高壓選擇電路300中會產生從輸入電壓VIN2 流至輸入電壓VIN1 的漏電流ILEAK 。然而，在高壓選擇電路400中，當輸入電壓VIN2 之電位(6~7.5伏特)高於輸入電壓VIN1 (3.3伏特)時，輔助PMOS電晶體QPA1 開啟，且輔助PMOS電晶體QPA1 將閘極電壓VG_PS1 之電位拉至與輸入電壓VIN2 相等。如此一來，可確保選擇PMOS電晶體QPS1 關閉，以避免產生漏電流ILEAK 。
請參考第7圖。第7圖為說明根據本發明之第三實施例之高壓選擇電路600之示意圖。相較於高壓選擇電路400，高壓選擇電路600另包含輔助NMOS電晶體QNA2 。輔助NMOS電晶體QNA2 包含一源極、一汲極、一閘極，以及一井極。輔助NMOS電晶體QNA2 之源極耦接至選擇PMOS電晶體QPS2 之閘極，輔助NMOS電晶體QNA2 之閘極接收輸入電壓VIN2 ，輔助NMOS電晶體QNA2 之汲極接收輸入電壓VIN1 ，輔助NMOS電晶體QNA2 之井極耦接至地端，以強化輔助NMOS電晶體QNA2 之基板效應，來使輔助NMOS電晶體QNA2 之臨界電壓VTH_NA2 大於選擇PMOS電晶體QPS2 之臨界電壓VTH_PS2 。如此，當輸入電壓VIN1 之電位與輸入電壓VIN2 相等時，輔助NMOS電晶體QNA2 可控制選擇PMOS電晶體QPS2 之閘極電壓VG_PS2 降低至可讓選擇PMOS電晶體QPS2 開啟的程度。換句話說，相較於高壓選擇電路400，在高壓選擇電路600中，當輸入電壓VIN1 之電位與輸入電壓VIN2 相等時，選擇PMOS電晶體QPS1 與QPS2 皆會開啟，因此可增加輸出電壓VOUT 上升至所需電位(3.3伏特)的速度，而減少高壓選擇電路600所需的反應時間。
請參考第8圖。第8圖為說明根據本發明之第四實施例之高壓選擇電路700之示意圖。相較於高壓選擇電路600，高壓選擇電路700另包含輔助PMOS電晶體QPA2 。輔助PMOS電晶體QPA2 包含一源極、一汲極、一閘極，以及一井極。輔助PMOS電晶體QPA2 之源極接收輸入電壓VIN1 ，輔助PMOS電晶體QPA2 之閘極接收輸入電壓VIN2 ，輔助PMOS電晶體QPA2 之汲極耦接至選擇PMOS電晶體QPS2 之閘極，輔助PMOS電晶體QPA2 之井極耦接至選擇PMOS電晶體QPS1 之源極(換句話說，如第8圖所示，輔助PMOS電晶體QPA2 之井極接收輸入電壓VIN1 )。在第7圖之高壓選擇電路600中，若輸入電壓VIN1 為6~7.5伏特且輸入電壓VIN2 為3.3伏特，輔助NMOS電晶體QNA2 開啟選擇PMOS電晶體QPS2 。此時選擇PMOS電晶體QPS2 與QPS1 同時開啟，因此造成高壓選擇電路600中產生從輸入電壓VIN1 流至輸入電壓VIN2 之漏電流ILEAK 。然而，在高壓選擇電路700中，當輸入電壓VIN1 為6~7.5伏特且輸入電壓VIN2 為3.3伏特時，輔助PMOS電晶體QPA2 開啟，因此輔助PMOS電晶體QPA2 將選擇PMOS電晶體QPS2 之閘極電壓VG_PS2 拉至6~7.5伏特。如此，可關閉選擇PMOS電晶體QPS2 ，以防止從輸入電壓VIN1 流至輸入電壓VIN2 之漏電流ILEAK 。換句話說，無論輸入電壓VIN1 之電位高於、等於，或低於輸入電壓VIN2 ，高壓選擇電路700皆可正確地產生輸出電壓VOUT 且同時防止漏電流ILEAK 。
本發明所提供之高壓選擇電路可應用至許多方面。舉例而言，高壓選擇電路所提供之輸出電壓可用來作為一外部負載的電源電壓。此外，本發明之高壓選擇電路可應用至記憶模組。請參考第9圖。第9圖為說明根據本發明之實施例之記憶模組800之示意圖。記憶模組800包含一高壓選擇電路810、一記憶單元820，以及一記憶控制電路830。高壓選擇電路810之結構與工作原理與高壓選擇電路300、400、600，和700類似，故不再贅述。
記憶單元820根據高壓選擇電路810之輸出電壓VOUT ，進入一寫入模式(program mode)或一讀取模式(read mode)。舉例而言，當輸出電壓VOUT 為3.3伏特時，記憶單元820操作於讀取模式，此時記憶單元820不可被寫入資料。當輸出電壓VOUT 為6~7.5伏特時，記憶單元820操作於寫入模式，此時記憶單元820可被寫入資料。如此，記憶控制電路830根據高壓選擇電路810之輸出電壓VOUT ，控制高壓選擇電路810之輸入電壓VIN1 與VIN2 之電位，以控制記憶單元820進入讀取模式或寫入模式。
綜上所述，本發明所提供之高壓選擇電路於第一輸入電壓與第二輸入電壓之電位相等時，藉由輔助NMOS電晶體開啟對應的選擇PMOS電晶體，以避免輸出電壓產生壓降。此外，當第一輸入電壓與第二輸入電壓其中之一具有較高的電位時，本發明之高壓選擇電路藉由輔助PMOS電晶體關閉高壓選擇電路中對應的選擇PMOS電晶體，以避免產生漏電流，來防止電路受損與不必要的能源消耗，而帶給使用者更大的便利。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、300、400、600、700、810．．．高壓選擇電路
101．．．反相器
800．．．記憶模組
820．．．記憶單元
830．．．記憶控制電路
DPS1 、DPS2 ‧‧‧寄生二極體
ILEAK ‧‧‧漏電流
QNA1 、QNA2 、QINVN ‧‧‧NMOS電晶體
QPS1 、QPS2 、QINVP 、 QPA1 、QPA2 ‧‧‧PMOS電晶體
VDD ‧‧‧電源電壓
VG_PS1 、VG_PS2 ‧‧‧閘極電壓
VIN1 、VIN2 ‧‧‧輸入電壓
VOUT ‧‧‧輸出電壓
第1圖為說明先前技術之高壓選擇電路之示意圖。
第2圖為說明先前技術之高壓選擇電路產生不正確的輸出電壓之示意圖。
第3圖為說明先前技術之高壓選擇電路之輸出電壓輸入至一反相器之示意圖。
第4圖為說明根據本發明之第一實施例之高壓選擇電路之示意圖。
第5圖為說明根據本發明之第二實施例之高壓選擇電路之示意圖。
第6圖為說明第4圖之高壓選擇電路產生漏電流之示意圖。
第7圖為說明根據本發明之第三實施例之高壓選擇電路之示意圖。
第8圖為說明根據本發明之第四實施例之高壓選擇電路之示意圖。
第9圖為說明根據本發明之實施例之記憶模組之示意圖。
300．．．高壓選擇電路
QNA1 ．．．NMOS電晶體
QPS1 、QPS2 ．．．PMOS電晶體
VDD ．．．電源電壓
VG_PS1 、VG_PS2 ．．．閘極電壓
VIN1 、VIN2 ．．．輸入電壓
VOUT ．．．輸出電壓

Claims (13)

  1. 一種可避免輸出電壓產生壓降之高壓選擇電路，包含：一第一選擇P型金氧半導體(P-channel Metal-Oxide Semiconductor,PMOS)電晶體，包含：一源極，用來接收一第一輸入電壓；一汲極；以及一閘極；一第二選擇PMOS電晶體，包含：一源極，用來接收一第二輸入電壓；一汲極，耦接至該第一選擇PMOS電晶體之該汲極；以及一閘極，耦接至該第一選擇PMOS電晶體之該源極；以及一第一輔助N型金氧半導體(N-channel Metal-Oxide Semiconductor,NMOS)電晶體，包含：一源極，耦接至該第一選擇PMOS電晶體之該閘極；一汲極，用來接收該第二輸入電壓；以及一閘極，用來接收該第一輸入電壓。
  2. 如請求項1所述之高壓選擇電路，其中該第一選擇PMOS電晶體之臨界電壓小於該第一輔助NMOS電晶體之臨界電壓。
  3. 如請求項1所述之高壓選擇電路，其中該第一選擇PMOS電晶體另包含一井極(well)耦接至該第一選擇PMOS電晶體之該汲極；該第二選擇PMOS電晶體另包含一井極耦接至該第二選擇PMOS電晶體之該汲極；且該第一輔助NMOS電晶體另包含一井極耦接至地端。
  4. 如請求項1所述之高壓選擇電路，其中該第一輸入電壓具有一固定電位。
  5. 如請求項4所述之高壓選擇電路，其中該第一輸入電壓實質上為3.3伏特，該第二輸入電壓實質上為0伏、3.3V，或6~7.5V。
  6. 如請求項1所述之高壓選擇電路，另包含：一第一輔助PMOS電晶體，包含：一源極，用來接收該第二輸入電壓；一汲極，耦接至該第一選擇PMOS電晶體之該閘極；以及一閘極，用來接收該第一輸入電壓。
  7. 如請求項6所述之高壓選擇電路，其中該第一輔助PMOS電晶體另包含一井極耦接至該第一輔助PMOS電晶體之該源極。
  8. 如請求項6所述之高壓選擇電路，另包含： 一第二輔助NMOS電晶體，包含：一源極，耦接至該第二選擇PMOS電晶體之該閘極；一汲極，用來接收該第一輸入電壓；以及一閘極，用來接收該第二輸入電壓。
  9. 如請求項8所述之高壓選擇電路，其中該第二選擇PMOS電晶體之臨界電壓小於該第二輔助NMOS電晶體之臨界電壓。
  10. 如請求項8所述之高壓選擇電路，其中該第二輔助NMOS電晶體另包含一井極耦接至地端。
  11. 如請求項8所述之高壓選擇電路，另包含：一第二輔助PMOS電晶體，包含：一源極，用來接收該第一輸入電壓；一汲極，耦接至該第二選擇PMOS電晶體之該閘極；以及一閘極，用來接收該第二輸入電壓。
  12. 如請求項11所述之高壓選擇電路，其中該第二輔助PMOS電晶體另包含一井極耦接至該第二輔助PMOS電晶體之該源極。
  13. 一種可避免輸出電壓產生壓降之記憶模組，包含：如請求項1所述之高壓選擇電路； 一記憶單元，用來根據該高壓選擇電路之一輸出電壓，進入一寫入模式或一讀取模式；以及一記憶控制電路，用來根據該高壓選擇電路之該輸出電壓，控制該第一輸入電壓之電位與該第二輸入電壓之電位，以控制該記憶單元。
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