TWI416870B - 可追蹤較高供應電壓且並不造成壓降之電源開關電路 - Google Patents

可追蹤較高供應電壓且並不造成壓降之電源開關電路 Download PDF

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Description

可追蹤較高供應電壓且並不造成壓降之電源開關電路
本發明係有關於一種可追蹤較高供應電壓(trace high)之電源開關電路，更明確的說，係有關於一種可追蹤較高供應電壓且並不造成壓降之電源開關電路，以避免產生接面漏電流(junction leakage)並確保電源開關電路之驅動能力。
請參考第1圖。第1圖係為先前技術之電壓選擇電路10之示意圖。先前技術之電壓選擇電路10包含一第一P型金氧半導體(P-type Metal Oxide Semiconductor,PMOS)電晶體11及一第二PMOS電晶體12。第一PMOS電晶體11之源極耦接至一電源電壓VDD及一第二PMOS電晶體12之閘極；第二PMOS電晶體12之源極耦接至一編程電壓VPP及第一PMOS電晶體11之閘極。第一及第二PMOS電晶體11、12之基板(body)分別耦接至第一及第二PMOS電晶體11、12之汲極。第一PMOS電晶體11之汲極耦接至第二PMOS電晶體12之汲極，用來產生一輸出電壓VPPI。當電壓選擇電路10實際應用於如記憶體等裝置時，電源電壓VDD為一固定電壓如3.3伏特(V)，而編程電壓VPP為一可調變電壓，通常約為0V、3.3V或6.5V，視記憶體之運作模式(如讀取或寫入等)而改變。
請同時參考第1圖及第2圖。第2圖係為先前技術之電壓選擇電路10在不同電位之電源電壓VDD及編程電壓VPP時所產生之輸出電壓VPPI之示意表。如第2圖所示，當電源電壓VDD為3.3V而編程電壓VPP為0V時，第一PMOS電晶體11導通，以使輸出電壓VPPI之電位等同於電源電壓VDD即3.3V。當電源電壓VDD為3.3V而編程電壓VPP為6.5V時，第二PMOS電晶體12導通，以使輸出電壓VPPI之電位等同於編程電壓VPP即6.5V。因此，電壓選擇電路10能追蹤/選擇電源電壓VDD及編程電壓VPP中較高電位者。然而，在某些情況下，先前技術之電壓選擇電路10並無法正確地在電源電壓VDD及編程電壓VPP中選擇出較高電位者。舉例來說，當電源電壓VDD及編程電壓VPP皆為3.3V時，第一及第二PMOS電晶體11、12關閉，電流係流經第一及第二PMOS電晶體11、12中源極及基板之接面。因此，輸出電壓VPPI等同於(3.3V-VTP )，其中VTP 為第一及第二PMOS電晶體11、12之臨界電壓。電晶體之臨界電壓通常為0.7V，因此當電源電壓VDD及編程電壓VPP皆為3.3V時，輸出電壓VPPI等同於(3.3V-0.7V)=2.6V。另外，當編程電壓VPP為浮接(floating)時，編程電壓VPP可為任一電位(如0V、3.3V或6.5V)，但往往偏低，因此編程電壓VPP為浮接時通常低於3.3V。換言之，當電源電壓VDD為3.3V及編程電壓VPP為浮接(通常低於3.3V)時，第一PMOS電晶體11導通，因此輸出電壓VPPI之電位等同於電源電壓VDD即3.3V。
當電源電壓VDD大約等於編程電壓VPP(例如3.3V)時，電壓選擇電路10無法正確追蹤較高供應電壓，故電源電壓VDD至地端VSS之間極有可能因第一及/或第二PMOS電晶體11、12中PNP接面之寄生接合作用(parasitic PNP junction)而產生漏電流。另外，當電壓選擇電路10係用來開啟/導通一開關時，電壓選擇電路10之輸出電壓VPPI，如(3.3V-VTP )，可能不足以完全開啟/導通該開關而造成漏電流；尤其是當該開關亦為一電晶體時，更是有可能產生漏電流。
本發明揭露一種電源開關電路。該電源開關電路包含一電壓選擇電路、一控制電路及一傳導電路。該電壓選擇電路包含一第一PMOS電晶體及一第二PMOS電晶體。該第一PMOS電晶體包含一源極耦接至一第一電壓源，一閘極耦接至一第二電壓源，一汲極以及一基板耦接至該汲極。該第二PMOS電晶體包含一源極耦接至該第二電壓源，一閘極耦接至該第一電壓源，一汲極耦接至該第一PMOS電晶體之汲極，以及一基板耦接至該第二PMOS電晶體之汲極。該控制電路包含一輸入端耦接至該第二電壓源。該傳導電路耦接至該電壓選擇電路以及該控制電路之輸出端。
本發明另揭露一種電源開關電路。該電源開關電路包含一電壓選擇電路、一控制電路及一傳導電路。該電壓選擇電路包含一第一PMOS電晶體及一第二PMOS電晶體。該第一PMOS電晶體包含一源極耦接至一第一電壓源，一閘極耦接至一第二電壓源，一汲極以及一基板耦接至該第一PMOS電晶體之汲極。該第二PMOS電晶體包含一源極耦接至該第二電壓源，一閘極耦接至該第一電壓源，一汲極耦接至該第一PMOS電晶體之汲極，以及一基板耦接至該第二PMOS電晶體之汲極。該控制電路包含一輸入端耦接至該第二電壓源。該傳導電路耦接至該電壓選擇電路，包含一附屬PMOS電晶體，該附屬PMOS電晶體包含一源極耦接至該第二電壓源，一閘極耦接至該控制電路之輸出端，一汲極耦接至該第一PMOS電晶體之汲極，以及一基板耦接至該附屬PMOS電晶體之汲極。
本發明目的之一為提供一可追蹤較高供應電壓且當電源電壓大約等同於編程電壓時，不造成臨界電壓壓降之電源開關電路，以避免產生接面漏電流(junction leakage)，同時確保電源開關電路之驅動能力。
請參考第3圖。第3圖係為本發明之電源開關電路20之第一實施例之示意圖。電源開關電路20包含一電壓選擇電路21，一輔助PMOS電晶體22以及一控制電路23。電壓選擇電路21包含一第一PMOS電晶體211、一第二PMOS電晶體212以及一輸出電壓VPPI。電壓選擇電路21之架構及運作原理相同於電壓選擇電路10，於此不贅述。於本實施例中，控制電路23可由一反相器所實現。輔助PMOS電晶體22係作為電壓選擇電路21及控制電路23之間之一傳導電路。輔助PMOS電晶體22之源極同時耦接於第一PMOS電晶體211之閘極、第二PMOS電晶體212之源極、編程電壓VPP及控制電路23之輸入端。輔助PMOS電晶體22之基板同時耦接於第二PMOS電晶體212之基板及汲極(第二PMOS電晶體212之汲極耦接於輸出電壓VPPI)，以及輔助PMOS電晶體22之汲極。輔助PMOS電晶體22之閘極耦接於控制電路23之一輸出端ZEN。
請同時參考第3圖及第4圖。第4圖係為第3圖之電源開關電路20在不同電位之電源電壓VDD及編程電壓VPP時所產生之輸出電壓VPPI之示意表。當電源電壓VDD為3.3V而編程電壓VPP為0V時，第一PMOS電晶體211導通，以使輸出電壓VPPI之電位約等同於電源電壓VDD即3.3V。控制電路23之輸入端耦接於編程電壓VPP(0V)，以將編程電壓VPP反相並於輸出端ZEN輸出3.3V，而3.3V並不會導通輔助PMOS電晶體22。當電源電壓VDD為3.3V而編程電壓VPP為6.5V時，第二PMOS電晶體212導通。控制電路23將編程電壓VPP反相並於輸出端ZEN輸出0V，輔助PMOS電晶體22導通。由於第二PMOS電晶體212及輔助PMOS電晶體22之源極皆耦接於編程電壓VPP，輸出電壓VPPI之電位等同於編程電壓VPP即6.5V。當電源電壓VDD及編程電壓VPP皆為3.3V時，第一及第二PMOS電晶體211、212皆未導通。控制電路23將編程電壓VPP反相並於輸出端ZEN輸出0V，輔助PMOS電晶體22對應導通。由於編程電壓VPP之電流係流經輔助PMOS電晶體22而並未流經第一及第二PMOS電晶體211、212之接面，如此便可避免因第一及第二PMOS電晶體211、212之臨界電壓所造成之壓降。換言之，當電源電壓VDD及編程電壓VPP皆為3.3V時，輸出電壓VPPI並不會是(3.3V-VTP )，而是3.3V。
然而，當編程電壓VPP為浮接時，控制電路23之輸出端ZEN之電位為未知，所以也無法判斷輸出電壓VPPI。因此，電源開關電路20可追蹤電源電壓VDD及編程電壓VPP中之較高電位者，並在電源電壓VDD及編程電壓VPP大約具有相同電位時避免臨界電壓所造成壓降，並輸出編程電壓VPP；但當編程電壓VPP為浮接時，電源開關電路20無法判斷輸出電壓VPPI之電位。
請參考第5圖。第5圖係為本發明之電源開關電路30之第二實施例之示意圖。電源開關電路30包含一電壓選擇電路31，一輔助PMOS電晶體32以及一控制電路33。電壓選擇電路31包含一第一PMOS電晶體311、一第二PMOS電晶體312以及一輸出電壓VPPI。電壓選擇電路31及輔助PMOS電晶體32之架構及運作原理相同於電壓選擇電路21及輔助PMOS電晶體22，於此不贅述。於本實施例中，控制電路33包含一第一反相器331以及一第二反相器332。第一反相器331之輸入端同時耦接於輔助PMOS電晶體32以及第二PMOS電晶體312之源極、編程電壓VPP以及第一PMOS電晶體311之閘極。第一反相器331之輸出端耦接於控制電路33之輸出端ZEN。第二反相器332之輸出端耦接於第一反相器331之輸入端。如第5圖所示，包含第一反相器331以及第二反相器332之控制電路33係為一栓鎖電路(latch)架構。
請同時參考第5圖及第6圖。第6圖係為第5圖之電源開關電路30在不同電位之電源電壓VDD及編程電壓VPP時所產生之輸出電壓VPPI之示意表。當電源電壓VDD為3.3V而編程電壓VPP為0V時，第一PMOS電晶體311導通，以使輸出電壓VPPI之電位大約等同於電源電壓VDD即3.3V。控制電路33之輸入端耦接於編程電壓VPP，以將編程電壓VPP反相並於輸出端ZEN輸出3.3V，而3.3V並不會導通輔助PMOS電晶體32。當電源電壓VDD為3.3V而編程電壓VPP為6.5V時，第二PMOS電晶體312導通。控制電路33亦將編程電壓VPP反相並於輸出端ZEN輸出0V，以導通輔助PMOS電晶體32。由於第二PMOS電晶體312及輔助PMOS電晶體32之源極皆耦接於編程電壓VPP，編程電壓VPP之電位即等同於輸出電壓VPPI之電位，也就是6.5V。當電源電壓VDD及編程電壓VPP皆為3.3V時，控制電路33之第一反相器331將編程電壓VPP反相並於輸出端ZEN輸出0V，而對應導通輔助PMOS電晶體32。當輔助PMOS電晶體32導通時，輸出電壓VPPI之電位等同於編程電壓VPP即3.3V。由於編程電壓VPP之電流係流經輔助PMOS電晶體32而並未流經第一及第二PMOS電晶體311、312之接面，如此便可避免因第一及第二PMOS電晶體311、312之臨界電壓所造成之壓降。換言之，當電源電壓VDD及編程電壓VPP皆為3.3V時，輸出電壓VPPI並不會是(3.3V-VTP )，而是3.3V。
如上述，包含第一反相器331以及第二反相器332之控制電路33之架構相似於一栓鎖電路。更進一步地說，該栓鎖電路架構中，控制電路33之輸入端(也就是第一反相器331之輸入端)偏向一低準位狀態(如一低電位)，而控制電路33之輸出端ZEN偏向一高準位狀態(如一高電位)，意即控制電路33將其輸入端之電位拉至一低電位，以將輸出端ZEN之電位鉗至電源電壓VDD之電位(如3.3V)。因此，當編程電壓VPP為浮接時，控制電路33將編程電壓VPP之電位逐漸拉低至足以導通第一PMOS電晶體311。當第一PMOS電晶體311導通時，輸出電壓VPPI之電位等同於電源電壓VDD，意即於本實施例中，輸出電壓VPPI約為3.3V。
換言之，當編程電壓VPP具有驅動能力時，例如當編程電壓VPP不是浮接時，電源開關電路30可在不造成壓降的情況下追蹤電源電壓VDD及編程電壓VPP中具有較高電位者。當編程電壓VPP並不具備驅動能力時，例如當編程電壓VPP為浮接時，電源開關電路30中控制電路33之輸出端ZEN偏向一高準位狀態，控制電路33將輸出端ZEN之電位鉗至電源電壓VDD之電位。
請參考第7圖。第7圖係為第6圖之電源開關電路30之控制電路33之示意圖。如第7圖所示，控制電路33之第一反相器331包含一第三PMOS電晶體3311及一第一N型金氧半導體(N-channel Metal Oxide Semiconductor,NMOS)電晶體3312。第三PMOS電晶體3311及第一NMOS電晶體3312之閘極耦接於控制電路33之輸入端。控制電路33之第二反相器332包含一第四PMOS電晶體3321及一第二NMOS電晶體3322。第四PMOS電晶體3321及第二NMOS電晶體3322之閘極耦接於控制電路33之輸出端ZEN。第三PMOS電晶體3311及第四PMOS電晶體3321之源極耦接於第一PMOS電晶體311之汲極(等同於輸出電壓VPPI)。第三PMOS電晶體3311之汲極同時耦接至第一NMOS電晶體3312之汲極以及控制電路33之輸出端ZEN。第一及第二NMOS電晶體3312、3322之源極耦接至一地端(ground)。第四PMOS電晶體3321之汲極耦接至第二NMOS電晶體3322之汲極以及控制電路33之輸入端。第三及第四PMOS電晶體3311、3321之基板皆耦接於第一PMOS電晶體311之汲極(等同於輸出電壓VPPI)。在第一反相器331中，第三PMOS電晶體3311具有較強之驅動能力，而在第二反相器332，第二NMOS電晶體3322具有較強之驅動能力，因此控制電路33之輸入端偏向一低準位狀態，而控制電路33之輸出端ZEN偏向一高準位狀態。此外，控制電路33之栓鎖電路架構並不限於利用反相器，亦可為NAND邏輯閘等其它方式所實現。
綜上所述，本發明之電源開關電路包含一電壓選擇電路，一輔助電晶體以及一控制電路。控制電路可包含一反相器，又或著可包含一第一反相器以及一第二反相器所形成之栓鎖電路架構。電源開關電路可追蹤/選擇較高之供應電壓，且在不造成壓降的情況下輸出該較高之供應電壓，以避免接面漏電流並確保電源開關電路之驅動能力。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、21．．．電壓選擇電路
11、211、311．．．第一PMOS電晶體
12、212、312．．．第二PMOS電晶體
20、30．．．電源開關電路
21、31．．．電壓選擇電路
22、32．．．輔助PMOS電晶體
23、33．．．控制電路
VPPI．．．輸出電壓
ZEN．．．輸出端
VDD．．．電源電壓
VPP．．．編程電壓
331．．．第一反相器
332．．．第二反相器
3311．．．第三PMOS電晶體
3312．．．第一NMOS電晶體
3321．．．第四PMOS電晶體
3322．．．第二NMOS電晶體
第1圖係為先前技術之電壓選擇電路之示意圖。
第2圖係為先前技術之電壓選擇電路在不同電位之電源電壓及編程電壓時所產生之輸出電壓之示意表。
第3圖係為本發明之電源開關電路之第一實施例之示意圖。
第4圖係為第3圖之電源開關電路在不同電位之電源電壓及編程電壓時所產生之輸出電壓之示意表。
第5圖係為本發明之電源開關電路之第二實施例之示意圖。
第6圖係為第5圖之電源開關電路在不同電位之電源電壓及編程電壓時所產生之輸出電壓之示意表。
第7圖係為第6圖之電源開關電路之控制電路之示意圖。
20．．．電源開關電路
21．．．電壓選擇電路
22．．．輔助PMOS電晶體
23．．．控制電路
211．．．第一PMOS電晶體
212．．．第二PMOS電晶體
VPPI．．．輸出電壓
ZEN．．．輸出端
VDD．．．電源電壓
VPP．．．編程電壓

Claims (7)

  1. 一種電源開關電路，包含：一電壓選擇電路，包含一第一PMOS電晶體，包含一源極耦接至一第一電壓源，一閘極耦接至一第二電壓源，一汲極以及一基板耦接至該第一PMOS電晶體之汲極；以及一第二PMOS電晶體，包含一源極耦接至該第二電壓源，一閘極耦接至該第一電壓源，一汲極耦接至該第一PMOS電晶體之汲極，以及一基板耦接至該第二PMOS電晶體之汲極；一控制電路，包含一輸入端以及一輸出端，該輸入端耦接至該第二電壓源；以及一傳導電路，耦接至該電壓選擇電路，包含一附屬PMOS電晶體，該附屬PMOS電晶體包含一源極耦接至該第二電壓源，一閘極耦接至該控制電路之輸出端，一汲極耦接至該第一PMOS電晶體之汲極，以及一基板耦接至該附屬PMOS電晶體之汲極。
  2. 如請求項1所述之電源開關電路，其中該控制電路為一栓鎖電路。
  3. 如請求項2所述之電源開關電路，其中該栓鎖電路之輸出端偏向一高電位，而該栓鎖電路之輸入端偏向一低電位。
  4. 如請求項1所述之電源開關電路，其中該控制電路包含：一第一反相器，包含一輸入端耦接於該第二電壓源，以及一輸出端耦接於該輔助PMOS電晶體之閘極；以及一第二反相器，包含一輸入端耦接於該第一反相器之輸出端，以及一輸出端耦接於該第一反相器之輸入端。
  5. 如請求項4所述之電源開關電路，其中該第一反相器包含一第三PMOS電晶體及一第一NMOS電晶體，該第三PMOS電晶體之閘極及該第一NMOS電晶體之閘極耦接於該控制電路之輸入端，該第二反相器包含一第四PMOS電晶體及一第二NMOS電晶體，該第四PMOS電晶體之閘極及該第二NMOS電晶體之閘極耦接至該控制電路之輸出端，該第三PMOS電晶體之源極及該第四PMOS電晶體之源極耦接至該第一PMOS電晶體之汲極，該第三PMOS電晶體之汲極耦接至該第一NMOS電晶體之汲極及該控制電路之輸出端，該第一NMOS電晶體之源極及該第二NMOS電晶體之源極耦接至一地端，該第四PMOS電晶體之汲極耦接至該第二NMOS電晶體之汲極及該控制電路之輸入端，該第三PMOS電晶體之基板及該第四PMOS電晶體之基板耦接至該第一PMOS電晶體之汲極。
  6. 如請求項1所述之電源開關電路，其中該第一電壓源為一固定之電源電壓，而該第二電壓源為一可調變之編程電壓。
  7. 如請求項1所述之電源開關電路，其中該控制電路包含一反相器。
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