JP3180662B2 - 電源切り替え回路 - Google Patents

電源切り替え回路

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JP3180662B2 JP10384996A JP10384996A JP3180662B2 JP 3180662 B2 JP3180662 B2 JP 3180662B2 JP 10384996 A JP10384996 A JP 10384996A JP 10384996 A JP10384996 A JP 10384996A JP 3180662 B2 JP3180662 B2 JP 3180662B2
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    • H03K2217/0018Special modifications or use of the back gate voltage of a FET

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に電源切り替え回路に関する。

【0002】

【従来の技術】半導体記憶装置として、電気的に情報の
書込みが可能な浮遊ゲート電界効果トランジスタをメモ
リ素子としたものが有る。

【0003】このメモリ素子は、図7に示すように、P
型半導体基板11上にヒ素(As)等のイオン注入によ
りドレイン拡散層領域12とソース拡散層領域13を形
成し、さらにP型半導体基板11上に浮遊ゲート14と
制御ゲート15とを有し、さらにこのメモリ素子を覆う
ように絶縁膜16を成長する。

【0004】このメモリ素子に情報を書込む場合には、
メモリ素子の制御ゲート15に12V程度の高電圧を、
ドレインに6V程度の高電圧をそれぞれ印加し、ソース
を接地電位とし、ホットキャリア注入によって浮遊ゲー
トに電子を注入し、制御ゲート15から見たしきい値電
圧を高電圧とすることで行う。

【0005】図8は、このメモリ素子の初期状態(「非
書込み状態」という)および書込み状態の特性を示した
図であり、非書込み状態のメモリ素子は、図中実線21
に示すように、2V程度の制御ゲート電圧Vcgで導通
状態になり、書込み状態のメモリ素子は、図中実線22
に示すように、6V以上の制御ゲート電圧Vcgで導通
状態になる。

【0006】そして、制御ゲート電圧を5Vとすると、
非書込み状態のメモリセルは導通状態とされ、書き込み
状態のメモリセルは非導通状態となるので、この電流の
差により情報を記憶させる。

【0007】このような半導体記憶装置においては、情
報の読み出し時には、電源電圧5Vで動作し、情報の書
込み時には、半導体記憶装置外部から供給される例えば
12Vの高電圧や、または半導体記憶装置内部の昇圧回
路により発生された例えば12Vの高電圧を選択的にメ
モリセルのゲートに印加して情報の書込みを行うが、こ
の情報読み出し時の電源電圧5Vと書込み時の高電圧1
2Vを選択的に切り替える電源切り替え回路が必要とな
る。

【0008】図4に、従来の電源切り替え回路の回路構
成を示し、表1に、図4のDC(直流)的な各節点の電
圧の関係を示す。

【0009】図4を参照して、この従来の電源切り替え
回路は、書込み用高電圧Vppと出力端子Voutとの
間にP型MOSFET MP1とMP2を直列接続し、
P型MOSFET MP1の基板電位は書込み用高電圧
Vppに接続し、P型MOSFET MP2の基板電位
は出力Voutに接続し、且つ、読み出し用電圧Vcc
と出力端子Voutとの間にP型MOSFET MP3
とMP4を直列接続し、P型MOSFET MP3の基
板電位は読み出し用電圧Vccに接続し、P型MOSF
ET MP4の基板電位は出力Voutに接続して構成
される。

【0010】次に、表1を参照してDC的な動作を説明
する。

【0011】書込み用高電圧Vppに12Vが、読み出
し用電圧Vccに5Vが供給された状態において、出力
Voutに5Vを出力する場合は、P型MOSFET
MP3とMP4のゲート端子G3、G4に共に0Vを印
加し、P型MOSFET MP3とMP4を共に導通状
態とすることで、読み出し用電圧VccはP型MOSF
ET MP3とMP4を介して出力Voutに伝達さ
れ、出力Voutの電圧と5Vになる。

【0012】この時、P型MOSFET MP1のゲー
トG1には12Vが、P型MOSFET MP2のゲー
トG2には5Vがそれぞれ印加され非導通状態になるの
で、書込み用高電圧Vppと出力Vout間は完全に分
離される。

【0013】次に、出力Voutに12Vを出力する場
合は、P型MOSFET MP1とMP2のゲート端子
G1、G2に共に0Vを印加し、P型MOSFET M
P1とMP2を共に導通状態とすることで、書込み用高
電圧VppはP型MOSFET MP1とMP2を介し
て出力Voutに伝達され、出力Voutの電圧は12
Vとなる。

【0014】この時、P型MOSFET MP3のゲー
トG3には5Vが、P型MOSFET MP4のゲート
G4には12Vがそれぞれ印加され非導通状態となるの
で、読み出し用高電圧Vccと出力Vout間は完全に
分離される。

【0015】この従来の回路において、書込み用高電圧
Vppと読み出し用電圧Vccを選択的に出力し、かつ
DC的には不要なリーク電流が流れないのは、主に、P
型MOSFET MP2とMP4を設けたことによる。

【0016】すなわち、出力Voutに12Vを出力し
ている状態では、P型MOSFETMP4のゲート端子
G4を12Vとすることで、P型MOSFET MP4
は非導通状態となり、出力Voutの高電圧は、P型M
OSFET MP3とMP4の接続点Bには印加されな
い。

【0017】仮に、接続点Bに12Vの電圧が印加され
たとすると、P型MOSFET MP3の接続点B側の
P型拡散層と、5Vが印加されている基板電位間のPN
接合が順方向バイアスされ、リーク電流が発生すること
になる。

【0018】一方、出力Voutに5Vを出力している
状態で、書込み用高電圧Vppが0Vになっている場合
を考える。

【0019】これは、通常の読み出し動作時には、半導
体装置外部から書込み用高電圧Vppの電源端子に0V
が印加される場合があるからであるが、この場合、P型
MOSFET MP2のゲート端子G2を5Vとするこ
とで、P型MOSFET MP2は非導通状態となり、
出力Voutの電圧は、P型MOSFET MP1とM
P2の接続点Aには印加されない。

【0020】仮に、接続点Aに5Vの電圧が印加された
とすると、P型MOSFET MP1の接続点A側のP
型拡散層と、0Vが印加されている基板電位間のPN接
合が順方向バイアスされ、リーク電流が発生することに
なる。

【0021】次に、図5の電圧波形図を参照して、図4
に示した従来の電源切り替え回路のAC的な動作につい
て説明する。

【0022】出力Voutを5Vから12Vに変化させ
る場合について考えると、時刻T1においてP型MOS
FET MP1のゲート電圧G1は12Vから0Vに、
P型MOSFET MP2のゲート電圧G2は5Vから
0Vに変化し、それぞれ導通状態となり、P型MOSF
ET MP3のゲート電圧G3は0Vから5Vに、P型
MOSFET MP4のゲート電圧G4は0Vから12
Vに変化し、それぞれ非導通状態になることで、出力V
outは、P型MOSFET MP1とMP2を介して
充電され、時刻T2において12Vまで充電される。

【0023】この出力Voutを5Vから12Vへ充電
する過程におけるP型MOSFETMP1とMP2の動
作は、P型MOSFET MP1の書込み用高電圧Vp
p用のP型拡散層及び基板電位は12Vであるため、通
常のMOSFETとしての動作状態で書込み用高電圧V
ppから節点Aに電圧を供給するが、P型MOSFET
MP2は節点A側のP型拡散層には12V、出力Vo
ut側のP型拡散層及び基板電位には5Vが印加されて
いるので、節点A側のP型拡散層と基板電位間のPN接
合が順方向バイアスされた状態になる。

【0024】このP型MOSFET MP2の動作状態
を図6を用いて説明する。図6は、P型半導体基板1上
に構成されたP型MOSFET MP2の断面概略図を
示したものである。

【0025】図6を参照して、P型半導体基板1上にN
型ウェル2が設けられ、P型MOSFET MP2はN
型ウェル2内に形成されたP型拡散層3,4とゲート電
極7により構成され、N型ウェル2の電位を供給するた
めのN型拡散層5が形成されている。図4の回路図と対
比させると、P型拡散層3は接続点(節点)Aに、P型
拡散層4とN型拡散層5は出力Voutに接続される。

【0026】P型拡散層6は、P型半導体基板1に接地
電位GNDを供給するために形成され、接地電位GND
が接続される。

【0027】図6において、N型ウェル2およびP型拡
散層4の電位を5V、P型拡散層3の電位を12Vとす
ると、P型拡散層3とN型ウェル2間のPN接合は順方
向バイアス状態になり、P型拡散層3からN型ウェル2
に対しホールが注入される。N型ウェル2内に注入され
た少数キャリアであるホールは経路I1で示すように、
P型拡散層4に達し出力Voutに供給され、出力Vo
utの電位は上昇する。

【0028】これは、P型拡散層3とN型ウェル2とP
型拡散層4により構成されたPNP接合がバイポーラト
ランジスタとして動作していることになる。その後、N
型ウェル2の電位が上昇しホールの注入が終了するとP
型MOSFET MP2は通常のMOSFETとして動
作する。

【0029】また、P型拡散層3からホールに注入され
た時、P型拡散層3とN型ウェル2とP型半導体基板1
により構成されたPNP接合も同様にバイポーラトラン
ジスタとして動作するため、ホールは経路I2で示すよ
うにP型半導体基板1側にも注入されることになり、こ
のP型半導体基板1に注入されたホールはP型拡散層6
により吸収される。

【0030】次に、出力Voutを12Vから5Vに変
化させる場合は、P型MOSFETMP3とMP4を介
して出力Voutから読み出し用電圧Vccに電荷を放
電して、出力Voutを5Vとするが、この時、P型M
OSFET MP3の接続点B側のP型拡散層は順方向
バイアスされた状態となり、P型MOSFET MP2
と同様にバイポーラトランジスタとして動作する。

【0031】このP型MOSFET MP3がバイポー
ラトランジスタとして動作する期間を短くするために、
図4には図示されないが、出力Voutと接地電位間に
N型MOSFETを設け、出力Voutを12Vから5
Vに変化させる切り替えの初期において、所定の期間の
み導通させて、出力Voutの電荷を放電するようにし
た手段も講じられる。

【0032】

【発明が解決しようとする課題】このように、従来の電
源切り替え回路においては、出力Voutを5Vから1
2Vに切り替える場合には、図5のタイミング波形図に
おける時刻T1からT2の期間において、P型MOSF
ET MP2がバイポーラトランジスタとして動作して
出力Voutを充電するが、このとき、同時にP型半導
体基板にもホールを注入しているため、書込み用高電圧
Vppから不要な電流を流していることになり、消費電
流を増加させるという問題点を有している。

【0033】これは、出力Voutの負荷容量が大きな
場合には、図5に示したタイミング波形図において、時
刻T1からT2までの期間が長くなるので、深刻な問題
となる。

【0034】また、基板に注入されたホールは、ラッチ
アップを誘発する危険性もあり、この電源切り替え回路
付近の素子配置に制約を与える欠点がある。

【0035】さらに、この出力Voutを5Vから12
Vに切り替える期間以外に、出力Voutが定常的に1
2Vまたは5Vを出力している期間においても、出力V
outに接続された回路の消費電流が大きい場合には、
出力Vout、すなわちP型MOSFET MP2とM
P4の基板電位が電圧降下するので、12Vを出力する
場合であればP型MOSFET MP2の接続点A側の
P型拡散層が、5Vを出力する場合であればP型MOS
FET MP4の接続点B側のP型拡散層がそれぞれ順
方向バイアスされることになり、P型半導体基板へのホ
ールの注入による消費電流の増加やラッチアップが発生
する危険性があるといった問題点がある。

【0036】従って、本発明は、上記問題点を解消すべ
く為されたものであって、その目的は、消費電流が少な
く、ラッチアップを誘発する危険性の少ない電源切り替
え回路を提供することにある。

【0037】

【課題を解決するための手段】前記目的を達成するた
め、本発明の電源切り替え回路は、第1の電源と出力端
子との間に直列形態に接続された第1導電型の第1及び
第2のMOSFETと、第2の電源と前記出力端子との
間に直列形態に接続された第1導電型の第3及び第4の
MOSFETと、を備え、前記第1の電源側に接続され
た前記第1のMOSFETの基板電位は前記第1の電源
に接続され、前記第2の電源側に接続された前記第3の
MOSFETの基板電位は前記第2の電源に接続され、
前記出力端子側に接続された前記第2及び第4のMOS
FETの基板電位は、共通に接続され、前記共通接続さ
れてなる前記第2及び第4のMOSFETの基板電位
が、前記第1の電源と前記第2の電源の電位を選択的に
出力可能な基板電位制御手段から供給される、ことを特
徴としたものである。

【0038】本発明の電源切り替え回路においては、好
ましくは、前記基板電位制御手段は、前記第1及び第2
のMOSFETの接続点と、前記第2及び第4のMOS
FETの共通接続された基板電位と、の間に設けられた
第1導電型の第5のMOSFETと、前記第3及び第4
のMOSFETの接続点と、前記第2と第4のMOSF
ETの共通接続された基板電位と、の間に設けられた第
1導電型の第6のMOSFETと、を備え、前記第5及
び第6のMOSFETの基板電位が、前記第2と第4の
MOSFETの共通接続された基板電位に接続されてな
ることを特徴とする。

【0039】本発明の電源切り替え回路においては、好
ましくは、前記基板電位制御手段は、前記第1の電源
と、前記第2及び第4のMOSFETの共通接続された
基板電位と、の間に直列形態接続された第1導電型の第
5及び第6のMOSFETと、前記第2の電源と、前記
第2及び第4のMOSFETの共通接続された基板電位
と、の間に直列形態に接続された第1導電型の第7及び
第8のMOSFETと、を備え、前記第1の電源側に接
続された前記第5のMOSFETの基板電位は前記第1
の電源に接続され、前記第2の電源側に接続された前記
第7のMOSFETの基板電位は前記第2の電源に接続
され、前記第2及び第4のMOSFETの共通接続され
た基板電位側に接続された前記第6及び第8のMOSF
ETの基板電位は、前記第2及び第4のMOSFETの
共通接続された基板電位に接続されてなることを特徴と
する。

【0040】

【発明の実施の形態】本発明の実施形態について図面を
参照して以下に説明する。図1は、本発明の実施の形態
の回路構成を示す図である。図1を参照して、本発明の
第1の実施の形態は、書込み用高電圧等の第1電源Vp
pと出力端子Vout間に直列接続された第1導電型
(図ではP型)MOSFET MP1と第2のMOSF
ET MP2と、読み出し用電圧用の第2の電源Vcc
と出力端子Vout間に接続された第1導電型の第3の
MOSFET MP3と第4のMOSFET MP4
と、を備えている。

【0041】第1の電源Vpp側に接続された第1のM
OSFET MP1の基板電位は第1の電源Vppに接
続され、第2の電源Vcc側に接続された第3のMOS
FET MP3の基板電位は第2の電源Vccに接続さ
れており、また出力端子Vout側に接続された第2の
MOSFET MP2と第4のMOSFET MP4の
基板電位は共通に接続され、共通接続された第2及び第
4のMOSFETの基板電位Cは、第1の電源Vppと
第2の電源Vccの電位とを選択的に出力可能な基板電
位制御手段BBCによって供給される。

【0042】基板電位制御手段(BBC)は、第1及び
第2のMOSFET MP1、MP2の接続点Aと、第
2及び第4のMOSFET MP2、MP4の共通接続
された基板電位C間に設けられた、第1導電型の第5の
MOSFET MP5と、第3及び第4のMOSFET
MP3,MP4の接続点Bと第2及び第4のMOSF
ET MP2,MP4の共通接続された基板電位C間に
設けられた第1導電型の第6のMOSFET MP6に
より構成され、第5及び第6のMOSFETMP5,M
P6の基板電位は、第2及び第4のMOSFET MP
2,MP4の共通接続された基板電位Cに接続されてい
る。

【0043】本発明の別の実施の形態として、図3に示
すように、基板電位制御手段(BBC)は、第1の電源
Vppと、第2及び第4のMOSFET MP2、MP
4の共通接続された基板電位C間に直列接続された、第
1導電型の第5及び第6のMOSFET MP51、M
P52と、第2の電源Vccと、第2及び第4のMOS
FET MP2、MP4の共通接続された基板電位C間
に直列接続された第1導電型の第7及び第8のMOSF
ET MP61、MP62と、により構成され、第1の
電源Vpp側に接続された第5のMOSFET MP5
1の基板電位は、第1の電源Vppに接続され、第2の
電源Vcc側に接続された第7のMOSFET MP6
1の基板電位は第2の電源Vccに接続され、第2及び
第4のMOSFET MP2、MP4の共通接続された
基板電位C側に接続された第6のMOSFET MP5
2と第8のMOSFET MP62の基板電位は、第2
と第4のMOSFETの共通接続された基板電位Cに接
続される。

【0044】

【実施例】上記した本発明の実施の形態をより詳細に説
明すべく、本発明の実施例を以下に説明する。

【0045】

【実施例1】図1は、本発明の第1の実施例を示す回路
図である。図1を参照して、この電源切り替え回路は、
書込み用高電圧Vppと出力端子Voutの間にP型M
OSFET MP1とMP2を直列接続し、P型MOS
FET MP1の基板電位は書込み用高電圧Vppに接
続する。また、読み出し用電圧Vccと出力端子Vou
tの間にP型MOSFET MP3とMP4を直列接続
し、P型MOSFETMP3の基板電位は読み出し用電
圧Vccに接続し、P型MOSFET MP2とP型M
OSFET MP4の基板電位は共通接続し、この共通
接続した基板電位の接続点Cは、基板電位制御回路BB
Cにより制御される。

【0046】基板電位制御回路BBCは、P型MOSF
ET MP1とMP2との接続点Aと接続点Cとの間に
設けられ、その基板電位を接続点Cに接続したP型MO
SFET MP5と、P型MOSFET MP3とMP
4との接続点Bと接続点C間に設けられ、その基板電位
を接続点Cに接続したP型MOSFET MP6と、か
ら構成されている。

【0047】次に、表2を参照して、本発明の実施例の
DC的な動作を説明する。

【0048】書込み用高電圧Vppに12Vが、読み出
し用電圧Vccに5Vが供給された状態において、出力
Voutに5Vを出力する場合、P型MOSFET M
P3、MP4とMP6のゲート端子G3、G4に共に0
Vを印加し、P型MOSFET MP3、MP4とMP
6を共に導通状態とすることで、読み出し用電圧Vcc
はP型MOSFET MP3とMP4を介して出力Vo
utに伝達され、Voutは5Vになる。

【0049】一方、P型MOSFET MP1のゲート
G1には12Vが、P型MOSFET MP2とMP5
のゲートG2には5Vがそれぞれ印加され非導通状態と
なるので、書込み用高電圧Vppと出力Vout間は完
全に分離される。

【0050】このとき、P型MOSFET MP2とM
P4の基板電位である接続点Cは、P型MOSFET
MP3と基板電位制御回路BBC内のP型MOSFET
MP6を介して、読み出し用電圧Vccが供給され
る。

【0051】次に、出力Voutに12Vを出力する場
合には、P型MOSFET MP1、MP2とMP5の
ゲート端子G1、G2に共に0Vを印加し、P型MOS
FET MP1、MP2とMP5を共に導通状態とする
ことで、書込み用高電圧VppはP型MOSFET M
P1とMP2を介して出力Voutに伝達され、出力V
outは12Vになる。

【0052】一方、P型MOSFET MP3のゲート
G3には5Vが、P型MOSFETMP4とMP6のゲ
ートG4には12Vがそれぞれ印加され非導通状態にな
るので、読み出し用高電圧Vccと出力Vout間は完
全に分離される。

【0053】このとき、P型MOSFET MP2とM
P4の基板電位である接続点Cは、P型MOSFET
MP1と基板電位制御回路BBC内のP型MOSFET
MP5を介して書込み用高電圧Vppが供給される。

【0054】本実施例の回路は、DC的な動作において
は、図4に示した従来の電源切り替え回路と同様の動作
を実現している。

【0055】次に、図2に示した電圧波形図を参照し
て、本実施例のAC的な動作について説明する。

【0056】出力Voutを5Vから12Vに変化させ
る場合について考えると、時刻T1において、P型MO
SFET MP1のゲート電圧G1は12Vから0V
に、P型MOSFET MP2とMP5のゲート電圧G
2は5Vから0Vに変化しそれぞれ導通状態になり、P
型MOSFET MP3のゲート電圧G3は0Vから5
Vに、P型MOSFET MP4とMP6のゲート電圧
G4は0Vから12Vに変化しそれぞれ非導通状態にな
ることで、出力VoutはP型MOSFET MP1と
MP2を介して充電が開始されるが、同時に、接続点C
も、P型MOSFET MP1とMP5を介して充電が
開始される。

【0057】接続点Cの負荷容量は、主にP型MOSF
ET MP2,MP4,MP5とMP6の基板電位、す
なわち、これらのP型MOSFETが形成されたN型ウ
ェルとP型半導体基板間の接合容量であり、その容量値
は出力Voutの負荷容量よりも一般的に小さく、接続
点Cの充電は、出力Voutの充電よりも早く時刻T2
で完了する。

【0058】この時刻T1からT2の期間は、接続点A
が12Vであるのに対し、P型MOSFET MP2と
MP5の基板電位である接続点Cは12Vよりも低電圧
であるため、前記従来例と同様に、P型MOSFET
MP2とMP5の接続点A側のP型拡散層は順方向バイ
アスされた状態となる。

【0059】接続点Cが時刻T2において12Vまで充
電されてから以降は、P型MOSFET MP2とMP
5の接続点A側のP型拡散層は順方向バイアスされず、
P型MOSFET MP2は通常のMOSFETの動作
状態において出力Voutを充電する。

【0060】図4に示した従来技術では、出力Vout
が12Vに充電されるまでの全期間において、P型MO
SFET MP2のP型拡散層が順方向バイアスされ、
P型半導体基板にホールを注入していたのに対し、この
実施例では、接続点Cの充電が完了してから出力Vou
tの充電が完了するまでの、時刻T2からT3の期間
は、いずれのP型拡散層も順方向バイアスされず、この
ため、不要な電流を消費することは無い。

【0061】また、P型MOSFET MP2とMP4
の基板電位は、基板電位制御回路BBCにより供給され
ており、このため、出力Voutに接続された回路の消
費電流が大きく、出力Voutが電圧降下したとして
も、P型MOSFET MP2とMP4の基板電位は変
化せず、P型拡散層が順方向バイアスされることは無
い。

【0062】以上の説明では、説明を容易とするため、
P型MOSFET MP1の導通抵抗を無視した。

【0063】実際の回路動作としては、接続点Aの電位
は、P型MOSFET MP1とMP2の導通抵抗と流
れる電流によって電圧降下するが、P型MOSFET
MP2のP型拡散層と基板電位との関係は、接続点Aの
電圧降下を無視した、上記の説明と同じであり、本発明
の実施例の作用効果は同様に達成される。

【0064】また、出力Voutを12Vから5Vに変
化させる場合の動作は、上記従来技術と同様であるた
め、省略する。

【0065】

【実施例2】図3は、本発明の第2の実施例を示す図で
ある。

【0066】図3を参照して、この電源切り替え回路
は、P型MOSFET MP1からMP4の構成は、図
1に示した前記第1の実施例と同様である。

【0067】本発明の第1の実施例において、基板電位
制御回路BBCは、書込み用高電圧Vppと、接続点C
との間に、P型MOSFET MP51とMP52を直
列接続し、P型MOSFET MP51の基板電位は書
込み用高電圧Vppに接続し、また読み出し用電圧Vc
cと接続点Cの間にP型MOSFET MP61とMP
62を直列接続し、P型MOSFET MP61の基板
電位は読み出し用電圧Vccに接続し、P型MOSFE
T MP52とP型MOSFET MP62の基板電位
は接続点Cに接続して構成されている。

【0068】本発明の第2の実施例と、前記第1のの実
施例を比較すると、図1に示した前記第1の実施例で、
は出力Voutを充電する電流経路であるP型MOSF
ETMP1とMP3は、P型MOSFET MP2とM
P4の基板電位を充電する経路であるのに対し、第2の
実施例では、P型MOSFET MP1とMP51を並
列配置し、P型MOSFET MP3とMP61を並列
に配置して出力Voutを充電する電流経路と、P型M
OSFET MP2とMP4の基板電位を充電する経路
と、を完全に分離した点が異なる。

【0069】この第2の実施例は、その回路動作および
作用効果の点で、前記第1の実施例と基本的に同様とさ
れるが、さらに以下の利点がある。

【0070】図1に示した前記第1の実施例において、
出力Voutに12Vを供給している状態で、出力Vo
utに接続された回路の消費電流により、出力Vout
が電圧降下した場合、書込み用高電圧Vppから出力V
outにP型MOSFETMP1とMP2を介して電流
が流れ、これにより、接続点Aの電位には、P型MOS
FET MP1とMP2の導通抵抗と流れる電流によっ
て決定される電圧降下が発生し、P型MOSFET M
P2の基板電位は、P型MOSFET MP5により、
この電圧降下した接続点Aの電圧が供給される。

【0071】この接続点Aの電圧降下が激しい場合に
は、P型MOSFET MP5により接続点Cを再度1
2Vに充電するまでの期間、P型MOSFET MP5
の接続点A側のP型拡散層が順方向バイアスされること
になる。

【0072】一方、図3に示した第2の実施例では、接
続点Cの電位は、書込み用高電圧Vppと読み出し用電
圧Vccから独自の電流経路で電位を供給されているの
で、出力Voutの電圧降下の影響を受けない利点があ
る。

【0073】なお、上記した実施例は、本発明を限定的
に制限するためのものでなく、本発明の原理に準ずる各
種形態及び変形を本発明が含むものであることは勿論で
ある。

【0074】すなわち、以上の説明において、書込み用
高電圧Vppと読み出し用電圧Vccに切り替えについ
て説明したが、本発明は、この2種類の電圧の切り替え
にのみ限定されるものでなく、半導体装置外部から供給
されるか、または半導体装置内部で発生された複数の異
なる電圧の切り替えに適用される。

【0075】さらに、本発明に係る電源切り替え回路
を、並列に複数配置することにより、2種類以上の電圧
を切り替えることも可能である。

【0076】

【表1】

【0077】

【表2】

【発明の効果】以上説明したように、本発明によれば、
第1の電源と出力端子間に直列接続された第1導電型の
第1のMOSFETと第2のMOSFETと、第2の電
源と出力端子間に接続された第1導電型の第3のMOS
FETと第4のMOSFETと、第1の電源側に接続さ
れた第1のMOSFETの基板電位は第1の電源に接続
し、第2の電源側に接続された第3のMOSFETの基
板電位は第2の電源に接続し、出力端子側に接続された
第2と第4のMOSFETの基板電位は共通に接続さ
れ、共通接続された第2と第4のMOSFETの基板電
位に第1の電源または第2の電源の電位を選択的に供給
可能な基板電位制御手段を備えたことにより、出力端子
の電圧を低電圧から高電圧に切り替える過程において、
MOSFETの拡散層が順方向バイアスされる期間を短
縮し、消費電流の増加を防止する効果を有すると共に、
半導体基板に注入されるホールの量も少なくなるので、
ラッチアップが発生する危険性も少なくできるという効
果がある。

【図面の簡単な説明】

【図1】本発明の第1の実施例の回路構成を示す図であ
る。

【図2】本発明の第1の実施例の動作を説明するための
電圧波形図である。

【図3】本発明の第2の実施例の回路構成を示す図であ
る。

【図4】従来の電源切り替え回路の回路構成を示す図で
ある。

【図5】図4に示した従来例の動作を説明するための電
圧波形図である。

【図6】図4のP型MOSFET MP2の動作を説明
するための断面概略図である。

【図7】浮遊ゲート電界効果トランジスタの断面を模式
的に示した図である

【図8】浮遊ゲート電界効果トランジスタの特性を示す
図である

【符号の説明】

MP1、MP2〜MP62 P型MOSFET BBC 基板電位制御手段 Vpp 書込み用高電圧 Vcc 読み出し用電圧

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】第1の電源と出力端子との間に直列形態に
    接続された第1導電型の第1及び第2のMOSFET
    と、 第2の電源と前記出力端子との間に直列形態に接続され
    た第1導電型の第3及び第4のMOSFETと、 を備え、 前記第1の電源側に接続された前記第1のMOSFET
    の基板電位は前記第1の電源に接続され、 前記第2の電源側に接続された前記第3のMOSFET
    の基板電位は前記第2の電源に接続され、 前記出力端子側に接続された前記第2及び第4のMOS
    FETの基板電位は、共通に接続され、前記共通接続さ
    れてなる前記第2及び第4のMOSFETの基板電位
    が、前記第1の電源と前記第2の電源の電位を選択的に
    出力可能な基板電位制御手段から供給される、 ことを特徴とする電源切り替え回路。
  2. 【請求項2】前記基板電位制御手段が、 前記第1及び第2のMOSFETの接続点と、前記第2
    及び第4のMOSFETの共通接続された基板電位と、
    の間に設けられた第1導電型の第5のMOSFETと、 前記第3及び第4のMOSFETの接続点と、前記第2
    と第4のMOSFETの共通接続された基板電位と、の
    間に設けられた第1導電型の第6のMOSFETと、 を備え、 前記第5及び第6のMOSFETの基板電位が、前記第
    2と第4のMOSFETの共通接続された基板電位に接
    続されてなることを特徴とする請求項1記載の電源切り
    替え回路。
  3. 【請求項3】前記基板電位制御手段が、 前記第1の電源と、前記第2及び第4のMOSFETの
    共通接続された基板電位と、の間に直列形態接続された
    第1導電型の第5及び第6のMOSFETと、 前記第2の電源と、前記第2及び第4のMOSFETの
    共通接続された基板電位と、の間に直列形態に接続され
    た第1導電型の第7及び第8のMOSFETと、を備
    え、 前記第1の電源側に接続された前記第5のMOSFET
    の基板電位は前記第1の電源に接続され、 前記第2の電源側に接続された前記第7のMOSFET
    の基板電位は前記第2の電源に接続され、 前記第2及び第4のMOSFETの共通接続された基板
    電位側に接続された前記第6及び第8のMOSFETの
    基板電位は、前記第2及び第4のMOSFETの共通接
    続された基板電位に接続されてなることを特徴とする請
    求項1記載の電源切り替え回路。
  4. 【請求項4】前記第1の電源及び/又は前記第2の電源
    が、半導体装置外部から供給される電源であり、且つこ
    れらの電源は互いに電源電位が異なることを特徴とする
    請求項1〜のいずれか一に記載の電源切り替え回路。
  5. 【請求項5】前記第1の電源及び/又は前記第2の電源
    が、半導体装置内部で発生された電源であり、且つこれ
    らの電源は互いに電源電位が異なることを特徴とする請
    求項1〜のいずれか一に記載の電源切り替え回路。
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