JPS608558B2 - 読出し専用記憶装置 - Google Patents
読出し専用記憶装置Info
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- JPS608558B2 JPS608558B2 JP52032559A JP3255977A JPS608558B2 JP S608558 B2 JPS608558 B2 JP S608558B2 JP 52032559 A JP52032559 A JP 52032559A JP 3255977 A JP3255977 A JP 3255977A JP S608558 B2 JPS608558 B2 JP S608558B2
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- electrodes
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- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は大規模集積回路特に２進情報が永久的に貯蔵さ
れる議出し専用記憶装置（以下ＲＯＭという）に関する
。
れる議出し専用記憶装置（以下ＲＯＭという）に関する
。
従来の半導体素子を固定記憶素子としたＲＯＭの構成は
複数のワード線と複数のビット線との交差点に固定記憶
素子を持ち、第１の電圧源と、−ビット線との間に各々
１つの負荷素子を持ち、各固定記憶素子は第１及び第２
の電極並びに制御電極を持ち、制御電極はワード線に接
続され、第１及び第２の電極はそれぞれビット線及び第
２の電圧源に接続されていた。
複数のワード線と複数のビット線との交差点に固定記憶
素子を持ち、第１の電圧源と、−ビット線との間に各々
１つの負荷素子を持ち、各固定記憶素子は第１及び第２
の電極並びに制御電極を持ち、制御電極はワード線に接
続され、第１及び第２の電極はそれぞれビット線及び第
２の電圧源に接続されていた。
２進情報の記憶は選ばれたワード線によって制御電極が
選択レベルになった時に、第１及び第２の電極間の抵抗
が低くなるものと絶縁状態を保つものとの；種類の固定
記憶素子を配列することによって行ない、制御電極が非
選択レベルの場合は、何れの固定記憶素子も第１及び第
２の電極間は絶縁状態を保つ。
選択レベルになった時に、第１及び第２の電極間の抵抗
が低くなるものと絶縁状態を保つものとの；種類の固定
記憶素子を配列することによって行ない、制御電極が非
選択レベルの場合は、何れの固定記憶素子も第１及び第
２の電極間は絶縁状態を保つ。
第１図は、上に説明した従来のＲＯＭの回路の１ビット
分を表わしたものである。
分を表わしたものである。
この回路についての動作及び欠点を以下に述べる。第１
図において、負荷素子１は通常低抵抗を示す固定記憶素
子２の１の音程度の抵抗値を持っており、ワード線３が
選ばれたとき、固定記憶素子２の第１及び第２の電極４
及び５間が低抵抗を示す場合は、ビット線６の電位は、
負荷素子１と固定記憶素子２による抵抗分割により、第
２の電圧源電圧Ｖ２に近い電位となり絶縁状態を示す場
合は、負荷素子１によって第１の電圧源電圧Ｖ，に近い
電位となり、この結果記憶情報をビット線６の電位とし
て読出すことができる。この場合のスイッチング時間は
負荷素子１または固定記憶素子２の第１及び第２の電極
間抵抗を介して行われるビット線の充電時間となるが、
負荷素子１の抵抗は上に述べたように固定記憶素子の電
極間抵抗に比べて大きい値となるため、選ばれた記憶素
子が絶縁状態の場合のスイッチング時間は、低抵抗状態
の場合のスイッチング時間に比べ数倍の時間を必要とす
る欠点がある。このほかに第１図の回路の欠点として、
固定記憶素子２が低抵抗を示す場合は、第１′の電圧源
Ｖ，から第２の電圧源Ｖ２への電流通路が形成されるた
め、電力消費が大きくなることがあげられる。本発明は
上記欠点を改善するためになされたもので、高速動作、
低消費電力の議出し専用記憶装置を提供することを目的
とする。
図において、負荷素子１は通常低抵抗を示す固定記憶素
子２の１の音程度の抵抗値を持っており、ワード線３が
選ばれたとき、固定記憶素子２の第１及び第２の電極４
及び５間が低抵抗を示す場合は、ビット線６の電位は、
負荷素子１と固定記憶素子２による抵抗分割により、第
２の電圧源電圧Ｖ２に近い電位となり絶縁状態を示す場
合は、負荷素子１によって第１の電圧源電圧Ｖ，に近い
電位となり、この結果記憶情報をビット線６の電位とし
て読出すことができる。この場合のスイッチング時間は
負荷素子１または固定記憶素子２の第１及び第２の電極
間抵抗を介して行われるビット線の充電時間となるが、
負荷素子１の抵抗は上に述べたように固定記憶素子の電
極間抵抗に比べて大きい値となるため、選ばれた記憶素
子が絶縁状態の場合のスイッチング時間は、低抵抗状態
の場合のスイッチング時間に比べ数倍の時間を必要とす
る欠点がある。このほかに第１図の回路の欠点として、
固定記憶素子２が低抵抗を示す場合は、第１′の電圧源
Ｖ，から第２の電圧源Ｖ２への電流通路が形成されるた
め、電力消費が大きくなることがあげられる。本発明は
上記欠点を改善するためになされたもので、高速動作、
低消費電力の議出し専用記憶装置を提供することを目的
とする。
以下第２図に示した記憶ユニットを四個備えた容量四ビ
ットの読み出し専用記憶装置を例に本発明の基本構成を
説明する。
ットの読み出し専用記憶装置を例に本発明の基本構成を
説明する。
ワード線鰭及びｇとビット線ＩＱ及び１翼の交差点に四
つの固定記憶ビット位置を持ち、各ビット位置には第１
及び第２の電極１２及び亀３並びに制御電極亀亀を持つ
四個の記憶素子がそれぞれ配置されていて各ビット線に
はそれぞれの記憶素子の第１の電極亀２が接続され「各
ワード線には制御電極婁簿が接続され「記憶素子の第２
の電極軍釘ま各ビット位置の固定記憶に応じて情報も‘
１”又は‘３０”に対応する第１の電圧源９５または第
２の電圧源軍６にそれぞれ接続されている。この回路の
動作は〜ワード線の一つが選択されることによって「
これに接続された制御電極を持つ記憶素子の第１及び第
２の電極間が低抵抗となり「ビット線の電位が第２の電
極に電圧源１辱又は富鱈から印如される電位Ｖ，又はＶ
２になることによって「記憶情報の論出しが成され「他
のワ…ド線に酸綾された制御電極を持つ記憶素子の第１
及び第２電極間は絶縁状態を保つ。以上のような動作を
行なう回路の長所を説明すると「第１のビット線への充
電を記憶素子を通してのみ行ない「抵抗比をもったレシ
オ回路を必要とせず、しかも抵抗値の大きい負荷素子を
使用しないため、記憶情報をビット線の電位として謎申
すまでのスイッチング時間を従来回路に比べて十分短か
〈することができる。
つの固定記憶ビット位置を持ち、各ビット位置には第１
及び第２の電極１２及び亀３並びに制御電極亀亀を持つ
四個の記憶素子がそれぞれ配置されていて各ビット線に
はそれぞれの記憶素子の第１の電極亀２が接続され「各
ワード線には制御電極婁簿が接続され「記憶素子の第２
の電極軍釘ま各ビット位置の固定記憶に応じて情報も‘
１”又は‘３０”に対応する第１の電圧源９５または第
２の電圧源軍６にそれぞれ接続されている。この回路の
動作は〜ワード線の一つが選択されることによって「
これに接続された制御電極を持つ記憶素子の第１及び第
２の電極間が低抵抗となり「ビット線の電位が第２の電
極に電圧源１辱又は富鱈から印如される電位Ｖ，又はＶ
２になることによって「記憶情報の論出しが成され「他
のワ…ド線に酸綾された制御電極を持つ記憶素子の第１
及び第２電極間は絶縁状態を保つ。以上のような動作を
行なう回路の長所を説明すると「第１のビット線への充
電を記憶素子を通してのみ行ない「抵抗比をもったレシ
オ回路を必要とせず、しかも抵抗値の大きい負荷素子を
使用しないため、記憶情報をビット線の電位として謎申
すまでのスイッチング時間を従来回路に比べて十分短か
〈することができる。
第２にビット線には負荷素子がないためも三つの電圧源
の間に電流通路が形成されず．従って消費電力が非常に
小さくなる。
の間に電流通路が形成されず．従って消費電力が非常に
小さくなる。
次に本発明を記憶容量二ビットのＲＯＭに適用した場合
の第１の実施例を第３図ａに示す。
の第１の実施例を第３図ａに示す。
ービット記憶のための記憶素子として〜各々１つのＮチ
ャネルの絶縁ゲート電界効果トランジスタ（以下ＭＯＳ
ＦＥＴという）蚤 ｙ及び亨 蜜を用い〜ドレィン電極
１９及び２８をビット線露軍に接続し」ゲート電極２２
及び２３をワード線奪母亀 ２鼠こそれぞれ接続し、ソ
ース電極２６及び２７を記憶情報に応じて接地電位ＧＮ
Ｄ及び正電位＋Ｖにある電圧源２８及び２９にそれぞれ
接続する。ワ…ド線が選ばれると、これに接続されたＭ
ＯＳＦＥＴが導通し「 ソース電極の電位に応じてビッ
ト線の電位が鞍地電位または正電位になり「謙出しが成
される。本発明の第２の実施例を第３図ｂに示す。
ャネルの絶縁ゲート電界効果トランジスタ（以下ＭＯＳ
ＦＥＴという）蚤 ｙ及び亨 蜜を用い〜ドレィン電極
１９及び２８をビット線露軍に接続し」ゲート電極２２
及び２３をワード線奪母亀 ２鼠こそれぞれ接続し、ソ
ース電極２６及び２７を記憶情報に応じて接地電位ＧＮ
Ｄ及び正電位＋Ｖにある電圧源２８及び２９にそれぞれ
接続する。ワ…ド線が選ばれると、これに接続されたＭ
ＯＳＦＥＴが導通し「 ソース電極の電位に応じてビッ
ト線の電位が鞍地電位または正電位になり「謙出しが成
される。本発明の第２の実施例を第３図ｂに示す。
ービット記憶のために２つのＮチャネルＭＯＳＦＥＴ３
仇 ３１を形成し、ゲート電極３２及び３３をワード線
２＆に接続し「 ソ岬ス電極３５，３６をそれぞれ接地
電位ＧＮＤまたは正餐位十Ｖにある電圧源２８及び２９
に接続し、ビット線２１には〜記憶情報に応じて接地電
位の電圧源２８に接続されたＭＯＳＦＥＴ３蟹〜 また
は正電位の電圧源２９に接続されたＭＯＳＦＥＴ３１の
いずれかのドレィンを接続する。図においては「ＭＯＳ
ＦＥＴ３８のドレィン３７がビット線２川こ接続されて
いるため記憶情報は“Ｑ’’である。なお〜動作は第１
の実施例と同様である。本発明の第３の実施例を第３図
ｃに示す。
仇 ３１を形成し、ゲート電極３２及び３３をワード線
２＆に接続し「 ソ岬ス電極３５，３６をそれぞれ接地
電位ＧＮＤまたは正餐位十Ｖにある電圧源２８及び２９
に接続し、ビット線２１には〜記憶情報に応じて接地電
位の電圧源２８に接続されたＭＯＳＦＥＴ３蟹〜 また
は正電位の電圧源２９に接続されたＭＯＳＦＥＴ３１の
いずれかのドレィンを接続する。図においては「ＭＯＳ
ＦＥＴ３８のドレィン３７がビット線２川こ接続されて
いるため記憶情報は“Ｑ’’である。なお〜動作は第１
の実施例と同様である。本発明の第３の実施例を第３図
ｃに示す。
一ビット託機のための記憶素子として二つのＮチャネル
ＭＯＳＦＥＴ３蟹及び蚤亀を用い「ドレィン電極亀覇及
び４事をビット線２葛葺く接続し「ゲート電極亀露及び
母霞をワード線２Ｗこ接続し、ソース電極亀亀及び亀馬
をそれぞれ接地電位及び正電位にある電圧源蜜舞及び２
９１こ接続し「記憶情報に応じて予め一方のＭＯＳＦＥ
Ｔ蜜蚤のゲート酸化膜厚を１０００公程度に薄くしト他
方のＭＯＳＦＥＴ３９のゲート酸化膜を１００００公程
度の厚さに形成するとワード線が選ばれたとき、ゲート
酸化膜の厚いＭＯＳＦＥＴ３ｇは絶縁状態を保ちもゲー
ト酸化膜陣の薄いＭＯＳＦＥＴ３蜜だけが導通状態とな
るため「第１の実施例と同様に議出しが成される。本発
明の第４の実施例を第亀図に示す。ービット記憶のため
に１つのＮチャネルＭＯＳＦＥＴ４６と２つのＮチャネ
ルフロ山テイングゲートＦＥＴ亀亨及び４蜜を用い「実
施例１に於けるようなソ−ス電極の接地電位または正電
位への接続の切換を接地点電位及び正電位にある電圧源
２８及び２９に接続された二つのフローティングゲート
ＭＯＳＦＥＴ４審及び４８のいずれか１方のゲートへ電
荷を注入し「導通させることによって行なうもので、電
気的書込可能な構成を取ったものである。記憶情報の読
出し‘ま、ワード線２４を選んでＭＯＳＦＥＴ４６を駆
動し導適状態にあるフローブィングゲートＦＥＴを介し
てビット線２１１こ現われる電圧源の電位を読みとるこ
とによって成され、書込はワード線２４を選んでＭＯＳ
ＦＥＴ４６を導通させた後「更に、書込情報に応じた電
圧源端子とビット線２１との間に高い電圧を印加してゲ
ートへ電荷を注入し、一方のフローティングゲートＦＥ
Ｔを導通状態にすることによって成される。実施例１〜
４については電源電圧を負極性にすることによって、Ｐ
チャネルＭＯＳＦＥＴにも適用可能である。
ＭＯＳＦＥＴ３蟹及び蚤亀を用い「ドレィン電極亀覇及
び４事をビット線２葛葺く接続し「ゲート電極亀露及び
母霞をワード線２Ｗこ接続し、ソース電極亀亀及び亀馬
をそれぞれ接地電位及び正電位にある電圧源蜜舞及び２
９１こ接続し「記憶情報に応じて予め一方のＭＯＳＦＥ
Ｔ蜜蚤のゲート酸化膜厚を１０００公程度に薄くしト他
方のＭＯＳＦＥＴ３９のゲート酸化膜を１００００公程
度の厚さに形成するとワード線が選ばれたとき、ゲート
酸化膜の厚いＭＯＳＦＥＴ３ｇは絶縁状態を保ちもゲー
ト酸化膜陣の薄いＭＯＳＦＥＴ３蜜だけが導通状態とな
るため「第１の実施例と同様に議出しが成される。本発
明の第４の実施例を第亀図に示す。ービット記憶のため
に１つのＮチャネルＭＯＳＦＥＴ４６と２つのＮチャネ
ルフロ山テイングゲートＦＥＴ亀亨及び４蜜を用い「実
施例１に於けるようなソ−ス電極の接地電位または正電
位への接続の切換を接地点電位及び正電位にある電圧源
２８及び２９に接続された二つのフローティングゲート
ＭＯＳＦＥＴ４審及び４８のいずれか１方のゲートへ電
荷を注入し「導通させることによって行なうもので、電
気的書込可能な構成を取ったものである。記憶情報の読
出し‘ま、ワード線２４を選んでＭＯＳＦＥＴ４６を駆
動し導適状態にあるフローブィングゲートＦＥＴを介し
てビット線２１１こ現われる電圧源の電位を読みとるこ
とによって成され、書込はワード線２４を選んでＭＯＳ
ＦＥＴ４６を導通させた後「更に、書込情報に応じた電
圧源端子とビット線２１との間に高い電圧を印加してゲ
ートへ電荷を注入し、一方のフローティングゲートＦＥ
Ｔを導通状態にすることによって成される。実施例１〜
４については電源電圧を負極性にすることによって、Ｐ
チャネルＭＯＳＦＥＴにも適用可能である。
本発明の第５の実施例を第５図に示す。ービツト記憶の
ための記憶素子としてそれぞれＮＰＮトランジスタ４９
又は５０を用い、ベース電極５１及び５２をワード線２
４及び２５に接続し、ビット線２１を低電位とする記遼
状態を設定する場合は「トランジスタ４９のようにェミ
ツタ電極５３を接地電位ＧＮＤにある電圧源２８に「
コレクタ電極５４をビット線２川こそれぞれ接続し、ビ
ット線２１を高電位とする記憶状態を設定する場合は〜
トランジスタ５０のようにコレクタ電極５５を高電圧＋
Ｖにある電圧源２９に接続し、ェミッ夕電極５６はビッ
ト線２川こ接続する。本発明の第６の実施例を第６図に
示す。
ための記憶素子としてそれぞれＮＰＮトランジスタ４９
又は５０を用い、ベース電極５１及び５２をワード線２
４及び２５に接続し、ビット線２１を低電位とする記遼
状態を設定する場合は「トランジスタ４９のようにェミ
ツタ電極５３を接地電位ＧＮＤにある電圧源２８に「
コレクタ電極５４をビット線２川こそれぞれ接続し、ビ
ット線２１を高電位とする記憶状態を設定する場合は〜
トランジスタ５０のようにコレクタ電極５５を高電圧＋
Ｖにある電圧源２９に接続し、ェミッ夕電極５６はビッ
ト線２川こ接続する。本発明の第６の実施例を第６図に
示す。
ービット記憶のための記憶素子として、二つのダィオ−
ド５７及び５８とこつのＮＰＮトランジスタ５９及び６
０を用い、二つのＮＰＮトランジスタ５９及び６０は、
それぞれコレクタ及びェミッタ電極を第５の実施例にお
ける２つの記憶状態を設定する場合と同様に接続し、ベ
ース電極を各々ダイオードのアノード電極６１及び６２
に接続し、ダイオードのカソード電極６３及び６４をワ
ード線２４に接続し、電気的書込可能な構成を取ったも
のである。情報の書込は「ワード線２４とビット線２１
間またはワード線２４と低電位源（Ｖ２）２８との間の
いずれか一方にダイオードの逆方向耐圧以上の高電圧を
印加して、ダイオードのジャンクションを破壊して、こ
れを導適状態にすることによつて行なう。実施例５と６
については電源電圧の極性とダイオードの向きを逆にす
ることによってＰＮＰトランジスターにも適用可能であ
る。
ド５７及び５８とこつのＮＰＮトランジスタ５９及び６
０を用い、二つのＮＰＮトランジスタ５９及び６０は、
それぞれコレクタ及びェミッタ電極を第５の実施例にお
ける２つの記憶状態を設定する場合と同様に接続し、ベ
ース電極を各々ダイオードのアノード電極６１及び６２
に接続し、ダイオードのカソード電極６３及び６４をワ
ード線２４に接続し、電気的書込可能な構成を取ったも
のである。情報の書込は「ワード線２４とビット線２１
間またはワード線２４と低電位源（Ｖ２）２８との間の
いずれか一方にダイオードの逆方向耐圧以上の高電圧を
印加して、ダイオードのジャンクションを破壊して、こ
れを導適状態にすることによつて行なう。実施例５と６
については電源電圧の極性とダイオードの向きを逆にす
ることによってＰＮＰトランジスターにも適用可能であ
る。
また実施例５と６については、トランジスターのベース
回路またはェミツタ回路に適当なバイアス低抗を持たせ
て、動作点の安定をはかることにより、更に実用性のあ
る回路となる。
回路またはェミツタ回路に適当なバイアス低抗を持たせ
て、動作点の安定をはかることにより、更に実用性のあ
る回路となる。
第１図は従来のＲＯＭの回路の１ビット分を表わしたも
のである。 第２図は本発明の基本構成を表わしたものである。第３
図ａ〜第３図ｃは記憶素子としてＮチャネルＭＯＳＦＥ
Ｔを用いた場合の実施例を表わす。第４図は記憶素子と
して、ＮチャネルＭＯＳＦＥＴ及びフローテイングゲー
トＦＥＴを用いて電気的書込可能なＲＯＭを構成した場
合の実施例を表わす。第５図は記憶素子として「ＮＰＮ
トランジスターを用いた場合の実施例を表わす。第６図
は記憶素子として、ダイオードとＮＰＮトランジスター
を用いて書込可能なＲＯＭを構成した場合の実施例を表
わす。１・・・・・・負荷素子、２…・・・記憶素子、
４，１２・・・…第１の電極、５，１３……第２の電極
、７，１４・・・…制御電極、３，８，９，２４，２５
・・・・・・ワード線、６，１０，ｉｌ，２１……ビッ
ト線、１５，１６，２８，２９・・・・・・電圧源、１
７，１８，３０，３１，３８，３９，４６・・・・・・
ＭＯＳＦＥＴ、１９，２０，３７，４０，４１……ドレ
イン、２２，２３，３２７３３，４２， ４３・・・・
・・ゲート、２６．２７，３５，３６，４４，４５……
ソース、４７，４８……フローテイングゲート・ＦＥＴ
、４９，５０，５９，６０・・…・ＮＰＮトランジスタ
、５１，５２……ベース、５３，５６……エミツタ、５
４，５５……コレク夕、５７，５８……ダイオード、６
１，６２……アノード、６３，６４……力ソード。 ＊’軸 ＊’範 努２図 ち３図【０） 麓３図‘ｂ） 努３図‘〇 繁４図 礎Ｓ図 ※も岡
のである。 第２図は本発明の基本構成を表わしたものである。第３
図ａ〜第３図ｃは記憶素子としてＮチャネルＭＯＳＦＥ
Ｔを用いた場合の実施例を表わす。第４図は記憶素子と
して、ＮチャネルＭＯＳＦＥＴ及びフローテイングゲー
トＦＥＴを用いて電気的書込可能なＲＯＭを構成した場
合の実施例を表わす。第５図は記憶素子として「ＮＰＮ
トランジスターを用いた場合の実施例を表わす。第６図
は記憶素子として、ダイオードとＮＰＮトランジスター
を用いて書込可能なＲＯＭを構成した場合の実施例を表
わす。１・・・・・・負荷素子、２…・・・記憶素子、
４，１２・・・…第１の電極、５，１３……第２の電極
、７，１４・・・…制御電極、３，８，９，２４，２５
・・・・・・ワード線、６，１０，ｉｌ，２１……ビッ
ト線、１５，１６，２８，２９・・・・・・電圧源、１
７，１８，３０，３１，３８，３９，４６・・・・・・
ＭＯＳＦＥＴ、１９，２０，３７，４０，４１……ドレ
イン、２２，２３，３２７３３，４２， ４３・・・・
・・ゲート、２６．２７，３５，３６，４４，４５……
ソース、４７，４８……フローテイングゲート・ＦＥＴ
、４９，５０，５９，６０・・…・ＮＰＮトランジスタ
、５１，５２……ベース、５３，５６……エミツタ、５
４，５５……コレク夕、５７，５８……ダイオード、６
１，６２……アノード、６３，６４……力ソード。 ＊’軸 ＊’範 努２図 ち３図【０） 麓３図‘ｂ） 努３図‘〇 繁４図 礎Ｓ図 ※も岡
Claims (1)
- １ ワード線とビツト線との交差点に、制御電極と第１
及び第２の電極を有する記憶素子を配置し、前記制御電
極に前記ワード線から電圧を印加して前記記憶素子を駆
動することにより、前記第１の電極に印加されている電
圧を前記第２の電極を介して前記ビツト線に生ぜしめる
ようにした、記憶ユニツトを複数個備えてなる読出し専
用記憶装置であって、各記憶ユニツトの前記第１の電極
には情報“１”又は“０”に対応する電圧のいずれか一
方がそれぞれ選択的に印加されていることを特徴とする
読出し専用記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52032559A JPS608558B2 (ja) | 1977-03-23 | 1977-03-23 | 読出し専用記憶装置 |
| US05/889,525 US4165538A (en) | 1977-03-23 | 1978-03-23 | Read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52032559A JPS608558B2 (ja) | 1977-03-23 | 1977-03-23 | 読出し専用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53117345A JPS53117345A (en) | 1978-10-13 |
| JPS608558B2 true JPS608558B2 (ja) | 1985-03-04 |
Family
ID=12362257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52032559A Expired JPS608558B2 (ja) | 1977-03-23 | 1977-03-23 | 読出し専用記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4165538A (ja) |
| JP (1) | JPS608558B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3176713D1 (en) * | 1980-11-26 | 1988-05-26 | Fujitsu Ltd | Nonvolatile memory |
| US4488265A (en) * | 1982-06-30 | 1984-12-11 | Ibm Corporation | Integrated dynamic RAM and ROS |
| US4771284A (en) * | 1986-08-13 | 1988-09-13 | International Business Machines Corporation | Logic array with programmable element output generation |
| IT1231902B (it) * | 1987-10-20 | 1992-01-15 | Sgs Microelettronica Spa | Memoria elettronica cmos di sola lettura a funzionamento statico |
| US5289406A (en) * | 1990-08-28 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Read only memory for storing multi-data |
| US5471416A (en) * | 1994-11-14 | 1995-11-28 | National Semiconductor Corporation | Method of programming a CMOS read only memory at the second metal layer in a two-metal process |
| DE102004056459B4 (de) * | 2004-11-23 | 2007-01-18 | Infineon Technologies Ag | ROM-Speicherzelle mit definierten Bitleitungsspannungen |
| US11183242B1 (en) * | 2020-05-18 | 2021-11-23 | Micron Technology, Inc. | Preventing parasitic current during program operations in memory |
-
1977
- 1977-03-23 JP JP52032559A patent/JPS608558B2/ja not_active Expired
-
1978
- 1978-03-23 US US05/889,525 patent/US4165538A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4165538A (en) | 1979-08-21 |
| JPS53117345A (en) | 1978-10-13 |
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