JPS60136994A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60136994A JPS60136994A JP58244050A JP24405083A JPS60136994A JP S60136994 A JPS60136994 A JP S60136994A JP 58244050 A JP58244050 A JP 58244050A JP 24405083 A JP24405083 A JP 24405083A JP S60136994 A JPS60136994 A JP S60136994A
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- JP
- Japan
- Prior art keywords
- gate
- mnos
- memory cell
- power supply
- transistor
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
スタティック型ＲＡＭ （ランダム・アクセス・メモリ
）とＭＮＯＳとを組み合わせて構成された不揮発性のＲ
ＡＭに有効な技術に関するものである。
スタティック型ＲＡＭ （ランダム・アクセス・メモリ
）とＭＮＯＳとを組み合わせて構成された不揮発性のＲ
ＡＭに有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成されたスタティック型ＲＡＭは、その電源遮断に
よって記憶情報が失われてしまうという欠点がある。
で構成されたスタティック型ＲＡＭは、その電源遮断に
よって記憶情報が失われてしまうという欠点がある。
そこで、本願発明者等は、第１図に示すように、ＭＮＯ
Ｓを用いることによって電源遮断に対して記憶情報の不
揮発化を図ったメモリセルを考えた。
Ｓを用いることによって電源遮断に対して記憶情報の不
揮発化を図ったメモリセルを考えた。
すなわち、電源遮断を行う前に、メモリセルの記憶情報
をＭＮＯＳに書込んでおき、電源投入時にＭＮＯＳの記
憶情報をスタティック型メモリセルに読み出して記憶情
報の不揮発化を達成するものである。このような記憶動
作を実現するため、第１図のメモリセルは、スタティッ
ク型メモリセルの一対の情報保持端子にスイッチＭＯ３
ＦＥＴを介して一対のＭＮＯＳを接続するものである。
をＭＮＯＳに書込んでおき、電源投入時にＭＮＯＳの記
憶情報をスタティック型メモリセルに読み出して記憶情
報の不揮発化を達成するものである。このような記憶動
作を実現するため、第１図のメモリセルは、スタティッ
ク型メモリセルの一対の情報保持端子にスイッチＭＯ３
ＦＥＴを介して一対のＭＮＯＳを接続するものである。
この一対のＭＮＯＳの接地電位側は、復帰線Ｓとされる
。どの１１帰線Ｓは、その書込み時に回路の接地電位と
され、その読み出しのときに電源電圧■ＣＣのようなハ
イレベルにされる。
。どの１１帰線Ｓは、その書込み時に回路の接地電位と
され、その読み出しのときに電源電圧■ＣＣのようなハ
イレベルにされる。
なお、ＭＮＯＳは、比較的薄いシリコン酸化膜とその上
に形成され比較的厚いシリコン窒化膜（ナイトライド）
との２層構造のゲート絶縁膜を持つ絶縁ゲート電界効果
トランジスタ（以下、単にＭＮＯＳという）であり、記
憶情報の書込みだけでなく消去も電気的に行うことがで
きる。
に形成され比較的厚いシリコン窒化膜（ナイトライド）
との２層構造のゲート絶縁膜を持つ絶縁ゲート電界効果
トランジスタ（以下、単にＭＮＯＳという）であり、記
憶情報の書込みだけでなく消去も電気的に行うことがで
きる。
第２図には、その断面図が示されている。同図において
、ｐ型シリコン領域１の表面に互いに隔てられてれ型ソ
ース領域２及びドレイン領域３が形成され、上記ソース
、ドレイン領域２，３の間のｐ型シリコン領域１の表面
に、例えば厚さ２０（人）のシリコン酸化膜４と厚さ５
００（人）のシリコン窒化膜５とからなるゲート絶縁膜
を介してｎ型多結晶シリコンからなるゲート電極６が形
成されている。上記ｐ型ソース領域１は、ＭＮＯＳの基
体ゲート領域を構成する。
、ｐ型シリコン領域１の表面に互いに隔てられてれ型ソ
ース領域２及びドレイン領域３が形成され、上記ソース
、ドレイン領域２，３の間のｐ型シリコン領域１の表面
に、例えば厚さ２０（人）のシリコン酸化膜４と厚さ５
００（人）のシリコン窒化膜５とからなるゲート絶縁膜
を介してｎ型多結晶シリコンからなるゲート電極６が形
成されている。上記ｐ型ソース領域１は、ＭＮＯＳの基
体ゲート領域を構成する。
消去状態もしくは記憶情報が書込まれていない状態では
、ＭＮＯＳのゲート電圧ＶＧ対ドレイン電流１Ｄ特性は
、例えば第２図の曲線Ａのようになっており、そのしき
い値電圧は負電圧になっている。記憶情報の書込み又は
消去のために、ゲート絶縁膜には、トンネル現象により
キャリアの注入が生じるような高電界が作用させられる
。
、ＭＮＯＳのゲート電圧ＶＧ対ドレイン電流１Ｄ特性は
、例えば第２図の曲線Ａのようになっており、そのしき
い値電圧は負電圧になっている。記憶情報の書込み又は
消去のために、ゲート絶縁膜には、トンネル現象により
キャリアの注入が生じるような高電界が作用させられる
。
書込み動作において、基体ゲ−）１には、例えばほり回
路の接地電位の０ｖが印加され、ゲート６には、例えば
＋１２Ｖの高電圧が印加される。
路の接地電位の０ｖが印加され、ゲート６には、例えば
＋１２Ｖの高電圧が印加される。
ソース領域２及びドレイン領域３には、書込むべき情報
に応じてはゾ０ｖの低電圧又は高電圧が印加される。
に応じてはゾ０ｖの低電圧又は高電圧が印加される。
ソース領域２及びドレイン領域３との間のシリコン領域
１表面には、上記ゲート６の正の高電圧に応じてチャン
ネル７が誘導される。このチャンネル７の電位はソース
領域２及びドレイン領域３の電位と等しくなる。
１表面には、上記ゲート６の正の高電圧に応じてチャン
ネル７が誘導される。このチャンネル７の電位はソース
領域２及びドレイン領域３の電位と等しくなる。
ソース領域２及びドレイン領域３に上記のように０ｖの
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応じた高電界が作用する。
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応じた高電界が作用する。
その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−１Ｄ特性は、第３図曲線ＡからＢに変化する
。しきい値電圧は、上記質の電圧から正の電圧に変化す
る。言い換えれば、ディプレッションモードからエンハ
ンスメントモードに変化する。
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−１Ｄ特性は、第３図曲線ＡからＢに変化する
。しきい値電圧は、上記質の電圧から正の電圧に変化す
る。言い換えれば、ディプレッションモードからエンハ
ンスメントモードに変化する。
ソース領域２及びドレイン領域３に上記のように＋５■
が印加された場合、ゲート６とチャンネル７との間の電
位差が数■に減少する。このような低電圧差では、トン
ネル現象による電子の注入を起こさせるには不十分とな
る。そのため、ＭＮＯＳの特性は第２図の曲線Ａから変
化しない。
が印加された場合、ゲート６とチャンネル７との間の電
位差が数■に減少する。このような低電圧差では、トン
ネル現象による電子の注入を起こさせるには不十分とな
る。そのため、ＭＮＯＳの特性は第２図の曲線Ａから変
化しない。
また、消去の場合には、ゲート６に０ｖを与えながら基
体ゲート１に例えば＋１２Ｖのような高電圧を印加して
、逆方向のトンネル現象を生じしめて、キャリアとして
の電子を基体ゲートｌに戻すものである。
体ゲート１に例えば＋１２Ｖのような高電圧を印加して
、逆方向のトンネル現象を生じしめて、キャリアとして
の電子を基体ゲートｌに戻すものである。
第１図に示したようなメモリセルにおいては、その素子
数が１２個と多（なるので、大記憶容量の記憶装置が形
成できないという欠点がある。
数が１２個と多（なるので、大記憶容量の記憶装置が形
成できないという欠点がある。
（発明の目的〕
この発明の目的は、比較的少ない素子数によって電源遮
断に対する記憶情報の不揮発化を達成した半導体記憶装
置を提供することにある。
断に対する記憶情報の不揮発化を達成した半導体記憶装
置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、スタティック型メモリセルの記憶情報のうち
、一方の記憶情報のみをＭＮＯＳに保持させることによ
って、必要なＭＮＯＳの数の削減を達成するものである
。
、一方の記憶情報のみをＭＮＯＳに保持させることによ
って、必要なＭＮＯＳの数の削減を達成するものである
。
第４図には、この発明に係る半導体記憶装置のメモリセ
ルの一実施例の回路図が示されている。
ルの一実施例の回路図が示されている。
同図の各回路素子は、公知のＭＯ３集積回路の製造技術
によって単結晶シリコンのような半導体基板上において
形成される。
によって単結晶シリコンのような半導体基板上において
形成される。
駆動ＭＯ３ＦＥＴＱＩ、Ｑ２のゲートとドレインが互い
に交差結線される。これらのＭｏＳＦＥＴＱｌ、Ｑ２の
共通化されたゲートとドレインは、それぞれ伝送ゲート
ＭＯ３ＦＢ’ｌ’Ｑ３．Ｑ４を介して相補データ線り、
Ｄに接続される。これらの伝送ゲートＭＯ３ＦＥＴＱ３
．Ｑ４のゲートは、ワード線に共通に接続される。
に交差結線される。これらのＭｏＳＦＥＴＱｌ、Ｑ２の
共通化されたゲートとドレインは、それぞれ伝送ゲート
ＭＯ３ＦＢ’ｌ’Ｑ３．Ｑ４を介して相補データ線り、
Ｄに接続される。これらの伝送ゲートＭＯ３ＦＥＴＱ３
．Ｑ４のゲートは、ワード線に共通に接続される。
また、上記交差結線によって共通化されたＭｏＳＦＥＴ
Ｑｌ、Ｑ２のドレイン、ゲートは、情報保持端子とされ
、負荷ＭＯ３ＦＥＴＱ５．Ｑ６を介してその電源線Ｖｃ
ｃに接続される。これらの負荷ＭＯ３ＦＥＴＱ５．Ｑ６
のゲートは、上記電源電圧線Ｖｃｃに接続される。なお
、上記ＭＯ３ＦＥＴＱ５．Ｑ６のドレインと電源電圧線
Ｖｃｃとの間には、抵抗Ｒ１，Ｒ２が設けられる。これ
らの抵抗Ｒ１，Ｒ２は、スタティック型メモリセルの動
作時の消費電流低減のためのもので、高抵抗ポリシリコ
ンで形成される。
Ｑｌ、Ｑ２のドレイン、ゲートは、情報保持端子とされ
、負荷ＭＯ３ＦＥＴＱ５．Ｑ６を介してその電源線Ｖｃ
ｃに接続される。これらの負荷ＭＯ３ＦＥＴＱ５．Ｑ６
のゲートは、上記電源電圧線Ｖｃｃに接続される。なお
、上記ＭＯ３ＦＥＴＱ５．Ｑ６のドレインと電源電圧線
Ｖｃｃとの間には、抵抗Ｒ１，Ｒ２が設けられる。これ
らの抵抗Ｒ１，Ｒ２は、スタティック型メモリセルの動
作時の消費電流低減のためのもので、高抵抗ポリシリコ
ンで形成される。
この実施例では、上記構成のスタティック型メモリセル
の記憶情報が電源遮断とともに契われてしまうのを防止
するため、言い換えれば記憶情ｆ！！の不揮発化のため
に、次の回路素子が設けられる。
の記憶情報が電源遮断とともに契われてしまうのを防止
するため、言い換えれば記憶情ｆ！！の不揮発化のため
に、次の回路素子が設けられる。
この実施例では、スタティック型メモリセルにおける一
対の相補的な保持情報のうち、一方の保持情報のみを記
憶させることによってもその再生が可能であることに着
目して、一方の駆動ＭＯ３ＦＥＴＱ１のドレイン側にス
イッチＭＯ３ＦＥＴＱ７を介してＭＮＯＳ）ランジスタ
Ｑ９の一方の電極が接続される。上記スイッチＭＯ３Ｆ
ＥＴＱ７のゲートは電源電圧線Ｖｃｃに接続される。
対の相補的な保持情報のうち、一方の保持情報のみを記
憶させることによってもその再生が可能であることに着
目して、一方の駆動ＭＯ３ＦＥＴＱ１のドレイン側にス
イッチＭＯ３ＦＥＴＱ７を介してＭＮＯＳ）ランジスタ
Ｑ９の一方の電極が接続される。上記スイッチＭＯ３Ｆ
ＥＴＱ７のゲートは電源電圧線Ｖｃｃに接続される。
そして、上記ＭＮＯ３の他方の電極には、ダイオード形
態のＭｏＳＦＥＴＱｌ １を介して復帰線Ｓに接続され
る。上記ＭＮＯ３）ランジスタＱ９のゲートＧは、書込
み動作のときに、例えば１２Ｖのような高電圧が印加さ
れ、読み出し又は消去動作のときには、回路の接地電位
が与えられる。
態のＭｏＳＦＥＴＱｌ １を介して復帰線Ｓに接続され
る。上記ＭＮＯ３）ランジスタＱ９のゲートＧは、書込
み動作のときに、例えば１２Ｖのような高電圧が印加さ
れ、読み出し又は消去動作のときには、回路の接地電位
が与えられる。
また、駆動ＭＯ３ＦＥＴＱ２の負荷としてのＭＯ３ＦＥ
ＴＱ６のドレインは、上記同様なダイオード形態のＭｏ
ＳＦＥＴＱｌ ２を介して復帰線Ｓに接続される。
ＴＱ６のドレインは、上記同様なダイオード形態のＭｏ
ＳＦＥＴＱｌ ２を介して復帰線Ｓに接続される。
なお、図示しないが次のような構成によってメモリアレ
イ （メモリマトリックス）が構成される。
イ （メモリマトリックス）が構成される。
すなわち、上記構成のメモリセルは、マトリックス状に
配置され、同じ行に構成されたメモリセルの伝送ゲート
ＭＯ３ＦＥＴＱ３．Ｑ４等のゲートは、その行のワード
線に共通に接続される。また、同じ列に配置されたメモ
リセルの情報保持端子は、上記伝送ゲ−）ＭＯ３ＦＥＴ
Ｑ３．Ｑ４等を介してその列の一対の相補データ線り、
Ｄに共通に接続される。
配置され、同じ行に構成されたメモリセルの伝送ゲート
ＭＯ３ＦＥＴＱ３．Ｑ４等のゲートは、その行のワード
線に共通に接続される。また、同じ列に配置されたメモ
リセルの情報保持端子は、上記伝送ゲ−）ＭＯ３ＦＥＴ
Ｑ３．Ｑ４等を介してその列の一対の相補データ線り、
Ｄに共通に接続される。
なお、全メモリセルに設けられた上記ＭＮＯＳトランジ
スタ０９等のゲートＧと復帰線Ｓは、それぞれ共通化さ
れるものである。
スタ０９等のゲートＧと復帰線Ｓは、それぞれ共通化さ
れるものである。
この実施例のメモリセルの動作を次に説明する。
例えば、電源電圧Ｖｃｃｔｌ−ｍ断するとき、ＭＯ３Ｆ
此ＴＱＩがオン状態でＭＯ３ＦＥＴＱ２がオフ状態であ
るとき、ＭｏＳＦＥＴＱｌのドレイン側がロウレベル、
ＭＯ９ＦＥＴＱ２のドレイン側がハイレベルの記憶情報
を保持しているものとする。
此ＴＱＩがオン状態でＭＯ３ＦＥＴＱ２がオフ状態であ
るとき、ＭｏＳＦＥＴＱｌのドレイン側がロウレベル、
ＭＯ９ＦＥＴＱ２のドレイン側がハイレベルの記憶情報
を保持しているものとする。
このような記憶情報をＭＮＯＳトランジスタＱ９に書込
む前に、その消去を行う、すなわち、全ＭＮＯ３Ｉ−ラ
ンジスタのゲートＧを回路の接地電位として、基体ゲ−
１（半導体基板）を例えば１２Ｖのような高レベルとす
る。これにより、上述のような消去動作が行われる。こ
の場合、上記保持レベルは、ワード線曽およびメモリ電
源Ｖｃｃを回路の接地電位とすれば、ＭＯ３ＦＥＴＱ３
ｊＱ４゜Ｑ５．Ｑ６．Ｑ７は、オフ状態となり、上記基
体ゲートが高レベルとされても、芸の背高レベルに上昇
するため、ハイレベル、ロウレベルの記憶情報は保持さ
れる。
む前に、その消去を行う、すなわち、全ＭＮＯ３Ｉ−ラ
ンジスタのゲートＧを回路の接地電位として、基体ゲ−
１（半導体基板）を例えば１２Ｖのような高レベルとす
る。これにより、上述のような消去動作が行われる。こ
の場合、上記保持レベルは、ワード線曽およびメモリ電
源Ｖｃｃを回路の接地電位とすれば、ＭＯ３ＦＥＴＱ３
ｊＱ４゜Ｑ５．Ｑ６．Ｑ７は、オフ状態となり、上記基
体ゲートが高レベルとされても、芸の背高レベルに上昇
するため、ハイレベル、ロウレベルの記憶情報は保持さ
れる。
上記のような消去動作が終了した後、基体ゲートをもと
の接地電位として、そのゲートに約１２■の高レベルを
供給する。また、復帰線は回路の接地電位とし、メモリ
電源にはＶｃｃを印加する。
の接地電位として、そのゲートに約１２■の高レベルを
供給する。また、復帰線は回路の接地電位とし、メモリ
電源にはＶｃｃを印加する。
今、上述のようにＭＯ３ＦＥＴＱＩのオン状態によって
そのドレインがロウレベルであるので、ＭＯ３ＦＥＴＱ
７を介してＭＮＯＳ）ランジスタＱ９のソース側がはソ
０■の接地電位が与えられる。したかりて、ソース、ゲ
ート間の高電圧によって生じるトンネル現象により電子
がフローティングゲートに注入される。
そのドレインがロウレベルであるので、ＭＯ３ＦＥＴＱ
７を介してＭＮＯＳ）ランジスタＱ９のソース側がはソ
０■の接地電位が与えられる。したかりて、ソース、ゲ
ート間の高電圧によって生じるトンネル現象により電子
がフローティングゲートに注入される。
なお、ＭＯ３ＦＥＴＱＩがオフ状態のときには、ＭＮＯ
Ｓ）ランジスタＱ９のゲートに高電圧が印加されると、
容量結合によりＭＮＯ３Ｉ−ランジスタのチャンネル領
域は高電圧に引き上げられるため、上記トンネル現象に
よる電子の注入は発生しない。
Ｓ）ランジスタＱ９のゲートに高電圧が印加されると、
容量結合によりＭＮＯ３Ｉ−ランジスタのチャンネル領
域は高電圧に引き上げられるため、上記トンネル現象に
よる電子の注入は発生しない。
上記のような書込みを行ったのち、電源遮断が行われる
。
。
次に電源投入を行って、上記ＭＮＯ３）ランジスタＱ９
の記憶情報をスタティック型メモリセルに読み出す動作
は、次の通りである。
の記憶情報をスタティック型メモリセルに読み出す動作
は、次の通りである。
まず、データ線り、Ｄを共に接地電位とするとともに、
ワード線を選択状態としてメモリセルの保持電位をとも
にロウレベルとする。そして、復帰線Ｓを電源電圧Ｖｃ
ｃとして、上記ワード線を非選択状態とする。またＭＮ
ＯＳのゲートＧには、回路の接地電位を与える。これに
より、ＭＯ３ＦＥＴＱ１のゲートには、ＭＯ３ＦＥＴＱ
Ｉ ２とＭＯ５ＦＥＴＱ６を介して充電電流が流れるの
に対して、ＭＯ３ＦＥＴＱ２のゲートには、上記Ｍ０Ｓ
ＦＥＴＱＩ １とＭＮＯＳトランジスタＱ９及びＭＯ３
ｌＥＴＱ７を介し゛Ｃ充電電流が流れる。上記のように
ＭＮＯＳ）ランジスタＱ９に書込みを行った場合には、
エンハンスメントモードとさているので、ＭＮＯＳ）ラ
ンジスタＱ９がオフ状態となって、ＭＯ３ＦＥＴＱＩが
オン状態となり、上記電源遮断前の記憶情報の再生を行
うことができる。また、逆にＭＮＯＳ トランジスタＱ
９に書込みが行われない場合には（ディブレラシランモ
ードとして動作するので、ゲートが接地電位でもオン状
態になる。このため、ＭＯ３ＦＥＴＱ２のゲートには、
ＭＯ３ＦＥＴＱＩ １とＭＮＯＳトランジスタＱ９及び
ＭＯ３ＦＥＴＱ７を通して充電電流が流れる。この充電
電流を上記ＭＯ３ＦＥＴＱ１２とＭＯ３ＦＥＴＱ６を通
して流れる充電電流より大きくなるように設定すること
よって、上記ＭＯ３ＦＥＴＱ２を先にオン状態としてＭ
Ｏ３ＦＥＴＱＩをオフ状態にすることによって、その記
憶情報の再生を行うことができる。このような動作のた
めに、ＭＯ５ＦＥＴＱＩ １とＭＮＯ３！−ランジスタ
Ｑ９及びＭＯ３ＦＥＴＱ７の合成直列コンダクタンス特
性は、ＭＯ３ＦＥＴＱＩ ２とＭＯ３ＦＥＴＱ６の直列
合成コンダクタンス特性より大き（設定されるものであ
る。
ワード線を選択状態としてメモリセルの保持電位をとも
にロウレベルとする。そして、復帰線Ｓを電源電圧Ｖｃ
ｃとして、上記ワード線を非選択状態とする。またＭＮ
ＯＳのゲートＧには、回路の接地電位を与える。これに
より、ＭＯ３ＦＥＴＱ１のゲートには、ＭＯ３ＦＥＴＱ
Ｉ ２とＭＯ５ＦＥＴＱ６を介して充電電流が流れるの
に対して、ＭＯ３ＦＥＴＱ２のゲートには、上記Ｍ０Ｓ
ＦＥＴＱＩ １とＭＮＯＳトランジスタＱ９及びＭＯ３
ｌＥＴＱ７を介し゛Ｃ充電電流が流れる。上記のように
ＭＮＯＳ）ランジスタＱ９に書込みを行った場合には、
エンハンスメントモードとさているので、ＭＮＯＳ）ラ
ンジスタＱ９がオフ状態となって、ＭＯ３ＦＥＴＱＩが
オン状態となり、上記電源遮断前の記憶情報の再生を行
うことができる。また、逆にＭＮＯＳ トランジスタＱ
９に書込みが行われない場合には（ディブレラシランモ
ードとして動作するので、ゲートが接地電位でもオン状
態になる。このため、ＭＯ３ＦＥＴＱ２のゲートには、
ＭＯ３ＦＥＴＱＩ １とＭＮＯＳトランジスタＱ９及び
ＭＯ３ＦＥＴＱ７を通して充電電流が流れる。この充電
電流を上記ＭＯ３ＦＥＴＱ１２とＭＯ３ＦＥＴＱ６を通
して流れる充電電流より大きくなるように設定すること
よって、上記ＭＯ３ＦＥＴＱ２を先にオン状態としてＭ
Ｏ３ＦＥＴＱＩをオフ状態にすることによって、その記
憶情報の再生を行うことができる。このような動作のた
めに、ＭＯ５ＦＥＴＱＩ １とＭＮＯ３！−ランジスタ
Ｑ９及びＭＯ３ＦＥＴＱ７の合成直列コンダクタンス特
性は、ＭＯ３ＦＥＴＱＩ ２とＭＯ３ＦＥＴＱ６の直列
合成コンダクタンス特性より大き（設定されるものであ
る。
また、スタティック型メモリセルに対する書込み又は読
み出し或いは情報保持動作時には、上記復帰線Ｓが接地
電位とされ、ＭＯ３ＦＥＴＱＩ １゜Ｑ１２がオフ状態
となるので、上記不揮発化のための回路素子がその動作
に何ら悪影響を及ぼすことはない。
み出し或いは情報保持動作時には、上記復帰線Ｓが接地
電位とされ、ＭＯ３ＦＥＴＱＩ １゜Ｑ１２がオフ状態
となるので、上記不揮発化のための回路素子がその動作
に何ら悪影響を及ぼすことはない。
（１）スタティック型メモリセルの記憶情報のうち、一
方の保持レベルのみをＭＮＯ３Ｉ−ランジスタに書込み
ようにするものである。これにより、他方の保持レベル
側のＭＮＯＳ）ランジスタとスイッチＭＯ３ＦＥＴ削減
を図ることができるため、素子数のＩＪ減を図ることが
てきる。ちなみに、本願発明者の試算によれば、上記第
１図のメモリセルを用いた場合に比べ、第２図のメモリ
セルを用い々場合には、約２０％ものメモリセルの占有
面積を削減することができるものとなる。
方の保持レベルのみをＭＮＯ３Ｉ−ランジスタに書込み
ようにするものである。これにより、他方の保持レベル
側のＭＮＯＳ）ランジスタとスイッチＭＯ３ＦＥＴ削減
を図ることができるため、素子数のＩＪ減を図ることが
てきる。ちなみに、本願発明者の試算によれば、上記第
１図のメモリセルを用いた場合に比べ、第２図のメモリ
セルを用い々場合には、約２０％ものメモリセルの占有
面積を削減することができるものとなる。
（２）上記（１）によりメモリセルの占有面積が削減で
きることによって、大記憶容量化を達成できるという効
果が得られる。
きることによって、大記憶容量化を達成できるという効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０ＭＮＯ３ｌ−ランジス
タに対する書込みを行う電圧は、上記トンネル現象を選
択的に行うことができるものであればよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０ＭＮＯ３ｌ−ランジス
タに対する書込みを行う電圧は、上記トンネル現象を選
択的に行うことができるものであればよい。
（利用分野〕
この発明は、上記不揮発性のスタティック型ＲＡＭとし
て、広く利用できるものであり、例えば、マイクロコン
ビエータ等に内蔵されるＲＡＭ等に 。
て、広く利用できるものであり、例えば、マイクロコン
ビエータ等に内蔵されるＲＡＭ等に 。
も同様に利用できるものである。
第１図は、この発明に先立って考えられた不揮発性のメ
モリセルの一例を示す回路図、第２図は、ＭＮＯＳを説
明するための断面図、第３図は、その情報記憶動作を説
明するための特性図、 第４図は、この発明に係る半導体記憶装置のメモリセル
の一実施例を示す回路図である。 １・・基体ゲート、２・・ソース領域、３・・ドレイン
領域、４・・酸化膜、５・・シリコン窒化膜、６・・ゲ
ート電極、７・・チ中ンネル代理人弁理士 高４８ 箇
誌／ 第１図 第 ２ 図 第１頁の続き ［相］発明者谷１）雄二 国分寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所
中央研究所内
モリセルの一例を示す回路図、第２図は、ＭＮＯＳを説
明するための断面図、第３図は、その情報記憶動作を説
明するための特性図、 第４図は、この発明に係る半導体記憶装置のメモリセル
の一実施例を示す回路図である。 １・・基体ゲート、２・・ソース領域、３・・ドレイン
領域、４・・酸化膜、５・・シリコン窒化膜、６・・ゲ
ート電極、７・・チ中ンネル代理人弁理士 高４８ 箇
誌／ 第１図 第 ２ 図 第１頁の続き ［相］発明者谷１）雄二 国分寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所
中央研究所内
Claims (1)
- 【特許請求の範囲】 １、スタティック型メモリセルと、このメモリセルの一
方の情報保持端子とその入出力端子がスイッチ手段を介
して接続されたＭＮＯ３素子とからなり、上記ＭＮＯ３
の記憶情報に従って電源投入直後の保持情報が決定され
るメモリセルを含むことを特徴とるす半導体記憶装置。 ２、上記スタティック型メモリセルは、そのゲート、ド
レイン間が互いに交差結線された駆動ＭＯ３ＦＥＴと、
上記共通化されたゲート ドレインと一対のデータ線と
の間に設けられた伝送ゲートＭＯＳ Ｆ ＥＴと、上記
共通化されたゲート５ ドレインとメモリ電源線との間
に設けられ、上記電源線にゲートが接続された負荷手段
としても作用するスイッチＭＯＳ Ｆ ＥＴとからなり
、上記ＭＮＯ５素子は、上記電源線にゲートが接続され
たスイッチＭＯ３ＦＥＴを介してその入出力端子が接続
され、その他端が一方向素子を介してｆｊｔ帰線に接続
されるものであることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244050A JPS60136994A (ja) | 1983-12-26 | 1983-12-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244050A JPS60136994A (ja) | 1983-12-26 | 1983-12-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136994A true JPS60136994A (ja) | 1985-07-20 |
Family
ID=17112976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244050A Pending JPS60136994A (ja) | 1983-12-26 | 1983-12-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990015414A1 (en) * | 1989-06-02 | 1990-12-13 | Simtek Corporation | Nvram with integrated sram and nv circuit |
| US8488379B2 (en) | 2007-12-31 | 2013-07-16 | Cypress Semiconductor Corporation | 5T high density nvDRAM cell |
-
1983
- 1983-12-26 JP JP58244050A patent/JPS60136994A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990015414A1 (en) * | 1989-06-02 | 1990-12-13 | Simtek Corporation | Nvram with integrated sram and nv circuit |
| US5065362A (en) * | 1989-06-02 | 1991-11-12 | Simtek Corporation | Non-volatile ram with integrated compact static ram load configuration |
| US8488379B2 (en) | 2007-12-31 | 2013-07-16 | Cypress Semiconductor Corporation | 5T high density nvDRAM cell |
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